JPH07142989A - レベル変換回路 - Google Patents

Abstract

(57)【要約】 【目的】低電圧動作が可能であることはもとより、貫通
電流の低減を図れ、ひいては昇圧回路の過度の消費電流
出力を防止できるレベル変換回路を実現する。 【構成】高電圧Ｖ_PPの供給ラインと接地との間にＰＭＯ
ＳトランジスタＰＴ₃₁およびＮＭＯＳトランジスタＮＴ
₃₁を直列に接続して出力段を構成し、両トランジスタの
接続中点から構成される出力ノードＮＤ₃₁とＰＭＯＳト
ランジスタＰＴ₃₁との間にＰＭＯＳトランジスタＰＴ₃₂
を直列に接続して、そのゲートに入力電圧Ｖ_INを供給す
るように構成する。これにより、低電圧動作を実現でき
ることはもとより、貫通電流を減少させることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力電圧レベルを他の
電圧レベルに変換するレベル変換回路に関するものであ
る。

【０００２】

【従来の技術】半導体不揮発性記憶装置、たとえばＥＥ
ＰＲＯＭなどでは、たとえば５Ｖの電源電圧Ｖ_CCから、
たとえば１２Ｖや２０Ｖの高電圧Ｖ_PPにレベル変換を行
う昇圧回路を用い、書き込み／消去動作時に昇圧電圧Ｖ
_PPを生成して、書き込み／消去の制御系に供給するよう
に構成される。このようなレベル変換には、たとえばＵ
ＳＰ４６７３８２９に開示されているように、チャージ
ポンプを利用したものが用いられてきたが、近年、ＣＭ
ＯＳ回路を利用したものが用いられるようになった。

【０００３】図７は、ＥＰＲＯＭなどで通常用いられる
ＣＭＯＳ回路を用いた従来のレベル変換回路の第１の構
成例を示す回路図である。図７において、ＮＴ₁₁，ＮＴ
₃₁はＮＭＯＳトランジスタ、ＰＴ₂₁，ＰＴ₃₁はＰＭＯＳ
トランジスタをそれぞれ示している。ＰＭＯＳトランジ
スタＰＴ₃₁とＮＭＯＳトランジスタＮＴ₃₁のドレインお
よびゲート同士が接続され、ＰＭＯＳトランジスタＰＴ
₃₁のソースは高電圧Ｖ_PPの供給ラインに接続され、ＮＭ
ＯＳトランジスタＮＴ₃₁のソースは接地されてＣＭＯＳ
インバータが構成されている。そして、両トランジスタ
のドレイン同士の接続中点により出力ノードＮＤ₃₁が構
成されている。また、ＮＭＯＳトランジスタＮＴ₁₁のゲ
ートは電源電圧Ｖ_CCの供給ラインに接続され、ソースは
入力電圧Ｖ_INの供給ラインに接続され、ドレインはＰＭ
ＯＳトランジスタＰＴ₂₁のドレインに接続されている。
これらＮＭＯＳトランジスタＮＴ₁₁およびＰＭＯＳトラ
ンジスタＰＴ₂₁のドレイン同士の接続中点によりノード
ＮＤ₂₁が構成されている。このノードＮＤ₂₁はＣＭＯＳ
インバータを構成するＰＭＯＳトランジスタＰＴ₃₁およ
びＮＭＯＳトランジスタＮＴ₃₁のゲート同士の接続中点
に接続されている。さらに、ＰＭＯＳトランジスタＰＴ
₂₁のソースは高電圧Ｖ_PPの供給ラインに接続され、ゲー
トは出力ノードＮＤ₃₁に接続されている。

【０００４】このような構成において、電源電圧Ｖ_CCレ
ベル、たとえば５Ｖで供給された入力電圧Ｖ_INは、ＮＭ
ＯＳトランジスタＮＴ₁₁を介して、ＰＭＯＳトランジス
タＰＴ₃₁およびＮＭＯＳトランジスタＮＴ₃₁のゲートに
印加される。これに伴い、ＰＭＯＳトランジスタＰＴ₃₁
がオフ状態となり、ＮＭＯＳトランジスタＮＴ₃₁がオン
状態となる。これにより、出力ノードＮＤ₃₁は接地レベ
ルに引き込まれる。すなわち、５Ｖの入力電圧Ｖ_INが０
Ｖに変換され、Ｖ_OUT として出力される。また、出力ノ
ードＮＤ₃₁の接地レベルはＰＭＯＳトランジスタＰＴ₂₁
のゲートに供給される。これにより、ＰＭＯＳトランジ
スタＰＴ₂₁はオン状態となり、高電圧Ｖ_PPがノードＮＤ
₂₁、すなわちＰＭＯＳトランジスタＰＴ₃₁およびＮＭＯ
ＳトランジスタＮＴ₃₁のゲートに印加される。したがっ
て、ＰＭＯＳトランジスタＰＴ₃₁のオフ状態およびＮＭ
ＯＳトランジスタＮＴ₃₁のオン状態が安定に保持され
る。

【０００５】これに対して、入力電圧Ｖ_INが接地レベル
０Ｖで入力されると、ＰＭＯＳトランジスタＰＴ₃₁がオ
ン状態となり、ＮＭＯＳトランジスタＮＴ₃₁がオフ状態
となる。これにより、出力ノードＮＤ₃₁は高電圧Ｖ_PPレ
ベルに引き上げられる。すなわち、０Ｖの入力電圧Ｖ_IN
が２０Ｖの高電圧に変換され、Ｖ_OUT として出力され
る。また、出力ノードＮＤ₃₁のＶ_PPレベルはＰＭＯＳト
ランジスタＰＴ₂₁のゲートに供給される。これにより、
ＰＭＯＳトランジスタＰＴ₂₁はオフ状態となり、入力電
圧Ｖ_INは安定にＰＭＯＳトランジスタＰＴ₃₁およびＮＭ
ＯＳトランジスタＮＴ₃₁のゲートに印加される。したが
って、ＰＭＯＳトランジスタＰＴ₃₁のオン状態およびＮ
ＭＯＳトランジスタＮＴ₃₁のオフ状態が安定に保持され
る。

【０００６】図８は、従来のレベル変換回路の第２の構
成例を示す回路図である。この回路は、図７の回路構成
要素に加えて、ノードＮＤ₂₁と接地との間にＮＭＯＳト
ランジスタＮＴ₂₁を接続し、ＮＭＯＳトランジスタＮＴ
₂₁のゲートをＰＭＯＳトランジスタＰＴ₂₁のゲートと出
力ノードＮＤ₃₁との接続中点に接続し、かつ、ノードＮ
Ｄ₂₁をＮＭＯＳトランジスタＮＴ₃₁のゲートには接続せ
ずＰＭＯＳトランジスタＰＴ₃₁のゲートのみに接続し、
ＮＭＯＳトランジスタＮＴ₃₁のゲートを入力電圧Ｖ_INの
供給ラインに接続している。

【０００７】この回路においても、図７の回路と同様の
レベル変換動作が行われるが、０Ｖの入力電圧Ｖ_INを高
電圧Ｖ_PPレベルに変換して出力する場合に、ＮＭＯＳト
ランジスタＮＴ₂₁がオン状態となり、ノードＮＤ₂₁が接
地レベルに引き込まれ、ＰＭＯＳトランジスタＰＴ₃₁の
オン状態が安定に保持される。

【０００８】図９は、従来のレベル変換回路の第３の構
成例を示す回路図である。この回路は、ノードＮＤ₂₁と
ＰＭＯＳトランジスタＰＴ₃₁のゲートとを接続し、出力
ノードＮＤ₃₁とＰＭＯＳトランジスタＰＴ₂₁のゲートと
を接続して交差結合を構成し、ＮＭＯＳトランジスタＮ
Ｔ₂₁のゲートを入力電圧Ｖ_INの供給ラインに直接接続
し、ＮＭＯＳトランジスタＮＴ₃₂のゲートをインバータ
ＩＮＶ₁₁の出力に接続し、インバータＩＮＶ₁₁の入力を
ＮＭＯＳトランジスタＮＴ₂₁のゲートと入力電圧Ｖ_INの
供給ラインとの接続中点に接続している。

【０００９】この回路において、電源電圧Ｖ_CCレベル、
たとえば５Ｖあるいは３Ｖで供給された入力電圧Ｖ
_INは、ＮＭＯＳトランジスタＮＴ₂₁のゲートに印加され
るとともに、インバータＩＮＶ₁₁でレベル反転作用を受
け、接地レベルでＮＭＯＳトランジスタＮＴ₃₁のゲート
に印加される。これに伴い、ＮＭＯＳトランジスタＮＴ
₂₁がオン状態となり、ＮＭＯＳトランジスタＮＴ₃₁がオ
フ状態となる。これにより、ノードＮＤ₂₁は接地レベル
に引き込まれる。ノードＮＤ₂₁の接地レベルはＰＭＯＳ
トランジスタＰＴ₃₁のゲートに印加され、ＰＭＯＳトラ
ンジスタＰＴ₃₁はオン状態となる。これにより、出力ノ
ードＮＤ₃₁は高電圧Ｖ_PPレベルに引き上げられる。すな
わち、Ｖ_CCレベルの入力電圧Ｖ_INが２０Ｖの高電圧に変
換され、Ｖ_OUT として出力される。また、出力ノードＮ
Ｄ₃₁のＶ_PPレベルはＰＭＯＳトランジスタＰＴ₂₁のゲー
トに供給される。これにより、ＰＭＯＳトランジスタＰ
Ｔ₂₁はオフ状態となり、ノードＮＤ₂₁のレベルは安定に
接地レベルに保持され、ＰＭＯＳトランジスタＰＴ ₃₁の
オン状態が安定に保持される。

【００１０】これに対して、入力電圧Ｖ_INが０Ｖで入力
されると、ＮＭＯＳトランジスタＮＴ₂₁がオフ状態とな
り、ＮＭＯＳトランジスタＮＴ₃₁がオン状態となる。こ
れにより、出力ノードＮＤ₃₁は接地レベルに引き込まれ
る。すなわち、０Ｖの入力電圧Ｖ_INが接地レベルのまま
で、Ｖ_OUT として出力される。また、出力ノードＮＤ₃₁
の接地レベルはＰＭＯＳトランジスタＰＴ₂₁のゲートに
供給される。これにより、ＰＭＯＳトランジスタＰＴ₂₁
はオン状態となり、高電圧Ｖ_PPがノードＮＤ₂₁、すなわ
ちＰＭＯＳトランジスタＰＴ₃₁のゲートに印加される。
したがって、ＰＭＯＳトランジスタＰＴ₃₁のオフ状態が
安定に保持され、出力電圧Ｖ_OUT は接地レベルで安定に
出力される。

【００１１】図１０は、従来のレベル変換回路の第４の
構成例を示す回路図であって、この回路は、図９の回路
に対応した負電圧用の回路である。この回路では、ＮＭ
ＯＳトランジスタＮＴ_21a およびＮＴ_31a のソースをた
とえば−１０Ｖ等の負の高電圧Ｖ_BBの供給ラインに接続
し、ノードＮＤ₂₁とＮＭＯＳトランジスタＮＴ_31a のゲ
ート、並びに出力ノードＮＤ₃₁とＮＭＯＳトランジスタ
ＮＴ_21a のゲートを接続して交差結合を構成し、ＰＭＯ
ＳトランジスタＰＴ ₂₁のゲートを入力電圧Ｖ_INの供給ラ
インに直接接続し、ＰＭＯＳトランジスタＰＴ₃₂のゲー
トをインバータＩＮＶ₁₂の出力に接続し、インバータＩ
ＮＶ₁₂の入力をＰＭＯＳトランジスタＰＴ₂₁のゲートと
入力電圧Ｖ_INの供給ラインとの接続中点に接続し、また
ＰＭＯＳトランジスタＰＴ₂₁およびＰＴ₃₁のソースを電
源電圧Ｖ_CCの供給ラインに接続している。

【００１２】この回路において、電源電圧Ｖ_CCレベルで
供給された入力電圧Ｖ_INは、ＰＭＯＳトランジスタＰＴ
₂₁のゲートに印加されるとともに、インバータＩＮＶ₁₁
でレベル反転作用を受け、Ｖ_CCレベルでＰＭＯＳトラン
ジスタＰＴ₃₁のゲートに印加される。これに伴い、ＰＭ
ＯＳトランジスタＰＴ₂₁がオフ状態となり、ＰＭＯＳト
ランジスタＰＴ₃₁がオン状態となる。これにより、出力
ノードＮＤ₃₁はＶ_CCレベルに引き上げられる。すなわ
ち、Ｖ_CCレベルの入力電圧Ｖ_INはＶ_CCレベルのままで、
Ｖ_OUT として出力される。また、出力ノードＮＤ₃₁のＶ
_CCレベルはＮＭＯＳトランジスタＮＴ_21a のゲートに供
給される。これにより、ＮＭＯＳトランジスタＮＴ_21a
はオン状態となり、負の高電圧Ｖ_BBがノードＮＤ₂₁、す
なわちＮＭＯＳトランジスタＮＴ_31a のゲートに印加さ
れる。したがって、ＮＭＯＳトランジスタＮＴ_31a はオ
フ状態に安定に保持され、出力電圧Ｖ_OUT はＶ_CCレベル
で安定に出力される。

【００１３】これに対して、入力電圧Ｖ_INが０Ｖで入力
されると、ＰＭＯＳトランジスタＰＴ₂₁がオン状態とな
り、ＰＭＯＳトランジスタＰＴ₃₁がオフ状態となる。こ
れにより、ノードＮＤ₂₁はＶ_CCレベルに引き上げられ
る。ノードＮＤ₂₁のＶ_CCレベルはＮＭＯＳトランジスタ
ＮＴ_31a のゲートに印加され、ＮＭＯＳトランジスタＮ
Ｔ_31a はオン状態となる。これにより、出力ノードＮＤ
₃₁は負の高電圧Ｖ_BBレベルに引き下げられる。すなわ
ち、０Ｖの入力電圧Ｖ _INが−１０Ｖの負の高電圧に変換
され、Ｖ_OUT として出力される。また、出力ノードＮＤ
₃₁のＶ_BBレベルはＮＭＯＳトランジスタＮＴ_21a のゲー
トに供給される。これにより、ＮＭＯＳトランジスタＮ
Ｔ_21a はオフ状態となり、ノードＮＤ₂₁のレベルは安定
にＶ_CCレベルに保持され、ＮＭＯＳトランジスタＮＴ
_31a のオン状態が安定に保持され、出力電圧Ｖ_OUT はＶ
_BBレベルで安定に出力される。

【００１４】

【発明が解決しようとする課題】以上のように従来、レ
ベル変換回路として種々の構成のものが知られている
が、図７〜図１０に示す回路には、以下に示すような問
題があった。

【００１５】ＥＰＲＯＭなどで通常用いられる図７の回
路においては、Ｖ_PP用の外部電源を有することから、出
力段のＰＭＯＳトランジスタＰＴ₃₁およびＮＭＯＳトラ
ンジスタＮＴ₃₁のスイッチング時おける貫通電流が問題
になることはないが、近年の低電圧化に伴い、電源電圧
が５Ｖより低い電圧、たとえば３Ｖや２Ｖになった場合
には、ＮＭＯＳトランジスタＮＴ₁₁のバックバイアス効
果でしきい値電圧が増大することにより、動作しなくな
るという問題がある。

【００１６】これに対して、図８〜図１０の回路では、
低電圧動作は可能であるが、貫通電流が問題になる。以
下に、この貫通電流の問題について詳述する。この問題
は、昇圧回路出力を「電源」として用いる場合に重大な
問題となる。回路に含むレベル変換回路やインバータ、
ノア、ナンド回路等の論理回路が多いと、その遷移状態
で流れる貫通電流が問題となってくる。貫通電流は、ト
ランジスタのサイズが小さくてもｍＡオーダとなり、昇
圧電圧の大きな低下を招く。これは、貫通電流の流れる
時間は、０．１〜１ｎｓであるのに対し、昇圧回路でチ
ャージを運ぶ時間は数１０ｎｓ毎であることによる。特
に、レベル変換回路は、たとえば３Ｖで６Ｖをスイッチ
ングする場合、６Ｖで６Ｖをスイッチングする場合に比
べて、スイッチング時間が遅いため、貫通電流が流れて
いる時間が長い。

【００１７】また、レベル変換回路の後段に接続される
のは、一般に、より大きな容量を駆動するためなどの理
由によりバッファであることから、貫通電流は少なく、
ほとんどが負荷容量の充放電電流である。したがって、
昇圧回路の出力を無駄に消費しないためには、レベル変
換回路の貫通電流を少なくすることが重要となる。

【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧動作が可能であることは
もとより、貫通電流の低減を図れ、ひいては昇圧回路の
過度の消費電流出力を防止できるレベル変換回路を提供
することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、第１の電源と第２の電源との間に直列
に接続され、その接続点により出力ノードを構成する第
１および第２のトランジスタと、第１の電源に対して第
１および第２のトランジスタと並列に接続された第３の
トランジスタを有し、少なくとも第１および第３のトラ
ンジスタが交差結合され、入力電圧を第１または第２の
電源レベルに変換するレベル変換回路であって、上記第
１の電源と上記出力ノードとの間に、第１のトランジス
タと同一極性の第４のトランジスタが直列に接続され、
少なくとも上記第２および第４のトランジスタのゲート
が入力電圧の供給ラインに接続されている。

【００２０】

【作用】本発明によれば、たとえば、出力レベルを第１
の電源レベルから第２の電源レベルに切り替える場合、
第１および第４のトランジスタはオフ状態となるように
制御され、第２のトランジスタがオン状態となるように
制御される。このレベルスイッチング時において、貫通
電流は第４のトランジスタの存在により小さく絞られ
る。

【００２１】

【実施例１】図１は、本発明に係るレベル変換回路の第
１の実施例を示す回路図であって、従来例を示す図８と
同一構成部分は同一符号をもって表す。すなわち、ＮＴ
₁₁，ＮＴ₂₁，ＮＴ₃₁はＮＭＯＳトランジスタ、ＰＴ₂₁，
ＰＴ₃₁，ＰＴ₃₂はＰＭＯＳトランジスタ、ＮＤ₃₁は出力
ノード，Ｖ_INは入力電圧、Ｖ_{OU T} は出力電圧をそれぞれ
示している。

【００２２】本回路が図８に示す従来の回路と異なる点
は、ＰＭＯＳトランジスタＰＴ₃₁のドレインと出力ノー
ドＮＤ₃₁との間にＰＭＯＳトランジスタＰＴ₃₂を接続
し、ＰＭＯＳトランジスタＰＴ₃₂のゲートを入力電圧Ｖ
_INの供給ラインとＮＭＯＳトランジスタＮＴ₃₁のゲート
との接続中点に接続したことにある。

【００２３】次に、上記構成よる動作を説明する。たと
えば、接地レベル（０Ｖ）から切り替えられて電源電圧
Ｖ_CCレベルで供給された入力電圧Ｖ_INは、ＮＭＯＳトラ
ンジスタＮＴ₁₁を介してＰＭＯＳトランジスタＰＴ₃₁の
ゲートに印加されるとともに、直接ＮＭＯＳトランジス
タＮＴ₃₁およびＰＭＯＳトランジスタＮＴ₃₂のゲートに
印加される。これに伴い、ＰＭＯＳトランジスタＰＴ₃₁
およびＰＴ₃₂が略オフ状態（Ｖ_CC−Ｖ_PP＜Ｖ_thp のた
め、完全にはオフ状態とはならない）となり、ＮＭＯＳ
トランジスタＮＴ₃₁がオン状態となる。これにより、出
力ノードＮＤ₃₁は接地レベルに引き込まれる。すなわ
ち、Ｖ_CCレベルの入力電圧Ｖ_INが接地レベル０Ｖに変換
され、Ｖ_OUT として出力される。このとき、貫通電流は
ＰＭＯＳトランジスタＰＴ₃₂の存在により小さく絞られ
る。

【００２４】また、出力ノードＮＤ₃₁の接地レベルはＰ
ＭＯＳトランジスタＰＴ₂₁およびＮＭＯＳトランジスタ
ＮＴ₂₁のゲートに供給される。これにより、ＰＭＯＳト
ランジスタＰＴ₂₁はオン状態となり、ＮＭＯＳトランジ
スタＮＴ₂₁はオフ状態となる。これに伴い、高電圧Ｖ_PP
がノードＮＤ₂₁、すなわちＰＭＯＳトランジスタＰＴ ₃₁
のゲートに印加される。したがって、ＰＭＯＳトランジ
スタＰＴ₃₁がオフ状態に保持される。

【００２５】これに対して、入力電圧Ｖ_INが電源電圧Ｖ
_CCレベルから０Ｖに切り替えられて入力されると、ＰＭ
ＯＳトランジスタＰＴ₃₁およびＰＴ₃₂がオン状態とな
り、ＮＭＯＳトランジスタＮＴ₃₁がオフ状態となる。こ
れにより、出力ノードＮＤ₃₁は高電圧Ｖ_PPレベルに引き
上げられる。すなわち、０Ｖの入力電圧Ｖ_INが２０Ｖの
高電圧に変換され、Ｖ_OUT として出力される。また、出
力ノードＮＤ₃₁のＶ_PPレベルはＰＭＯＳトランジスタＰ
Ｔ₂₁およびＮＭＯＳトランジスタＮＴ₂₁のゲートに供給
される。これにより、ＰＭＯＳトランジスタＰＴ₂₁はオ
フ状態となり、ＮＭＯＳトランジスタＮＴ₂₁はオン状態
となる。これにより、ノードＮＤ₂₁が接地レベルに引き
込まれ、ＰＭＯＳトランジスタＰＴ₃₁のオン状態が安定
に保持される。

【００２６】この場合、ＮＭＯＳトランジスタＮＴ₃₁は
すばやくオフ状態に切り替わるが、ＰＭＯＳトランジス
タＰＴ₃₂を挿入した分、出力ノードＮＤ₃₁のレベルの上
昇が遅れることにより、ＰＭＯＳトランジスタＰＴ₂₁の
オフ状態への遷移が遅れて、ＰＭＯＳトランジスタＰＴ
₂₁を流れる貫通電流を大きくしそうであるが、次の２点
により、上述した０Ｖの出力を得る場合の貫通電流削減
効果の方が大きい。第１点目は、ＰＭＯＳトランジスタ
ＰＴ₂₁およびＮＭＯＳトランジスタＮＴ₂₁のサイズよ
り、負荷を駆動する分、ＰＭＯＳトランジスタＰＴ₃₁，
ＰＴ₃₂およびＮＭＯＳトランジスタＮＴ₃₁のサイズの方
が大きく設定されることから、貫通電流に差がある。第
２点目は、ＰＭＯＳトランジスタＰＴ₃₂は常時オン状態
にあるから、耐圧の点で心配が少なく、チャネル長をＰ
ＭＯＳトランジスタＰＴ₂₁およびＰＴ₃₁よりも短くする
ことができ、ゲート電圧が０Ｖのときの能力は十分大き
くすることができる。また、ゲート電圧がＶ_CCレベルの
ときは、２乗的にゲート電圧が効果を及ぼすので、上述
した０Ｖの出力を得る場合の貫通電流阻止効果も大き
い。

【００２７】図２は図１の回路の入出力特性を示し、図
３は図１の回路（本発明品）および従来回路の貫通電流
ｉ_VPP を示している。図２および図３からわかるよう
に、本発明回路は良好な入出力特性を有し、また、スイ
ッチング時の貫通電流ｉ_VPP は従来回路に比べて、大幅
に減少している。

【００２８】以上説明したように、本実施例によれば、
高電圧Ｖ_PPの供給ラインと接地との間にＰＭＯＳトラン
ジスタＰＴ₃₁およびＮＭＯＳトランジスタＮＴ₃₁を直列
に接続して出力段を構成し、両トランジスタの接続中点
から構成される出力ノードＮＤ₃₁とＰＭＯＳトランジス
タＰＴ₃₁との間にＰＭＯＳトランジスタＰＴ₃₂を直列に
接続して、そのゲートに入力電圧Ｖ_INを供給するように
したので、低電圧動作が可能であることはもとより、貫
通電流の低減を図れる。したがって、昇圧回路の過度の
消費電流出力を防止でき、出力電圧の低下を回避でき
る。その結果、昇圧回路の出力電流能力を小さくでき、
ひいては昇圧回路のサイズを小さくできる利点がある。

【００２９】なお、本実施例では、貫通電流阻止用のＰ
ＭＯＳトランジスタＰＴ₃₂を出力ノードＮＤ₃₁とＰＭＯ
ＳトランジスタＰＴ₃₁との間に直列に接続したが、これ
に限定されるものではなく、高電圧Ｖ_PPの供給ラインと
出力ノードＮＤ₃₁との間であればよい。したがって、高
電圧Ｖ_PPの供給ラインとＰＭＯＳトランジスタＰＴ₃₁と
の間にＰＭＯＳトランジスタＰＴ₃₂を直列に接続して
も、貫通電流を減少させることができる。

【００３０】

【実施例２】図４は、本発明に係るレベル変換回路の第
２の実施例を示す回路図である。本実施例では、上述し
た実施例１の構成に加えて、ノードＮＤ₂₁とＰＭＯＳト
ランジスタＰＴ₂₁との間にも、貫通電流阻止用のＰＭＯ
ＳトランジスタＰＴ₂₂を直列に接続している。そして、
入力電圧Ｖ_INをインバータＩＮＶ₁₃でレベル反転させて
ＰＭＯＳトランジスタＰＴ₂₂およびＮＭＯＳトランジス
タＮＴ₂₁のゲートに供給し、かつ、インバータＩＮＶ₁₃
の出力をゲートが電源電圧Ｖ_CCに接続されたＮＭＯＳト
ランジスタＮＴ₁₂を介して出力ノードＮＤ₃₁およびＰＭ
ＯＳトランジスタＰＴ₂₁のゲートに供給するように構成
している。

【００３１】次に、上記構成よる動作を説明する。接地
レベル（０Ｖ）から切り替えられ電源電圧Ｖ_CCレベルで
供給された入力電圧Ｖ_INは、ＮＭＯＳトランジスタＮＴ
₁₁を介してＰＭＯＳトランジスタＰＴ₃₁のゲートに印加
されるとともに、直接ＮＭＯＳトランジスタＮＴ₃₁およ
びＰＭＯＳトランジスタＮＴ₃₂のゲートに印加される。
これと並行して、電源電圧Ｖ_CCレベルで供給された入力
電圧Ｖ_INがインバータＩＮＶ₁₃でレベル反転作用を受け
て、接地レベルでＮＭＯＳトランジスタＮＴ₁₂を介し出
力ノードＮＤ₃₁およびＰＭＯＳトランジスタＰＴ₂₁のゲ
ートに供給されるとともに、直接ＮＭＯＳトランジスタ
ＮＴ₂₁およびＰＭＯＳトランジスタＮＴ ₂₂のゲートに印
加される。

【００３２】出力ノードＮＤ₃₁には、インバータＩＮＶ
₁₃による接地レベルの電圧が供給され、また、ＰＭＯＳ
トランジスタＰＴ₃₁およびＰＴ₃₂が略オフ状態となり、
ＮＭＯＳトランジスタＮＴ₃₁がオン状態となることか
ら、出力ノードＮＤ₃₁のレベルは急速に接地レベルに遷
移する。すなわち、Ｖ_CCレベルの入力電圧Ｖ_INが接地レ
ベル０Ｖに変換され、Ｖ_OUT として出力される。このと
き、貫通電流はＰＭＯＳトランジスタＰＴ₃₂の存在によ
り小さく絞られる。またこのとき、ＰＭＯＳトランジス
タＰＴ₂₁およびＰＴ₂₂がオン状態となり、ＮＭＯＳトラ
ンジスタＮＴ₂₁がオフ状態となることから、ノードＮＤ
₂₁のレベルは高電圧Ｖ_PPレベルに引き上がられる。これ
により、ＰＭＯＳトランジスタＰＴ ₃₁のオフ状態が安定
に保持される。

【００３３】これに対して、入力電圧Ｖ_INが電源電圧Ｖ
_CCレベルから０Ｖに切り替えられて入力されると、ＰＭ
ＯＳトランジスタＰＴ₃₁およびＰＴ₃₂がオン状態とな
り、ＮＭＯＳトランジスタＮＴ₃₁がオフ状態となり、ま
た、出力ノードＮＤ₃₁には、ＮＭＯＳトランジスタＮＴ
₁₂を介して電源電圧Ｖ_CCレベルが供給される。これによ
り、出力ノードＮＤ₃₁はすばやく高電圧Ｖ_PPレベルに引
き上げられる。すなわち、０Ｖの入力電圧Ｖ_INが２０Ｖ
の高電圧に変換され、Ｖ_OUT として出力される。

【００３４】また、ＰＭＯＳトランジスタＰＴ₂₁および
ＰＴ₂₂が略オフ状態となり、ＮＭＯＳトランジスタＮＴ
₂₁がオン状態となることから、出力ノードＮＤ₂₁のレベ
ルは接地レベルに遷移する。また、出力ノードＮＤ₃₁の
Ｖ_PPレベルはＰＭＯＳトランジスタＰＴ₂₁のゲートに供
給される。これにより、ＰＭＯＳトランジスタＰＴ₂₁は
オフ状態となる。したがって、ノードＮＤ₂₁は安定に接
地レベルに保持され、ＰＭＯＳトランジスタＰＴ₃₁のオ
ン状態が安定に保持される。また、このときの貫通電流
はＰＭＯＳトランジスタＰＴ₂₂の存在により小さく絞ら
れる。

【００３５】本実施例２によれば、上述した実施例１の
効果に加えて、さらに貫通電流を減少させることがで
き、また、動作速度の向上を図れる利点がある。

【００３６】なお、本実施例では、貫通電流阻止用のＰ
ＭＯＳトランジスタＰＴ₂₂をノードＮＤ₂₁とＰＭＯＳト
ランジスタＰＴ₂₁との間にを直列に接続したが、これに
限定されるものではなく、上述したＰＭＯＳトランジス
タＰＴ₃₂の場合と同様に、高電圧Ｖ_PPの供給ラインと出
力ノードＮＤ₃₁との間であればよい。したがって、高電
圧Ｖ_PPの供給ラインとＰＭＯＳトランジスタＰＴ₂₁との
間にＰＭＯＳトランジスタＰＴ₃₂を直列に接続しても、
貫通電流を減少させることができる。

【００３７】

【実施例３】図５は、本発明に係るレベル変換回路の第
３の実施例を示す回路図である。本実施例が上記実施例
２と異なる点は、ＮＭＯＳトランジスタＮＴ₁₁を介して
入力電圧Ｖ_INをＰＭＯＳトランジスタＰＴ₃₁のゲートに
供給し、ＮＭＯＳトランジスタＮＴ₁₂を介してインバー
タＩＮＶ₁₃の出力を出力ノードＮＤ₃₁およびＰＭＯＳト
ランジスタＰＴ₂₁のゲートに供給する代わりに、入力電
圧Ｖ_INを直接ＮＭＯＳトランジスタＮＴ₃₁のゲートに供
給し、インバータＩＮＶ₁₃の出力を直接ＮＭＯＳトラン
ジスタＮＴ₂₁のゲートに供給するようにしたことにあ
る。

【００３８】本実施例によれば、動作速度の点では実施
例２の場合に比べて劣るものの、トランジスタのサイズ
に制約を受けないという利点があり、また貫通電流を減
少させることができる。

【００３９】

【実施例４】図６は、本発明に係るレベル変換回路の第
４の実施例を示す回路図であって、本回路は、実施例１
の構成に対応した負電圧用の回路である。

【００４０】この回路では、図１の回路のＮＭＯＳトラ
ンジスタＮＴ₁₁の代わりに、ゲートが接地され、基板が
電源電圧Ｖ_CCの供給ラインに接続されたＰＭＯＳトラン
ジスタＰＴ₁₁を用い、ＮＭＯＳトランジスタＮＴ_21a お
よびＮＴ_31a のソースをたとえば−１０Ｖ等の負の高電
圧Ｖ_BBの供給ラインに接続し、ノードＮＤ₂₁とＮＭＯＳ
トランジスタＮＴ_31a のゲート、並びに出力ノードＮＤ
₃₁とＮＭＯＳトランジスタＮＴ_21a およびＰＭＯＳトラ
ンジスタＰＴ₂₁のゲートを接続して交差結合を構成して
いる。そして、出力ノードＮＤ₃₁とＮＭＯＳトランジス
タＮＴ_31a との間に貫通電流阻止用ＮＭＯＳトランジス
タＮＴ_32a を直列に接続し、ＮＭＯＳトランジスタＮＴ
_32a のゲートおよびＰＭＯＳトランジスタＰＴ₃₁のゲー
トを入力電圧Ｖ_INの供給ラインに直接接続している。

【００４１】本回路において、電源電圧Ｖ_CCレベルで供
給された入力電圧Ｖ_INは、ＰＭＯＳトランジスタＰＴ₁₁
を介してＮＭＯＳトランジスタＮＴ_31a のゲートに印加
されるとともに、直接、ＰＭＯＳトランジスタＰＴ₃₁お
よびＮＭＯＳトランジスタＮＴ_32a のゲートに印加され
る。これに伴い、ＮＭＯＳトランジスタＮＴ_31a および
ＮＴ_32a がオン状態となり、ＰＭＯＳトランジスタＰＴ
₃₁がオフ状態となる。これにより、これにより、出力ノ
ードＮＤ₃₁は負の高電圧Ｖ_BBレベルに引き下げられる。
すなわち、電源電圧Ｖ_CCレベルの入力電圧Ｖ_INが−１０
Ｖの負の高電圧に変換され、Ｖ_OUT として出力される。
また、出力ノードＮＤ₃₁のＶ_BBレベルはＮＭＯＳトラン
ジスタＮＴ_21a およびＰＭＯＳトランジスタＰＴ₂₁のゲ
ートに供給される。これにより、ＮＭＯＳトランジスタ
ＮＴ_21a はオフ状態、ＰＭＯＳトランジスタＰＴ₂₁はオ
ン状態となり、ノードＮＤ₂₁のレベルは安定にＶ_CCレベ
ルに保持され、ＮＭＯＳトランジスタＮＴ_31a のオン状
態が安定に保持され、出力電圧Ｖ_OUT はＶ_BBレベルで安
定に出力される。

【００４２】これに対して、入力電圧Ｖ_INが０Ｖで入力
されると、ＰＭＯＳトランジスタＰＴ₃₁がオン状態とな
り、ＮＭＯＳトランジスタＮＴ_31a およびＮＴ_32a が略
オフ状態となる。これにより、出力ノードＮＤ₃₁はＶ_CC
レベルに引き上げられ、出力電圧Ｖ_OUT はＶ_ccレベルで
出力される。出力ノードＮＤ₃₁のＶ_CCレベルはＮＭＯＳ
トランジスタＮＴ_21a およびＰＭＯＳトランジスタＰＴ
₂₁のゲートに印加され、ＮＭＯＳトランジスタＮＴ_21a
はオン状態となり、ＰＭＯＳトランジスタＰＴ₂₁はオフ
状態となる。これにより、ノードＮＤ₂₁は負の高電圧Ｖ
_BBレベルに引き下げられる。ノードＮＤ₂₁のＶ_BBレベル
はＮＭＯＳトランジスタＮＴ_31a のゲートに供給され
る。したがって、ＮＭＯＳトランジスタＮＴ_31a はオフ
状態に安定に保持され、出力電圧Ｖ_OUT はＶ_CCレベルで
安定に出力される。

【００４３】本実施例においても、上述した実施例１の
効果と同様の効果を得ることができる。なお、本実施例
では、貫通電流阻止用のＮＭＯＳトランジスタＮＴ_32a
を出力ノードＮＤ₃₁とＮＭＯＳトランジスタＮＴ_31a と
の間に直列に接続したが、これに限定されるものではな
く、負の高電圧Ｖ_BBの供給ラインと出力ノードＮＤ₃₁と
の間であればよい。したがって、高電圧Ｖ_BBの供給ライ
ンとＮＭＯＳトランジスタＮＴ_31a との間にＮＭＯＳト
ランジスタＮＴ_31a を直列に接続しても、貫通電流を減
少させることができる。また、ノードＮＤ₂₁と負の高電
圧Ｖ_BBの供給ラインとの間にＮＭＯＳトランジスタを直
列に接続することにより、さらに貫通電流を減少させる
ことができる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
低電圧動作が可能で、貫通電流の低減を図れ、ひいては
昇圧回路の過度の消費電流出力を防止できるレベル変換
回路を実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係るレベル変換回路の第１の実施例を
示す回路図である。

【図２】図１の回路の入出力特性を示す図である。

【図３】図１の回路および従来回路の貫通電流を示す図
である。

【図４】本発明に係るレベル変換回路の第２の実施例を
示す回路図である。

【図５】本発明に係るレベル変換回路の第３の実施例を
示す回路図である。

【図６】本発明に係るレベル変換回路の第４の実施例を
示す回路図である。

【図７】従来のレベル変換回路の第１の構成例を示す回
路図である。

【図８】従来のレベル変換回路の第２の構成例を示す回
路図である。

【図９】従来のレベル変換回路の第３の構成例を示す回
路図である。

【図１０】従来のレベル変換回路の第４の構成例を示す
回路図である。

【符号の説明】

ＮＴ₁₁，ＮＴ₂₁，ＮＴ₃₁，ＮＴ_21a ，ＮＴ_31a ，ＮＴ
_32a …ＮＭＯＳトランジスタ ＰＴ₂₁，ＰＴ₂₂，ＰＴ₃₁，ＰＴ₃₂…ＰＭＯＳトランジス
タ ＮＤ₃₁…出力ノード Ｖ_IN…入力電圧 Ｖ_OUT …出力電圧 Ｖ_CC…電源電圧 Ｖ_PP…正の高電圧 Ｖ_BB…負の高電圧

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の電源と第２の電源との間に直列に
   接続され、その接続点により出力ノードを構成する第１
   および第２のトランジスタと、第１の電源に対して第１
   および第２のトランジスタと並列に接続された第３のト
   ランジスタを有し、少なくとも第１および第３のトラン
   ジスタが交差結合され、入力電圧を第１または第２の電
   源レベルに変換するレベル変換回路であって、 上記第１の電源と上記出力ノードとの間に、第１のトラ
   ンジスタと同一極性の第４のトランジスタが直列に接続
   され、 少なくとも上記第２および第４のトランジスタのゲート
   が入力電圧の供給ラインに接続されていることを特徴と
   するレベル変換回路。