JP2001308694A - ローノイズバッファ回路 - Google Patents
ローノイズバッファ回路Info
- Publication number
- JP2001308694A JP2001308694A JP2000125454A JP2000125454A JP2001308694A JP 2001308694 A JP2001308694 A JP 2001308694A JP 2000125454 A JP2000125454 A JP 2000125454A JP 2000125454 A JP2000125454 A JP 2000125454A JP 2001308694 A JP2001308694 A JP 2001308694A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cmos circuit
- transistor
- constant current
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】ＣＭＯＳ回路の切り換わりにおいて、電流変動
を少なくし、低ノイズ化することにある。 【解決手段】ＣＭＯＳ回路２と電源９１，グランド９２
との間にそれぞれＭＯＳ３１，３２からなる定電流源を
接続し、その接続点間にＣＭＯＳ回路２と並列に抵抗素
子３を接続する。この抵抗素子３により、定電流源で流
すべき電流をバイパスさせている。
を少なくし、低ノイズ化することにある。 【解決手段】ＣＭＯＳ回路２と電源９１，グランド９２
との間にそれぞれＭＯＳ３１，３２からなる定電流源を
接続し、その接続点間にＣＭＯＳ回路２と並列に抵抗素
子３を接続する。この抵抗素子３により、定電流源で流
すべき電流をバイパスさせている。
Description
【０００１】
【発明の属する技術分野】本発明はローノイズバッファ
回路に関し、特に出力される電圧や電流を安定化させる
ローノイズバッファ回路に関する。
回路に関し、特に出力される電圧や電流を安定化させる
ローノイズバッファ回路に関する。
【０００２】
【従来の技術】従来、かかるローノイズバッファ回路と
しては、伝送路インピーダンスのマッチングをとるため
の出力バッファや、高抵抗として機能させるトランジス
タをインバータに接続したＣＭＯＳ回路などが知られて
いる。これらのバッファ回路は、共にピーク電流（入力
が変化した際の最大値電流）を抑制するために設けられ
ており、ＣＭＯＳ回路などに貫通電流を流すタイプと、
貫通電流を無くしたタイプがある。
しては、伝送路インピーダンスのマッチングをとるため
の出力バッファや、高抵抗として機能させるトランジス
タをインバータに接続したＣＭＯＳ回路などが知られて
いる。これらのバッファ回路は、共にピーク電流（入力
が変化した際の最大値電流）を抑制するために設けられ
ており、ＣＭＯＳ回路などに貫通電流を流すタイプと、
貫通電流を無くしたタイプがある。
【０００３】例えば、前者のタイプには、終端抵抗を用
いたもの、または特開平４−３０３８９号公報にあるよ
うに、半導体メモリのセンスアンプ駆動回路において、
駆動トラジスタのゲートをしきい値電圧以下にして徐々
にオンさせるもの、あるいは特開平１−１６５２２５号
公報にあるように、出力ドライバ回路において、高抵抗
又は微少電流源として機能させるトランジスタをインバ
ータに接続したものがある。
いたもの、または特開平４−３０３８９号公報にあるよ
うに、半導体メモリのセンスアンプ駆動回路において、
駆動トラジスタのゲートをしきい値電圧以下にして徐々
にオンさせるもの、あるいは特開平１−１６５２２５号
公報にあるように、出力ドライバ回路において、高抵抗
又は微少電流源として機能させるトランジスタをインバ
ータに接続したものがある。
【０００４】一方、後者のタイプには、特開平１−３４
０１６号公報にあるように、出力ドライバ回路におい
て、オンからオフに変化するトランジスタを先に動作さ
せることにより貫通電流を全く発生させないものや充放
電するトランジスタの動作タイミングをずらせることに
よりピーク電流を低減させて貫通電流を無くしたもの、
あるいは特開平２−２２０２９４号公報にあるように、
出力信号のレベルに応じた信号によってプリチャージ回
路を制御し、貫通電流の発生を防止して高速読出しやピ
ーク電流を低減したもの、あるいは特開平１−１８５０
２２号公報にあるように、異なる論理スレッショルドの
インバータにより動作タイミングを制御して貫通電流を
無くしたものがある。
０１６号公報にあるように、出力ドライバ回路におい
て、オンからオフに変化するトランジスタを先に動作さ
せることにより貫通電流を全く発生させないものや充放
電するトランジスタの動作タイミングをずらせることに
よりピーク電流を低減させて貫通電流を無くしたもの、
あるいは特開平２−２２０２９４号公報にあるように、
出力信号のレベルに応じた信号によってプリチャージ回
路を制御し、貫通電流の発生を防止して高速読出しやピ
ーク電流を低減したもの、あるいは特開平１−１８５０
２２号公報にあるように、異なる論理スレッショルドの
インバータにより動作タイミングを制御して貫通電流を
無くしたものがある。
【０００５】いずれにしても、従来のバッファ回路にお
いては、ピーク電流を抑制するにあたり、貫通電流を流
したり、貫通電流を無くしたりしているが、ＣＭＯＳイ
ンバータのように、動作の切換えによるノイズを低減し
たいときには、消費電流を多少犠牲にしても貫通電流を
流し、またノイズよりも消費電流を低減させたいときに
は、伝送路のインピーダンス不整合によるノイズや、切
換えノイズが発生しても貫通電流をゼロにするような対
策が施されている。
いては、ピーク電流を抑制するにあたり、貫通電流を流
したり、貫通電流を無くしたりしているが、ＣＭＯＳイ
ンバータのように、動作の切換えによるノイズを低減し
たいときには、消費電流を多少犠牲にしても貫通電流を
流し、またノイズよりも消費電流を低減させたいときに
は、伝送路のインピーダンス不整合によるノイズや、切
換えノイズが発生しても貫通電流をゼロにするような対
策が施されている。
【０００６】図５は従来の一例を説明するための出力側
を終端したバッファ回路図である。図５に示すように、
このバッファ回路は、入力端子１１にそれぞれのゲート
を接続したＰＭＯＳトランジスタ２１，ＮＭＯＳトラン
ジスタ２２からなるＣＭＯＳインバータ回路２を有し、
ＰＭＯＳトランジスタ２１のソースを電源ＶＤＤに、ま
たＮＭＯＳトランジスタ２２のソースをＧＮＤにそれぞ
れ接続し、双方のドレインを出力端子１２に接続すると
ともに、出力端子１２は伝送路５および終端抵抗Ｒを介
し、所定の電圧ＶＤＤ／２を供給するようにしている。
を終端したバッファ回路図である。図５に示すように、
このバッファ回路は、入力端子１１にそれぞれのゲート
を接続したＰＭＯＳトランジスタ２１，ＮＭＯＳトラン
ジスタ２２からなるＣＭＯＳインバータ回路２を有し、
ＰＭＯＳトランジスタ２１のソースを電源ＶＤＤに、ま
たＮＭＯＳトランジスタ２２のソースをＧＮＤにそれぞ
れ接続し、双方のドレインを出力端子１２に接続すると
ともに、出力端子１２は伝送路５および終端抵抗Ｒを介
し、所定の電圧ＶＤＤ／２を供給するようにしている。
【０００７】この場合は、ＣＭＯＳ回路２のＰＭＯＳト
ランジスタ２１もしくはＮＭＯＳトランジスタ２２を介
し、伝送路５，終端抵抗Ｒに定常的に電流を流す方式で
あり、かかる定常的な電流を犠牲にして、伝送路インピ
ーダンスのマッチングをとることにより、反射ノイズを
抑制している。
ランジスタ２１もしくはＮＭＯＳトランジスタ２２を介
し、伝送路５，終端抵抗Ｒに定常的に電流を流す方式で
あり、かかる定常的な電流を犠牲にして、伝送路インピ
ーダンスのマッチングをとることにより、反射ノイズを
抑制している。
【０００８】図６は図５に示すＣＭＯＳ回路の入出力電
圧と電流の各レベルを表わすＡＣ動作特性図である。図
６に示すように、これらのレベル特性において、ＶＩＮ
は入力端子１１に印加される入力電圧、ＶＯＵＴは入力
電圧ＶＩＮが印加されたときの出力端子１２に表われる
出力電圧、ＩＶは電源ＶＤＤからＰＭＯＳトランジスタ
２１を介し出力端子１２およびＮＭＯＳトランジスタ２
２を介しＧＮＤに流れる電流、ＩＧは出力端子１２から
ＮＭＯＳトランジスタ２２を介しおよび電源ＶＤＤから
ＰＭＯＳトランジスタ２１を介しＧＮＤに流れる電流を
レベル的に表現したものである。
圧と電流の各レベルを表わすＡＣ動作特性図である。図
６に示すように、これらのレベル特性において、ＶＩＮ
は入力端子１１に印加される入力電圧、ＶＯＵＴは入力
電圧ＶＩＮが印加されたときの出力端子１２に表われる
出力電圧、ＩＶは電源ＶＤＤからＰＭＯＳトランジスタ
２１を介し出力端子１２およびＮＭＯＳトランジスタ２
２を介しＧＮＤに流れる電流、ＩＧは出力端子１２から
ＮＭＯＳトランジスタ２２を介しおよび電源ＶＤＤから
ＰＭＯＳトランジスタ２１を介しＧＮＤに流れる電流を
レベル的に表現したものである。
【０００９】したがって、横軸に時間をとったとする
と、電源投入時（時間０．０ｎＳ）およびＣＭＯＳ回路
２の反転時（ほぼ２２．０ｎＳ）に電流ＩＶ，ＩＧにひ
げ状の揺らぎが発生する。また、終端抵抗を有する出力
バッファの場合、最大電流変動（ｐ−ｐ）は１７．５ｍ
Ａであり、出力波形のスルーレートは１．０Ｖ／ｎＳで
ある。
と、電源投入時（時間０．０ｎＳ）およびＣＭＯＳ回路
２の反転時（ほぼ２２．０ｎＳ）に電流ＩＶ，ＩＧにひ
げ状の揺らぎが発生する。また、終端抵抗を有する出力
バッファの場合、最大電流変動（ｐ−ｐ）は１７．５ｍ
Ａであり、出力波形のスルーレートは１．０Ｖ／ｎＳで
ある。
【００１０】このようなインバータ反転時のノイズおよ
び貫通電流を抑制するために、前述した特開平１−１６
５２２５号公報などでは、ＣＭＯＳ回路２と電源ＶＤ
Ｄ，ＧＮＤとの間に、高抵抗や微少電流源を接続してい
る。
び貫通電流を抑制するために、前述した特開平１−１６
５２２５号公報などでは、ＣＭＯＳ回路２と電源ＶＤ
Ｄ，ＧＮＤとの間に、高抵抗や微少電流源を接続してい
る。
【００１１】
【発明が解決しようとする課題】上述した従来のローノ
イズバッファ回路は、定常的に流れる電流を犠牲にして
反射ノイズを抑制したり、高抵抗や微少電流源を接続し
て切換え時のノイズを抑制している。
イズバッファ回路は、定常的に流れる電流を犠牲にして
反射ノイズを抑制したり、高抵抗や微少電流源を接続し
て切換え時のノイズを抑制している。
【００１２】すなわち、終端を有する出力バッファに代
表される近年のインタフェース技術においては、その終
端抵抗による分圧で信号の低振幅化を進めている。その
ため、インタフェース部では分圧を想定した高い電源電
圧にしていた。要するに、かかるインタフェース部で
は、一度高い電圧に昇圧し、しかる後に降圧（低振幅
化）している。しかし、このような昇圧および降圧を繰
返すことは、回路的にも効率が悪くなる。また、近年の
インタフェース部を形成するバッファの高速化にあた
り、伝送路のインピーダンス不整合によるノイズを低減
する場合には、終端抵抗を有するものが多く、その場合
には、終端抵抗による大きい定常電流が生じ、しかもそ
の電流がスイッチング時に大きく変化する。
表される近年のインタフェース技術においては、その終
端抵抗による分圧で信号の低振幅化を進めている。その
ため、インタフェース部では分圧を想定した高い電源電
圧にしていた。要するに、かかるインタフェース部で
は、一度高い電圧に昇圧し、しかる後に降圧（低振幅
化）している。しかし、このような昇圧および降圧を繰
返すことは、回路的にも効率が悪くなる。また、近年の
インタフェース部を形成するバッファの高速化にあた
り、伝送路のインピーダンス不整合によるノイズを低減
する場合には、終端抵抗を有するものが多く、その場合
には、終端抵抗による大きい定常電流が生じ、しかもそ
の電流がスイッチング時に大きく変化する。
【００１３】より具体的に言えば、近年のインタフェー
ス技術においては、バス幅が増大し、それによる同時動
作本数が増加するとともに、高速化に伴う同時動作タイ
ミングの更なる集中が進み、同時動作ノイズが増大して
いる。しかも、出力端子に接続される終端抵抗によって
生ずる大きい定常電流が、スイッチング動作の際に変化
し、その電流変動で生ずるノイズも増大していることに
起因している。
ス技術においては、バス幅が増大し、それによる同時動
作本数が増加するとともに、高速化に伴う同時動作タイ
ミングの更なる集中が進み、同時動作ノイズが増大して
いる。しかも、出力端子に接続される終端抵抗によって
生ずる大きい定常電流が、スイッチング動作の際に変化
し、その電流変動で生ずるノイズも増大していることに
起因している。
【００１４】したがって、従来のバッファ回路におて
は、同時動作ノイズの増大や、同時動作ノイズによる遅
延変動の対策、あるいは終端抵抗を有する場合には、大
きい定常電流がスイッチング毎に変化し放射ノイズが増
大するという欠点がある。
は、同時動作ノイズの増大や、同時動作ノイズによる遅
延変動の対策、あるいは終端抵抗を有する場合には、大
きい定常電流がスイッチング毎に変化し放射ノイズが増
大するという欠点がある。
【００１５】本発明の目的は、上述したような各種のノ
イズを抑制することのできるローノイズバッファ回路を
提供することにある。
イズを抑制することのできるローノイズバッファ回路を
提供することにある。
【００１６】
【課題を解決するための手段】本発明のローノイズバッ
ファ回路は、入力端子をそれぞれのゲートに接続し且つ
出力端子を双方のドレインに接続したＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタからなるＣＭＯＳ回路
と、第１の電源および前記ＣＭＯＳ回路の前記ＰＭＯＳ
トランジスタのソース間に接続した第１の定電流源と、
第２の電源および前記ＣＭＯＳ回路の前記ＮＭＯＳトラ
ンジスタのソース間に接続した第２の定電流源と、前記
第１，第２の定電流源間に前記ＣＭＯＳ回路と並列に接
続した抵抗素子とを有して構成される。
ファ回路は、入力端子をそれぞれのゲートに接続し且つ
出力端子を双方のドレインに接続したＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタからなるＣＭＯＳ回路
と、第１の電源および前記ＣＭＯＳ回路の前記ＰＭＯＳ
トランジスタのソース間に接続した第１の定電流源と、
第２の電源および前記ＣＭＯＳ回路の前記ＮＭＯＳトラ
ンジスタのソース間に接続した第２の定電流源と、前記
第１，第２の定電流源間に前記ＣＭＯＳ回路と並列に接
続した抵抗素子とを有して構成される。
【００１７】また、本発明のローノイズバッファ回路
は、入力端子をそれぞれのゲートに接続し且つ出力端子
を双方のドレインに接続した第１のＰＭＯＳトランジス
タおよび第１のＮＭＯＳトランジスタからなるＣＭＯＳ
回路と、第１の電源および前記ＣＭＯＳ回路の前記第１
のＰＭＯＳトランジスタのソース間に接続した第１の定
電流源と、第２の電源および前記ＣＭＯＳ回路の前記第
１のＮＭＯＳトランジスタのソース間に接続した第２の
定電流源と、前記第１，第２の定電流源間に前記ＣＭＯ
Ｓ回路と並列に接続し且つそれぞれのゲートに前記第１
および第２の電源を接続した第２のＮＭＯＳトランジス
タおよび第２のＰＭＯＳトランジスタとを有して構成さ
れる。
は、入力端子をそれぞれのゲートに接続し且つ出力端子
を双方のドレインに接続した第１のＰＭＯＳトランジス
タおよび第１のＮＭＯＳトランジスタからなるＣＭＯＳ
回路と、第１の電源および前記ＣＭＯＳ回路の前記第１
のＰＭＯＳトランジスタのソース間に接続した第１の定
電流源と、第２の電源および前記ＣＭＯＳ回路の前記第
１のＮＭＯＳトランジスタのソース間に接続した第２の
定電流源と、前記第１，第２の定電流源間に前記ＣＭＯ
Ｓ回路と並列に接続し且つそれぞれのゲートに前記第１
および第２の電源を接続した第２のＮＭＯＳトランジス
タおよび第２のＰＭＯＳトランジスタとを有して構成さ
れる。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１（ａ），（ｂ）はそれ
ぞれは本発明の第１の実施の形態を示すローノイズバッ
ファ回路図およびその等価回路図である。図１（ａ），
（ｂ）に示すように、本実施の形態は、ＣＭＯＳ構造の
半導体集積回路において、ＣＭＯＳ回路２とＶＣＣおよ
びグランドなどの電源側との間にそれぞれ定電流源を設
けるとともに、ＣＭＯＳ回路２と並列に抵抗素子３を設
けたものである。
て図面を参照して説明する。図１（ａ），（ｂ）はそれ
ぞれは本発明の第１の実施の形態を示すローノイズバッ
ファ回路図およびその等価回路図である。図１（ａ），
（ｂ）に示すように、本実施の形態は、ＣＭＯＳ構造の
半導体集積回路において、ＣＭＯＳ回路２とＶＣＣおよ
びグランドなどの電源側との間にそれぞれ定電流源を設
けるとともに、ＣＭＯＳ回路２と並列に抵抗素子３を設
けたものである。
【００１９】すなわち、図１（ａ），（ｂ）に示すよう
に、本実施の形態は、ＰＭＯＳ２１とＮＭＯＳ２２から
なるＣＭＯＳ回路２において、入力端子１１がＰＭＯＳ
２１とＮＭＯＳ２２のゲートに、また出力端子１２が双
方のドレインにそれぞれ接続される。しかも、このＣＭ
ＯＳ回路２と電位供給源（例えば、ＶＣＣ）９１との間
には、ゲートを駆動端子１３から制御された電流源とな
るＰＭＯＳ３１を接続し、同様にＣＭＯＳ回路２と電位
供給源（例えば、グランド）９２との間には、ゲートを
駆動端子１４から制御され且つＰｃｈＭＯＳ３１と同一
供給能力の電流源となるＮＭＯＳ３２を接続するととも
に、ＣＭＯＳ回路２と並列に抵抗素子３を接続する。こ
の抵抗素子３は、ＣＭＯＳ回路２がＯＮしたときの抵抗
値と同等の抵抗値を有しており、ＣＭＯＳ回路２の抵抗
変動に応じ、電流源３１および３２で流すべく電流をバ
イパスする。
に、本実施の形態は、ＰＭＯＳ２１とＮＭＯＳ２２から
なるＣＭＯＳ回路２において、入力端子１１がＰＭＯＳ
２１とＮＭＯＳ２２のゲートに、また出力端子１２が双
方のドレインにそれぞれ接続される。しかも、このＣＭ
ＯＳ回路２と電位供給源（例えば、ＶＣＣ）９１との間
には、ゲートを駆動端子１３から制御された電流源とな
るＰＭＯＳ３１を接続し、同様にＣＭＯＳ回路２と電位
供給源（例えば、グランド）９２との間には、ゲートを
駆動端子１４から制御され且つＰｃｈＭＯＳ３１と同一
供給能力の電流源となるＮＭＯＳ３２を接続するととも
に、ＣＭＯＳ回路２と並列に抵抗素子３を接続する。こ
の抵抗素子３は、ＣＭＯＳ回路２がＯＮしたときの抵抗
値と同等の抵抗値を有しており、ＣＭＯＳ回路２の抵抗
変動に応じ、電流源３１および３２で流すべく電流をバ
イパスする。
【００２０】かかる抵抗素子３を設けたことにより、Ｃ
ＭＯＳ回路２のスイッチングにおいて、入力電流および
出力電流の変動の無い動作を実現することができる。
ＭＯＳ回路２のスイッチングにおいて、入力電流および
出力電流の変動の無い動作を実現することができる。
【００２１】しかるに、ここで通常のＣＭＯＳ回路２と
して、最も単純なインバーター回路を例にあげると、そ
の構成はＰＭＯＳトランジスタとＮＭＯＳトランジスタ
で構成され、共にゲートが接続された入力端子と、共に
ドレインが接続された出力端子を有する。この場合の動
作イメージとしては、入力の電位により、ＰＭＯＳトラ
ンジスタがＯＮでＮＭＯＳトランジスタがＯＦＦの状態
１と、共にＯＮとなる状態２と、逆にＰＭＯＳトランジ
スタがＯＦＦでＮＭＯＳトランジスタがＯＮの状態３と
に別れる。この構成での電流変動において、状態１およ
び状態３では、ＰＭＯＳトランジスタもしくはＮＭＯＳ
トランジスタがＯＦＦであるため、電源間に電流が流れ
ないのに対し、状態２では、共にＯＮ状態であるため電
源間に電流が流れる。つまり、状態１から状態２あるい
は状態２から状態３に入力電位によって変化する場合、
電流は大きく変動する。
して、最も単純なインバーター回路を例にあげると、そ
の構成はＰＭＯＳトランジスタとＮＭＯＳトランジスタ
で構成され、共にゲートが接続された入力端子と、共に
ドレインが接続された出力端子を有する。この場合の動
作イメージとしては、入力の電位により、ＰＭＯＳトラ
ンジスタがＯＮでＮＭＯＳトランジスタがＯＦＦの状態
１と、共にＯＮとなる状態２と、逆にＰＭＯＳトランジ
スタがＯＦＦでＮＭＯＳトランジスタがＯＮの状態３と
に別れる。この構成での電流変動において、状態１およ
び状態３では、ＰＭＯＳトランジスタもしくはＮＭＯＳ
トランジスタがＯＦＦであるため、電源間に電流が流れ
ないのに対し、状態２では、共にＯＮ状態であるため電
源間に電流が流れる。つまり、状態１から状態２あるい
は状態２から状態３に入力電位によって変化する場合、
電流は大きく変動する。
【００２２】一方、本実施の形態において、電流源とし
て用いるＭＯＳトランジスタ３１，３２は、ＭＯＳトラ
ンジスタの飽和領域での状態を用いる。かかるＭＯＳト
ランジスタの基本特性として、電流（Ｉｄｓ）ｖｓ電圧
（Ｖｄｓ）特性があるが、その飽和領域において、ＭＯ
ＳトランジスタはＶｄｓの変動に依存せず、一定の電流
を流す特性がある。この飽和領域は、Ｖｇｓにより定電
流源となりうるＶｄｓの範囲が異なり、本実施の形態に
おいては、電位供給源の電位差の１／２以上の範囲で定
電流源になることが重要となる。
て用いるＭＯＳトランジスタ３１，３２は、ＭＯＳトラ
ンジスタの飽和領域での状態を用いる。かかるＭＯＳト
ランジスタの基本特性として、電流（Ｉｄｓ）ｖｓ電圧
（Ｖｄｓ）特性があるが、その飽和領域において、ＭＯ
ＳトランジスタはＶｄｓの変動に依存せず、一定の電流
を流す特性がある。この飽和領域は、Ｖｇｓにより定電
流源となりうるＶｄｓの範囲が異なり、本実施の形態に
おいては、電位供給源の電位差の１／２以上の範囲で定
電流源になることが重要となる。
【００２３】このような電流源でＣＭＯＳ回路２を挟ん
だ場合、すなわち電流変動のあるＣＭＯＳ回路２を同一
の電流供給能力を持つ定電流源で挟んだ場合、前述の状
態２においては、一定の電流で動作するが、状態１およ
び状態３においては、イメージとして、ＣＭＯＳ回路２
の部分がオープンのような状態となり、電流量が低下し
てしまう。要するに、入力端子１１における入力電位に
よって電位供給源間の電流量が変化してしまう。
だ場合、すなわち電流変動のあるＣＭＯＳ回路２を同一
の電流供給能力を持つ定電流源で挟んだ場合、前述の状
態２においては、一定の電流で動作するが、状態１およ
び状態３においては、イメージとして、ＣＭＯＳ回路２
の部分がオープンのような状態となり、電流量が低下し
てしまう。要するに、入力端子１１における入力電位に
よって電位供給源間の電流量が変化してしまう。
【００２４】そこで、本実施の形態においては、抵抗素
子３を並列に接続し、どの状態においても電位供給源間
の電流を一定にしている。すなわち、状態１および状態
３においては、ＣＭＯＳ回路２がオープンのような状態
であるため、電流源で制御された電流Ｉ0 は、抵抗素子
３を流れ、状態２においては、抵抗素子３とＣＭＯＳ回
路２の並列接続となる回路に定電流Ｉ0 が流れる。つま
り、所定の抵抗素子３に流れる電流は、状態によってバ
イパスさせたい電流に対応する。
子３を並列に接続し、どの状態においても電位供給源間
の電流を一定にしている。すなわち、状態１および状態
３においては、ＣＭＯＳ回路２がオープンのような状態
であるため、電流源で制御された電流Ｉ0 は、抵抗素子
３を流れ、状態２においては、抵抗素子３とＣＭＯＳ回
路２の並列接続となる回路に定電流Ｉ0 が流れる。つま
り、所定の抵抗素子３に流れる電流は、状態によってバ
イパスさせたい電流に対応する。
【００２５】図２は図１におけるＣＭＯＳ回路の入出力
特性図である。図２に示すように、ＶＩＮは入力電圧、
ＶＯＵＴは出力電圧を表わし、またＩＶは電源側の電
流、ＩＧはＧＮＤ側の電流を表わしている。このよう
に、本実施の形態によれば、入出力特性からも明らかな
ように、ＩＶ，ＩＧにおいて、電流変動の無い特性を実
現することができる。
特性図である。図２に示すように、ＶＩＮは入力電圧、
ＶＯＵＴは出力電圧を表わし、またＩＶは電源側の電
流、ＩＧはＧＮＤ側の電流を表わしている。このよう
に、本実施の形態によれば、入出力特性からも明らかな
ように、ＩＶ，ＩＧにおいて、電流変動の無い特性を実
現することができる。
【００２６】また、図３は図１に示すＣＭＯＳ回路の入
出力電圧と電流の各レベルを表わすＡＣ動作特性図であ
る。図３に示すように、これらのレベル特性において、
ＶＩＮは入力端子１１に印加される入力電圧、ＶＯＵＴ
は入力電圧ＶＩＮが印加されたときの出力端子１２に表
われる出力電圧、ＩＶは電源ＶＤＤからＰＭＯＳトラン
ジスタ２１を介し出力端子１２およびＮＭＯＳトランジ
スタ２２を介しＧＮＤに流れる電流、ＩＧは出力端子１
２からＮＭＯＳトランジスタ２２を介しおよび電源ＶＤ
ＤからＰＭＯＳトランジスタ２１を介しＧＮＤに流れる
電流をレベル的に表現したものである。
出力電圧と電流の各レベルを表わすＡＣ動作特性図であ
る。図３に示すように、これらのレベル特性において、
ＶＩＮは入力端子１１に印加される入力電圧、ＶＯＵＴ
は入力電圧ＶＩＮが印加されたときの出力端子１２に表
われる出力電圧、ＩＶは電源ＶＤＤからＰＭＯＳトラン
ジスタ２１を介し出力端子１２およびＮＭＯＳトランジ
スタ２２を介しＧＮＤに流れる電流、ＩＧは出力端子１
２からＮＭＯＳトランジスタ２２を介しおよび電源ＶＤ
ＤからＰＭＯＳトランジスタ２１を介しＧＮＤに流れる
電流をレベル的に表現したものである。
【００２７】したがって、横軸に時間をとったとする
と、電源投入時（時間０．０ｎＳ）およびＣＭＯＳ回路
２の反転時（ほぼ２２．０ｎＳ）に電流ＩＶ，ＩＧに表
われるノイズを抑制することができる。
と、電源投入時（時間０．０ｎＳ）およびＣＭＯＳ回路
２の反転時（ほぼ２２．０ｎＳ）に電流ＩＶ，ＩＧに表
われるノイズを抑制することができる。
【００２８】ここで、終端抵抗を有する出力バッファの
場合、最大電流変動（ｐ−ｐ）は３．７ｍＡ、出力波形
のスルーレートは０．３５Ｖ／ｎＳとなり、前述した従
来の図６と比較すると、最大電流変動で約８０％の低減
となり、また出力波形のスルーレートで２．８倍の改善
となる。
場合、最大電流変動（ｐ−ｐ）は３．７ｍＡ、出力波形
のスルーレートは０．３５Ｖ／ｎＳとなり、前述した従
来の図６と比較すると、最大電流変動で約８０％の低減
となり、また出力波形のスルーレートで２．８倍の改善
となる。
【００２９】図４は本発明の第２の実施の形態を示すロ
ーノイズバッファ回路図である。図４に示すように、本
実施の形態は、入力端子１１をそれぞれのゲートに接続
し且つ出力端子１２を双方のドレインに接続したＰＭＯ
Ｓトランジスタ２１およびＮＭＯＳトランジスタ２２か
らなるＣＭＯＳ回路２と、電源ＶＤＤおよびＣＭＯＳ回
路２のＰＭＯＳトランジスタ２１のソース間に接続した
定電流源としてのＰＭＯＳトランジスタ３１と、ＧＮＤ
およびＣＭＯＳ回路２のＮＭＯＳトランジスタ２２のソ
ース間に接続した定電流源としてのＮＭＯＳトランジス
タ３２と、これらＰＭＯＳトランジスタ３１およびＮＭ
ＯＳトランジスタ３２間にＣＭＯＳ回路２と並列に接続
し、それぞれのゲートにＧＮＤ，電源ＶＤＤを接続した
ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ
４２とを有している。
ーノイズバッファ回路図である。図４に示すように、本
実施の形態は、入力端子１１をそれぞれのゲートに接続
し且つ出力端子１２を双方のドレインに接続したＰＭＯ
Ｓトランジスタ２１およびＮＭＯＳトランジスタ２２か
らなるＣＭＯＳ回路２と、電源ＶＤＤおよびＣＭＯＳ回
路２のＰＭＯＳトランジスタ２１のソース間に接続した
定電流源としてのＰＭＯＳトランジスタ３１と、ＧＮＤ
およびＣＭＯＳ回路２のＮＭＯＳトランジスタ２２のソ
ース間に接続した定電流源としてのＮＭＯＳトランジス
タ３２と、これらＰＭＯＳトランジスタ３１およびＮＭ
ＯＳトランジスタ３２間にＣＭＯＳ回路２と並列に接続
し、それぞれのゲートにＧＮＤ，電源ＶＤＤを接続した
ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ
４２とを有している。
【００３０】要するに、本実施の形態においては、前述
した第１の実施の形態における抵抗素子３をＰＭＯＳト
ランジスタ４１とＮＭＯＳトランジスタ４２で置換し、
それぞれのゲートにＧＮＤ，電源ＶＤＤを供給するよう
にしたことにある。実際の適用にあたっては、半導体分
野におけるノイズ低減を必要とする回路や高速動作を要
求される回路に使用することができる。
した第１の実施の形態における抵抗素子３をＰＭＯＳト
ランジスタ４１とＮＭＯＳトランジスタ４２で置換し、
それぞれのゲートにＧＮＤ，電源ＶＤＤを供給するよう
にしたことにある。実際の適用にあたっては、半導体分
野におけるノイズ低減を必要とする回路や高速動作を要
求される回路に使用することができる。
【００３１】上述した実施の形態におけるＣＭＯＳ回路
２はインバータを例にとって説明したが、かかるＣＭＯ
Ｓ回路２は、インバータだけでなく、ＮＡＮＤやＮＯＲ
などの他の論理を含め、抵抗値の変化する回路全てに適
用することができる。
２はインバータを例にとって説明したが、かかるＣＭＯ
Ｓ回路２は、インバータだけでなく、ＮＡＮＤやＮＯＲ
などの他の論理を含め、抵抗値の変化する回路全てに適
用することができる。
【００３２】
【発明の効果】以上説明したように、本発明のローノイ
ズバッファ回路は、ＣＭＯＳ回路と電源，ＧＮＤとの間
に定電流源を設けるとともに、このＣＭＯＳ回路に並列
に抵抗素子を接続することにより、電位供給源間のスイ
ッチングによる電流変動を抑制し、ノイズを低減するこ
とができるという効果がある。
ズバッファ回路は、ＣＭＯＳ回路と電源，ＧＮＤとの間
に定電流源を設けるとともに、このＣＭＯＳ回路に並列
に抵抗素子を接続することにより、電位供給源間のスイ
ッチングによる電流変動を抑制し、ノイズを低減するこ
とができるという効果がある。
【００３３】また、本発明は、かかる抵抗素子により、
同時に複数のバッファが動作する場合でも、自己発生ノ
イズによる遅延値変動を抑制することができるという効
果がある。
同時に複数のバッファが動作する場合でも、自己発生ノ
イズによる遅延値変動を抑制することができるという効
果がある。
【００３４】さらに、本発明は、高速動作を目的とした
出力バッファにおける低出力振幅化にあたり、前段回路
の昇圧回路を不要とし、前段バッファの高速化を実現す
るとともに、前段回路において、従来回路と同一遅延を
実現する場合、昇圧回路を不要にできるので、遅延の余
裕が生じ、その遅延の余裕を出力波形の低スルーレート
化に使用することができるという効果がある。しかも、
出力バッファで３ステート（Ｌ，Ｈ，Ｈｉｇｈ−Ｚ）論
理を実現したい場合、前段回路おいて、３ステート論理
を遅延に影響しない定電流源部で実現出来、高速化を実
現することができる。
出力バッファにおける低出力振幅化にあたり、前段回路
の昇圧回路を不要とし、前段バッファの高速化を実現す
るとともに、前段回路において、従来回路と同一遅延を
実現する場合、昇圧回路を不要にできるので、遅延の余
裕が生じ、その遅延の余裕を出力波形の低スルーレート
化に使用することができるという効果がある。しかも、
出力バッファで３ステート（Ｌ，Ｈ，Ｈｉｇｈ−Ｚ）論
理を実現したい場合、前段回路おいて、３ステート論理
を遅延に影響しない定電流源部で実現出来、高速化を実
現することができる。
【図１】本発明の第１の実施の形態を示すローノイズバ
ッファ回路およびその等価回路を表わす図である。
ッファ回路およびその等価回路を表わす図である。
【図２】図１におけるＣＭＯＳ回路の入出力特性図であ
る。
る。
【図３】図１に示すＣＭＯＳ回路の入出力電圧と電流の
各レベルを表わすＡＣ動作特性図である。
各レベルを表わすＡＣ動作特性図である。
【図４】本発明の第２の実施の形態を示すローノイズバ
ッファ回路図である。
ッファ回路図である。
【図５】従来の一例を説明するための出力側を終端した
バッファ回路図である。
バッファ回路図である。
【図６】図５に示すＣＭＯＳ回路の入出力電圧と電流の
各レベルを表わすＡＣ動作特性図である。
各レベルを表わすＡＣ動作特性図である。
２ ＣＭＯＳ回路 ３ 抵抗素子 １１ 入力端子 １２ 出力端子 １３，１４ 駆動端子 ２１，３１，４１ ＰＭＯＳトランジスタ ２２，３２，４２ ＮＭＯＳトランジスタ ９１ 電源 ９２ ＧＮＤ
Claims (6)
- 【請求項１】 入力端子をそれぞれのゲートに接続し且
つ出力端子を双方のドレインに接続したＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタからなるＣＭＯＳ回
路と、第１の電源および前記ＣＭＯＳ回路の前記ＰＭＯ
Ｓトランジスタのソース間に接続した第１の定電流源
と、第２の電源および前記ＣＭＯＳ回路の前記ＮＭＯＳ
トランジスタのソース間に接続した第２の定電流源と、
前記第１，第２の定電流源間に前記ＣＭＯＳ回路と並列
に接続した抵抗素子とを有することを特徴とするローノ
イズバッファ回路。 - 【請求項２】 前記抵抗素子は、前記ＣＭＯＳ回路がＯ
Ｎしたときの抵抗値と同等の抵抗値を有する請求項１記
載のローノイズバッファ回路。 - 【請求項３】 前記第１および第２の定電流源は、同一
供給能力とする請求項１記載のローノイズバッファ回
路。 - 【請求項４】 前記第１および第２の定電流源は、それ
ぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
を用い、それぞれのゲート電圧を低く設定してトランジ
スタの飽和領域を広く確保した請求項１記載のローノイ
ズバッファ回路。 - 【請求項５】 前記第１および第２の定電流源を形成す
る前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タは、ゲート駆動電圧を前記第１および第２の電源の電
位差の１／２以上で駆動する請求項４記載のローノイズ
バッファ回路。 - 【請求項６】 入力端子をそれぞれのゲートに接続し且
つ出力端子を双方のドレインに接続した第１のＰＭＯＳ
トランジスタおよび第１のＮＭＯＳトランジスタからな
るＣＭＯＳ回路と、第１の電源および前記ＣＭＯＳ回路
の前記第１のＰＭＯＳトランジスタのソース間に接続し
た第１の定電流源と、第２の電源および前記ＣＭＯＳ回
路の前記第１のＮＭＯＳトランジスタのソース間に接続
した第２の定電流源と、前記第１，第２の定電流源間に
前記ＣＭＯＳ回路と並列に接続し且つそれぞれのゲート
に前記第１および第２の電源を接続した第２のＮＭＯＳ
トランジスタおよび第２のＰＭＯＳトランジスタとを有
することを特徴とするローノイズバッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125454A JP3490045B2 (ja) | 2000-04-26 | 2000-04-26 | ローノイズバッファ回路 |
| US09/839,119 US6489815B2 (en) | 2000-04-26 | 2001-04-23 | Low-noise buffer circuit that suppresses current variation |
| DE10120086A DE10120086A1 (de) | 2000-04-26 | 2001-04-24 | Pufferschaltung mit geringem Rauschen |
| TW090109965A TW498618B (en) | 2000-04-26 | 2001-04-25 | Low-noise buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125454A JP3490045B2 (ja) | 2000-04-26 | 2000-04-26 | ローノイズバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308694A true JP2001308694A (ja) | 2001-11-02 |
| JP3490045B2 JP3490045B2 (ja) | 2004-01-26 |
Family
ID=18635411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000125454A Expired - Fee Related JP3490045B2 (ja) | 2000-04-26 | 2000-04-26 | ローノイズバッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6489815B2 (ja) |
| JP (1) | JP3490045B2 (ja) |
| DE (1) | DE10120086A1 (ja) |
| TW (1) | TW498618B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101156341B1 (ko) | 2005-02-25 | 2012-06-13 | 에이저 시스템즈 인크 | 자기 바이패스 전압 레벨 변환기 회로 및 그 집적 회로 |
| JP2013070250A (ja) * | 2011-09-22 | 2013-04-18 | Nec Corp | 出力回路、信号伝送回路及び信号伝送方法 |
| JP2021013143A (ja) * | 2019-07-09 | 2021-02-04 | ローム株式会社 | 差動信号送信回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001103482A (ja) * | 1999-10-01 | 2001-04-13 | Matsushita Electric Ind Co Ltd | 直交変換を用いたデジタルビデオ・ダウンコンバータ用の動き補償装置 |
| US7471107B1 (en) * | 2004-05-12 | 2008-12-30 | Pmc-Sierra, Inc. | Active biasing in metal oxide semiconductor (MOS) differential pairs |
| GB0700407D0 (en) | 2007-01-10 | 2007-02-21 | Ami Semiconductor Belgium Bvba | EMI Suppresing Regulator |
| EP2779456B1 (en) * | 2013-03-15 | 2018-08-29 | Dialog Semiconductor B.V. | Method for reducing overdrive need in mos switching and logic circuit |
| DE102017115511A1 (de) * | 2017-07-11 | 2019-01-17 | Knorr-Bremse Systeme für Nutzfahrzeuge GmbH | Pegelwandler und ein Verfahren zum Wandeln von Pegelwerten in Fahrzeugsteuergeräten |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5855685B2 (ja) * | 1975-09-03 | 1983-12-10 | 株式会社日立製作所 | ゾウフクカイロ |
| JPS6434016A (en) | 1987-07-29 | 1989-02-03 | Nec Corp | Output driver circuit |
| JPH01165225A (ja) | 1987-12-21 | 1989-06-29 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ回路 |
| JPH01185022A (ja) | 1988-01-20 | 1989-07-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02220294A (ja) | 1989-02-21 | 1990-09-03 | Sony Corp | 半導体装置における出力回路 |
| KR920010346B1 (ko) | 1990-05-23 | 1992-11-27 | 삼성전자 주식회사 | 반도체 메모리의 센스앰프 구동회로 |
| US5483186A (en) * | 1994-05-05 | 1996-01-09 | At&T Corp. | Push-pull optical modulator driver circuit |
-
2000
- 2000-04-26 JP JP2000125454A patent/JP3490045B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-23 US US09/839,119 patent/US6489815B2/en not_active Expired - Fee Related
- 2001-04-24 DE DE10120086A patent/DE10120086A1/de not_active Withdrawn
- 2001-04-25 TW TW090109965A patent/TW498618B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101156341B1 (ko) | 2005-02-25 | 2012-06-13 | 에이저 시스템즈 인크 | 자기 바이패스 전압 레벨 변환기 회로 및 그 집적 회로 |
| JP2013070250A (ja) * | 2011-09-22 | 2013-04-18 | Nec Corp | 出力回路、信号伝送回路及び信号伝送方法 |
| JP2021013143A (ja) * | 2019-07-09 | 2021-02-04 | ローム株式会社 | 差動信号送信回路 |
| JP7329378B2 (ja) | 2019-07-09 | 2023-08-18 | ローム株式会社 | 差動信号送信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6489815B2 (en) | 2002-12-03 |
| TW498618B (en) | 2002-08-11 |
| JP3490045B2 (ja) | 2004-01-26 |
| DE10120086A1 (de) | 2001-11-22 |
| US20010035779A1 (en) | 2001-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930003926B1 (ko) | 반도체집적회로 | |
| JPH05243940A (ja) | 出力バッファ装置 | |
| JP3657243B2 (ja) | レベルシフタ、半導体集積回路及び情報処理システム | |
| KR0163775B1 (ko) | 출력 트랜지스터에 연결된 게이트 전류제어 트랜지스터의 게이트 전압 제어 회로를 갖는 출력 버퍼 회로 | |
| JPH08171438A (ja) | バスシステム及びバスセンスアンプ | |
| JP3490045B2 (ja) | ローノイズバッファ回路 | |
| JP3227946B2 (ja) | レベル変換回路 | |
| US7167052B2 (en) | Low voltage differential amplifier circuit for wide voltage range operation | |
| US20070216443A1 (en) | High speed voltage translator circuit | |
| JP2006295322A (ja) | レベルシフタ回路 | |
| JP2003338748A (ja) | スキューを減少させる入出力バッファ及び動作方法 | |
| JPH06152341A (ja) | バッファリング回路 | |
| JPH08307240A (ja) | 低電源電圧半導体装置の入力バッファー | |
| JP2871551B2 (ja) | 信号レベル変換回路 | |
| JPH07231252A (ja) | レベルシフト回路 | |
| JP2000341109A (ja) | ロジックインターフェース回路及び半導体メモリ装置 | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JP3935266B2 (ja) | 電圧検知回路 | |
| JPH05110419A (ja) | Ｃｍｏｓインバータ回路 | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| JP3077664B2 (ja) | 入力回路 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| JP3535811B2 (ja) | パルス幅制御回路 | |
| JPH07162288A (ja) | 半導体集積回路 | |
| JP5265367B2 (ja) | 低電圧ダウンコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031007 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |