JPH02220294A - 半導体装置における出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野〕 本発明はメモリ等の半導体装置の出力回路に関する。 （発明の概要） 本発明は、出力信号が第１又は第２のレベルでなされ、
出力部のレベルをプリチャージするプリチャージ回路を
有したメモリ等の半導体−Ｊｌの出力回路において、そ
のプリチャージ回路を、出力信号のレベルを検出するレ
ベル検出手段からの信号に応じて第１のレベルと第２の
レベルの中間の第３のレベルにプリチャージさせる構成
とすることにより、貫通電流を防止し、高速な出力動作
を行うものである。 〔従来の技術］ ＳＲＡＭやＤＲＡＭ等のメモリ装置においては、そのデ
ータを出力するために出力回路（出力バッファ）を有し
ている。この出力回路からの出力信号は、通常２値の論
理レベノＣを有し、高レベル（電源電圧）と低レベル（
接地電圧）の２つのレベルによってデータが出力される
。 ところで、このような出力回路の一例として、特開昭６
２−２１４５８３号公報に記載される技術がある。 この出力回路の技術は、出力回路のインバーターで構成
される最終出力段の出力部にプリチャージ回路を形成す
るものである。このプリチャージ回路は、出力部と電源
電圧の間及び出力部と接地電圧の間に、それぞれＭＯＳ
トランジスタを設けるものであり、各ＭＯ３）ランジス
タはアドレスバッファからのイコライズ信号により共に
オンとなってプリチャージ動作が行われる。このような
プリチャージ動作によって、出力レベルが２つの論理レ
ベルの間の中間レベルになり、次に高レベル若しくは低
レベルにスイングする場合にも、高速にスイングするこ
とになる。 〔発明が解決しようとする課題〕 ところが、上記公報記載のプリチャージ回路を有する出
力回路では、ＭＯＳ）ランジスクを流れる貫通電流が問
題となる。 すなわち、プリチャージ動作を行う時には、出力部と電
源電圧部、出力部と接地電圧部の間でＭＯＳトランジス
タが両方ともオンになり、電源電圧部から接地電圧部へ
向かって貫通電流が流れてしまう０例えば、第６図のよ
うに読み出し時に出力部（Ｉｌｏ）の電圧■が変化した
とすると、２つのＭＯＳトランジスタを貫通する電流が
加わって電流ｉが急激に変動することになる。すると、
電源電圧や接地電圧のレベルがその急激な電流ｉによっ
て変動してしまうという問題が生ずる。 そこで、本発明は高速な読み出し動作を貫通電流を抑え
ながら実現するような半導体装置における出力回路の提
供を目的とする。 〔課題を解決するための手段〕 上述の目的を達成するために、本発明の半導体装置にお
ける出力回路は、第１のレベルと第２のレベルを有する
出力信号のレベルを検出するレベル検出手段と、そのレ
ベル検出手段からの信号に応じて出力部のレベルを第１
のレベルと第２のレベルの間の第３のレベルにするプリ
チャージ回路とを有することを特徴としている。 ここで、第１のレベルは高レベル又は低レベルであり、
第２のレベルは第１のレベルの逆の論理レベルである。 上記出力回路のレベル検出手段は、第１のレベル又は第
２のレベルのみを検出して信号を発生させる構成や、第
１のレベルと第２のレベルの双方を検出して各レベルに
応じた信号を発生させる構成とすることができる。また
、このレベル検出手段はイコライズ信号によって動作す
るものとすることができる。イコライズ信号は、例えば
、アドレス遷移信号等の出力信号のタイミングを設定す
るようなりロックにより生成される。 また、レベル検出手段の一例を挙げて説明すると、この
ようなレベル検出手段は、出力部にその入力端子が接続
したＮＡＮＤ回路やＮＯＲ回路等の論理回路を以て構成
することができ、他の入力端子をイコライズ信号の入力
とすることで、イコライズ信号によってアクティブにす
ることが可能となる。 また、プリチャージ回路は、出力部のレベルを第１．第
２のレベルの間の第３のレベルにする回路であり、その
制御が上記レベル検出手段からの信号により行われる。 第１のレベル又は第２のレベルのみを検出する構成では
、その逆の論理レベル側の電位と出力部の間にスイッチ
を設ければ良い、また、第１と第２のレベルの双方のレ
ベルを検出する回路構成では、双方のレベル側と出力部
の間にスイッチを設ける構成とすれば良い、具体的には
ＭＯＳトランジスタでスイッチを構成できる。 第３のレベルは、−例としてＴＴＬの闇値レベルに合わ
せることができる。また、プリチャージ動作の前後で出
力のレベルが同じ場合にも高速化できるように、ＴＴＬ
の闇値レベルから多少のマージンを以て設定されるレベ
ルとしても良い。この場合、低レベルをプリチャージす
る時はＴＴＬの闇値レベルより少し低いレベル、高レベ
ルをプリチャージする時はＴＴＬの闇値レベルより少し
高いレベルが第３のレベルとなる。また、ＴＴＬの闇値
レベルに限定されず、１／２Ｖｃｃ（電源電圧）等の中
間的なレベルを第３のレベルとしても良い。 〔作用〕 レベル検出手段は、出力信号のレベルを検出し、そのレ
ベルに応じた信号を発生する。その信号しよプリチャー
ジ回路に供給され、そのプリチャージ回路の作動によっ
て出力部のレベルを中間電位である第３のレベルにさせ
るが、上記信号によってすなわち出力部のレベルに応じ
て、プリチャージ回路の一部を不作動にし、貫通電流の
経路を断つことができる。 〔実施例〕 本発明の好適な実施例を図面を参照しながら説明する。 第１の実施例 本実施例は、レベル検出手段としてＮＯＲ回路とＮＡＮ
Ｄ回路が設けられ、プリチャージ回路がＭＯＳ）ランジ
スタで構成される出力回路の例であり、例えばＳＲＡＭ
、ＤＲＡＭ等のメモリ装置の出力バッファとして用いら
れるものである。 まず初めに、本実施例の出力回路１０が用む１られるメ
モリについて第３図を参照して簡単に説明すると、アド
レス信号ΦＡＤが入力されるアドレスバッファ・アドレ
ス遷移検出回路（ＡＴＤ）４０が設けられ、そのアドレ
スバッファ・ＡＴＤ回路４０からはアドレスデータがア
ドレスデコーダ４１に送られる。デコーダ４１からメモ
リセルの選択信号がメモリコア部４２に送られ、そこで
成るメモリセルが選択されてデータが読み出される。 このメモリコア部４２からのデータはセンスアンプ４３
で増幅され、データ信号Ｄｏｕｔが出力回路１０に送ら
れる。一方、アドレスバッファ・ＡＴＤ回路４０からは
アドレスの遷移により発生するパルス信号であるアドレ
ス遷移検出信号が出力され、この信号がクロックジェネ
レーター４４に送られる。このクロックジェネレーター
４４では、上記アドレス遷移検出信号のパルスに基づい
てパルス信号であるイコライズ信号ΦＥＱが生成される
。このイコライズ信号ΦＥＱは出力回路１０に送られる
。また、出力回路１０には信号ΦＯＥ（アウトプットイ
ネーブル）も供給される。すなわち、出力回路１０には
、データ信号Ｄｏｕｔとイコライズ信号ΦＥＱ及び信号
ΦＯＥが送られて所要の出力動作及びプリチャージ動作
が行われることになる。 次に、本実施例の出力回路ＩＯの回路構成を第１図に示
す０本来のバッファとして機能する部分は、ＮＡＮＤ回
路１３．ＮＯＲ回路１４．ｐＭ。 Ｓトランジスタ１１及びｎＭＯＳトランジスタ１２によ
り構成される。２人力のＮＯＲ回路１４の一方の入力端
子には、データ信号Ｄｏｕｔが供給され、他方の入力端
子には信号ΦＯＥが供給される。 ２人力のＮＡＮＤ回路１３の一方の端子には信号ΦＯＥ
が・インバーター回路１５を介して供給され、その他方
の端子にはデータ信号Ｄｏｕｔが供給される。ＮＡＮＤ
回路１３の出力端子はｐＭＯ３）ランジスタ１１のゲー
トに接続する。ＮＯＲ’回路１４の出力端子はｎＭＯＳ
トランジスタ１２のゲートに接続する。ｐＭＯＳトラン
ジスタ１１とｎＭＯ３）ランジスタ１２は電源電圧と接
地電圧の間を直列に接続されており、ｐＭＯＳトランジ
スタ１２のソースが電源電圧に、ｎＭＯ３トランジスタ
１１のソースが接地電圧にされる。そして、ＰＭＯＳト
ランジスタ１１とｎＭＯＳトランジスタ１２の接続点が
出力部５となる。 このバッファとしての機能に加えてプリチャージ動作を
行うための回路が設けられている。各２人力のＮＯＲＯ
Ｒ回路−ＡＮＤ回路２はレベルを検出するためのレベル
検出手段として機能する。 ＮＯＲＯＲ回路一方の入力端子にはインバーター回路１
６を介してイコライズ信号ΦＥＱが供給される。ＮＡＮ
Ｄ回路２の一方の入力端子には直接イコライズ信号ΦＥ
Ｑが供給される。そして、ＮＯＲ回路１とＮＡＮＤ回路
２の各残りの入力端子はレベルの検出のために出力部５
に接続される。 ＮＯＲ回路１の出力端子はインバーター回路６を介して
プリチャージ回路を構成するｐＭＯ３）ランジスタ３の
ゲートに接続される。ＮＡＮＤ回路２の出力端子はイン
バーター回路７を介じて同じ（プリチャージ回路を構成
するｎＭＯ３）ランジスタ４のゲートに接続される。ｐ
ＭＯＳトランジスタ３のソースは電源電圧が供給され、
そのドレインは出力部５に接続される。０ＭＯ３）ラン
ジスタ４のソースは接地電圧が供給され、そのドレイン
は出力部５に接続される。 次に、第２図を参照して、その動作について説明する。 まず、イコライズ信号ΦＥＱのパルスが供給される前に
おいて、波形（ａ）のように前のアクセスにかかるデー
タとして出力部５のレベルが高レベルであるものとする
０次のアクセスによって時刻ｔ−でイコライズ信号ΦＥ
Ｑのパルスが発生し、このイコライズ信号ΦＥＱのレベ
ルが高レベルとなって、ＮＡＮＤ回路２の一方の入力端
子に高レベルの信号が供給され、インバーター回路１６
を介するためＮＯＲ回路１の一方の入力端子に低レベル
の信号が供給される。すると、出力部５のレベルが高レ
ベルであるため、その出力部５の高レベルを検出してＮ
ＯＲＯＲ回路用力は低レベルとなり、インバーター回路
６を介して供給される９ＭＯ３）ランジスタ３のゲート
電圧は高レベルとなる。よって、９ＭＯ３）ランジスタ
３はオフ状態とされる。また、出力部５の高レベルを検
出してＮＡＮＤ回路２の出力は低レベルとなり、インバ
ーター回路７を介して供給されるｎＭＯＳトランジスタ
４のゲート電圧は高レベルとなる。従って、０ＭＯ３）
ランジスタ４はオン状態となる。その結果、時刻ｔ１か
らは９ＭＯ３）ランジスタ３がオフ、ｎＭＯｓ）ランジ
スタ４がオンとなり、出力部５の電位は接地電圧側に引
っ張られることになる。そして、ｐＭＯｓ）ランジスタ
３がオフであるために、このプリチャージ回路では貫通
電流がない。 プリチャージ動作が行われ続けて出力部５０レベルが下
がって行き、出力部５のレベルが、そのレベルを検出し
ているＮＡＮＤ回路２の閾値電圧よりも下がったところ
で、ＮＡＮＤ回路２の出力は高レベルに転じる（時刻ｔ
２）。その結果、０ＭＯ３）ランジスタ４のゲート電圧
は低レベルになり、０ＭＯ３）ランジスタ４はオフにな
って、プリチャージ動作が終了する。このプリチャージ
動作の終了によって、出力部５のレベルはＮＡＮＤ回路
２の閾値電圧近くのレベルに保持されることになり、そ
のレベルから高レベル或いは低レベルにスイングする場
合には、いずれも高速に遷移することができる。 時刻

【３でイコライズ信号ΦＥＱのレベルが低レベルに
なって、以後衣のΦＥＱのパルスが供給されるまでＮＡ
ＮＤ回路２の出力は高レベルに、ＮＯＲＯＲ回路用力は
低レベルにそれぞれ保持される。このため９ＭＯ３）ラ
ンジスタ３．ｎＭ。 Ｓトランジスタ４からなるプリチャージ回路は動作しな
い、なお、イコライズパルスの立ち下がりが上記時刻ｔ
２よりも早い場合、出力部５のレベルはイコライズパル
スの立ち下がり時のレベルに止まる。 次に、データ信号Ｄｏｕｔの入力と信号ΦＯＥのタイミ
ングにより、データの出力が行われる。入力するデータ
信号Ｄｏｕｔを低レベルとすると、ＮＡＮＤ回路１３の
出力が高レベル、ＮＯＲ回路１４の出力が高レベルとな
り、９ＭＯ３）ランジスタ１１がオフ、ｎＭＯＳトラン
ジスタ１２がオンになる。その結果、時刻ｔ４で波形（
ａ）のレベルはＮＡＮＤ回路２の閾値電圧をこえたレベ
ルから、０ＭＯ３）ランジスタ１２の駆動によって徐り
に下がって行き、時刻ｔ、でＴＴＬの閾値電圧をこえて
低レベルに出力部５のレベルが変化することになる。 また、前のサイクルのデータが低レベルの時では、波形
■）に示すように、初めに出力部５のレベルが低レベル
とされる。次に、時刻Ｌ１でイコライズ信号ΦＥＱのパ
ルスが供給され、ＮＯＲ回路１の出力が高レベルとされ
、ＮＡＮＤ回路２の出力が高レベルとされる。すると、
インバーター回路６の出力が低レベルとなり、インバー
ター回路７の出力が低レベルとなって、ｐＭＯＳトラン
ジスタ３がオン、ｎＭＯｓ）ランジスタ４がオフになる
。このため、出力部５のレベルがｐＭＯＳトランジスタ
３により引き上げられて行って、プリチャージが行われ
る。 続いて、時刻１．で出力部５のレベルがＮＯＲ回路ｌの
閾（ａ’を圧をこえる。すると、ＮＯＲ回路１の出力が
高レベルから低レベルに変化し、インバーター回路６を
介してＰＭＯＳトランジスタ３がオフに転じる。これで
プリチャージ動作の終了となる。以下、イコライズ信号
ΦＥＱの立ち下がり（時刻ｔｓ）後、データ信号Ｄｏｕ
ｔとして高レベルの入力があるとすると、ＮＡＮＤ回路
１３の出力が低レベルとなって９ＭＯ３）ランジスタ１
１がオンになり、波形（ロ）で示すように、出力部５の
レベルが引きあげられ（時刻ｔ４）、ＴＴＬの閾値電圧
をこえる（時刻ｔｓ）ことになる。 上述のように、本実施例の出力回路では、出力部５のレ
ベルに応じて、その逆の論理レベルの電位側ヘプリチャ
ージするようにＮＯＲＯＲ回路上ＡＮＤ回路２が作動す
る。特に、プリチャージ回路を構成するｐＭＯＳトラン
ジスタ３やｎＭＯＳトランジスタ４は、レベル検出手段
であるＮＯＲ回路１やＮＡＮＤ回路２によって、一方の
トランジスタのみがオンとなり、貫通電流は抑制される
ことになる。第５図は、本実施例の出力回路を用いた時
の電圧の変化と電流の変化を示す図である。 読み出し時に電圧■が高レベルから低レベルに遷移する
ものとすると、その電流Ｉはプリチャージ動作により小
さなピーク１．、Ｉｔに分割されて流れることになり、
従来例（第６図）の１１５程度の電流のピークで済むこ
とになる。 また、換言すると、本実施例の出力回路の貫通電流を抑
制する機能は、レベル検出手段であるＮＡＮＤ回路２と
ＮＯＲＯＲ回路上れぞれ闇値電圧が異なっており、出力
部のレベルが各闇値電圧の間のレベルにされる時にはｐ
ＭＯＳトランジスタ３とｎＭＯ３ｌ−ランジスタ４の双
方がオフにされることにより発揮される。ここで、ＮＡ
ＮＤ回路２の闇値電圧は２■程度、ＴＴＬの閾（ａ電圧
は１゜５ｖ程度、ＮＯＲ回路１の閾値電圧は１．０　Ｖ
程度に設定することが可能である。出力信号の闇値電圧
とレベル検出手段の闇値電圧の差は、プリチャージ終了
時に出力信号の闇値電圧を越えてしまわない程度のマー
ジンを以て設定されることが望ましい。 なお、上述の実施例においては、出力信号のレベルの中
心をＴＴＬの闇値電圧を基準としたが、これに限定され
ず、電源電圧と接地電圧の間の任意のレベルにプリチャ
ージすることが可能である。 また、出力回路としては、出力バッファに限定されず、
半導体装置内のデータ転送用のバッファに用いることも
可能であり、配線容量等が大きくプリチャージにより高
速化が図れる回路部分に利用できる。さらに、上述の実
施例では、高レベルと低レベルの両レベル側にプリチャ
ージするための回路を設けているが、片側でも良く、例
えばＮＡＮＤ回路２．インバーター回路７及びｎＭＯ３
）ランジスタ４を省いた構成、或いはＮＯＲ回路】。 インバーター回路６及び９ＭＯ３）ランジスタ３を省い
た構成等でも良い。 第２の実施例 本実施例は、第１の実施例の変形例であり、第４図に示
す構成を有する。 本来のバッファとして機能する部分は、ＮＡＮＤ回路３
３．、ＮＯＲ回路３４．ｐＭＯ３ｌ−ランジスタ３１及
びｎＭＯ３）ランジスタ３２により構成される。この部
分においては、第１の実施例と同じ構成である。すなわ
ち、２人力のＮＯＲ回路３４の一方の入力端子には、デ
ータ信号Ｄｏｕｔが供給され、他方の入力端子には信号
ΦＯＥが供給される。２人力のＮＡＮＤ回路３３の一方
の端子には信号ΦＯＥがインバーター回路３５を介して
供給され、その他方の端子にはデータ信号Ｄｏｕｔが供
給される。ＮＡＮＤ回路３３の出力端子は２ＭＯ３）ラ
ンジスタ３１のゲートに接続する。ＮＯＲ回路３４の出
力端子はｎＭＯ３）ランジスタ３２のゲートに接続する
。９ＭＯ３）ランジスタ３１とｎＭＯＳトランジスタ３
２は電源電圧と接地電圧の間を直列に接続されており、
ｐＭＯｓトランジスタ３２のソースが電源電圧に、ｎＭ
ＯＳトランジスタ３１のソースが接地電圧にされる。 そして、９ＭＯ３）ランジスタ３１とｎＭＯＳトランジ
スタ３２のドレインの接続点が出力部２５となる。 プリチャージ動作を行うための回路は、２人力のＮＯＲ
回路２１．２人力のＮＡＮＤ回路２２゜ｎＭＯ３）ラン
ジスタ２３．ｐＭＯｓトランジスタ″２ｈ４よりなる。 各２人力のＮＯＲ回路２１とＮＡＮＤ回路２２はレベル
を検出するためのレベル検出手段として機能する。ＮＯ
Ｒ回路２１の一方の入力端子にはインバーター回路３６
を介してイコライズ信号ΦＥＱが供給される。ＮＡＮＤ
回路２２の一方の入力端子には直接イコライズ信号ΦＢ
Ｑが供給される。そして、ＮＯＲ回路２１とＮＡＮＤ回
路２２の各残りの入力端子はレベルの検出のために出力
部２５に接続される。ＮＯＲ回路２１の出力端子はプリ
チャージ回路を構成する０ＭＯ５）ランジスタ２３のゲ
ートに接続される。 ＮＡＮＤ回路２の出力端子はプリチャージ回路を構成す
る９ＭＯ３）ランジスタ２４のゲートに接続される。ｎ
Ｍｏ５トランジスタ２３のドレインは電源電圧が供給さ
れ、そのソースは出力部２５に接続される。９ＭＯ３）
ランジスタ２４のドレインには接地電圧が供給され、そ
のソースは出力部２５に接続される。 このような回路構成とされる本実施例の出力回路は、第
１の実施例の出力回路と同様に、ＮＯＲ回路２１及びＮ
ＡＮＤ回路２２に供給されるイコライズ信号ΦＥＱによ
って、プリチャージ動作が開始され、貫通電流を抑制し
ながら例えばＴＴＬレベルの近くまで出力部２５のレベ
ルを以て行くことができる。特に、第１の実施例との違
いについて説明すると、プリチャージ回路とレベル検出
手段の間のインバーター回路が省略され、ｎＭ。 Ｓトランジスタ２３とｐＭＯｓＭＯＳトランジスタ２４
れぞれソースが出力部２５に接続する。このため、出力
部２５をプリチャージした時のレベルの上昇又は下降を
９ＭＯ３）ランジスタ２４又はｎＭＯ３）ランジスタ２
３の闇値電圧分のみで停止させることができる。また、
ＭＯＳトランジスタのゲートに接続するインバーター回
路の分だけ占有面積も縮小化できることになる。 なお、本実施例の出力回路についても、出力回路として
は、出力バッファに限定されず、半導体装置内のデータ
転送用のバッファに用いることも可能であり、配線容量
等が大きくプリチャージにより高速化が図れる回路部分
に利用できる。さらに、上述の実施例では、高レベルと
低レベルの両レベル側にプリチャージするための回路を
設けているが、片側のみのプリチャージを行う構成でも
良い。 ［発明の効果］ 本発明の半導体装置における出力回路は、レベル検出手
段を有してなるために、出力信号のレベルに応じた信号
によってプリチャージ回路を制御し、貫通電流の発生を
防止することができ、また、高速な読み出しやピーク電
流の低減も可能となる。

【図面の簡単な説明】

第１図は半導体装置における本発明の出力回路の一例の
回路図、第２図はその一例の動作を説明するための波形
図、第３図は上記−例を用いたメモリの構成例を示すブ
ロック図、第４図は本発明の半導体装置における出力回
路の他の一例を示す回路図、第５図は本発明の半導体装
置における出力回路の一例の読み出し時における電圧及
び電流の波形図、第６図は従来例の読み出し時における
電圧及び電流の波形図である。 １、　１４．　２１゜ ２、　１３．　２２゜ ３、　１１．　２４゜ ４、　１２．　２３゜ ΦＥＱ・・・イコライ ３４・・・ＮＯＲ回路 ３３・・・ＮＡＮＤ回路 ３１・・・ｐＭＯｓＭＯＳトラン ジスタ・・ｎＭＯｓＭＯＳトラン ジスタ 特許出願人　　　ソニー株式会社 代理人弁理士　手漉　晃（他２名） メ石りの構成例 第３図 第４図 第５図 疵　東別 第６図 手続補正書（自発） 特許庁長官殿　　　　　　平成１年１１月１６日１、事
件の表示 平成１年　特許願　第３９４１０号 ２、発明の名称 半導体装置における出力回路 ３、補正をする者 事件との関係　特許出願人 住所　東京部品用区北品用６丁目７番３５号名称　（２
１Ｂ）ソニー株式会社 代表者　大賀　典雄 ４、代理人 住所　◎１０５東京都港区虎ノ門二丁目６番４号第１１
　ａヒル１１階ｆ？（５０８）８２６６自発 ６、補正の対象 ７、補正の内容 （１）明細書第３頁第６行目の「このような」から同頁
第１０行目の「スイングすることになる。Ｊまでの記載
を「このようなプリチャージ動作によって、第６図に示
すように、高レベルから低レベルに出力レベルが遷移す
る場合であっても、予め出力レベルが２つの論理レベル
の間の中間レベルにされてから、出力レベルが低レベル
にスイングする。このために出力レベルの高速なスイン
グが可能である。」と補正する。 （２）明細書第３頁第１９行目の「しまう。例えば、」
から次頁第５行目の「問題が生ずる。」までの記載を「
しまうため、消費電力の増加を招くことになる。すなわ
ち、第６図に示すように、出力レベルが２つの論理レベ
ルの間の中間レベルに遷移した時では、出力段の一方の
導電型のＭＯＳトランジスタとプリチャージ回路の他方
の導電型のＭＯＳ）ランジスタを介して流れる貫通電流
があり、その中間レベルとされている間に電力が消費さ
れてしまい、低消費電力が困難になっている。」と補正
する。 図）の」とある記載を「従来のプリチャージ回路（３）
明細書第６頁第９行目から同頁第１Ｏ行目にかけて「同
じ場合にも高速化できるように、ＴＴＬの闇値レベルか
ら」とある記載を［同じ場合にも反転した出力レベルに
変化するのを抑えて高速化できるように、出力判定レベ
ルである例えばＴＴｌ、の閾値レベルからＪ （４）明細書第８頁第２行目の「アドレス信号ΦＡＤ」
の記載を「アドレス信号ＡＤＪと補正する。 （５）明細書第８頁第２０行目の「イネーブル）も供給
される。Ｊとの記載を「イネーブル）もクロックジェネ
レーター４４を介して供給される。」と補正する。 （６）明細書第１Ｏ頁第１行目から同頁第２行目にわた
りｒ１２のソースが電源電圧に、ｎＭＯＳトランジスタ
１１のソースが接地電圧にされる。」との記載をｒｌｌ
のソースが電源電圧に、ｎＭ。 Ｓトランジスタ１２のソースが接地電圧にされる。 Ｊと補正する。 （７）明細書第１６頁第５行目の「従来例（第６を持た
ない出力回路の」と補正する。 （８）明細書第１８頁第１６行目から同頁第１７行目に
わたり「３２のソースが電’ＩＱＢ圧に、ｎＭ。 Ｓトランジスタ３１のソースが接地電圧にされる。 」との記載を「３１のソースが電源電圧に、ｎＭＯＳト
ランジスタ３２のソースが接地電圧にされる。」と補正
する。 （９）明細書第１９頁第１７行目から同頁第２０行目ま
での「トランジスタ２３のドレインは電源電圧が供給さ
れ、そのソースは出力部２５に接続される。ｐＭＯＳト
ランジスタ２４のドレインは接地電圧が供給され、その
ソースは」とある記載を［トランジスタ２３のソースは
電源電圧が供給され、そのドレインは出力部２５に接続
される。ｐＭＯＳトランジスタ２４のソースは接地電圧
が供給され、そのドレインは」と補正する。 ００）　　明細書第２０頁第１２行目の「ソース」を「
ドレイン」と補正する。 ０１）明細書第２０頁第１５行目の「のみ」を「まで」 と補正する。 θり 添付図面の中の第３図と第６図を別紙のようにそれぞれ
補正する。 以上 ＸＥりの櫂バＩＪ 第３図

Claims (1)

【特許請求の範囲】
1. 第１のレベルと第２のレベルを有する出力信号のレベル
   を検出するレベル検出手段と、そのレベル検出手段から
   の信号に応じて出力部のレベルを第１のレベルと第２の
   レベルの間の第３のレベルにするプリチャージ回路とを
   有する半導体装置における出力回路。