KR100245559B1 - 데이터 출력 버퍼 회로 - Google Patents

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KR100245559B1
KR100245559B1 KR1019970013428A KR19970013428A KR100245559B1 KR 100245559 B1 KR100245559 B1 KR 100245559B1 KR 1019970013428 A KR1019970013428 A KR 1019970013428A KR 19970013428 A KR19970013428 A KR 19970013428A KR 100245559 B1 KR100245559 B1 KR 100245559B1
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Abstract

본 발명에 따른 데이터 출력 버퍼 회로는 인가되는 외부 전원 전압이 높은지 낮은지의 여부를 검출한 결과를 이용하여 상승 시간 또는 하강 시간을 조절할 수 있게 되었다. 따라서, 높은 전원 전압 영역에서는 데이터 출력시 발생될 수 있는 파워 및 그라운드 노이즈를 억제하고 낮은 전원 전압 영역에서는 높은 전원 전압에서의 동작 속도보다 빠르게 데이터 출력할 수 있다.

Description

데이터 출력 버퍼 회로.(data output buffer circuit)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 데이터 출력 버퍼에 관한 것이다.
반도체 메모리 장치는 집적도가 높아지면서 다수의 입출력 단자들을 갖는 워드 및 바이트 크기(word and byte wide) 또는 그 이상의 제품으로 설계되어지고 있다. 아울러, 데이터의 액세스 속도(access speed)를 개선하기 위한 여러 가지 방안이 제시되고 있다. D램(dynamic random access memory)의 경우는 EDO(extended data out) 모드나 클럭 동기식등으로 속도 향상의 구현 방안이 이루어지고 있으며 이러한 경우에 데이터 출력 버퍼 회로의 구동 능력이 칩의 동작 속도에 중요한 역할을 하게 된다.
도 1에는 종래 데이터 출력 버퍼 회로를 보여주는 회로도가 도시되어 있다. 도 1에서, 독출 명령(read command)에 의해서 액세스된 셀 데이터(cell data)는 감지 증폭 회로(sense and amp circuit) (미도시된)에 의해서 증폭되어 하이 레벨 또는 로우 레벨의 데이터쌍(DIO) 및 (
Figure kpo00001
)이 데이터 출력 버퍼를 통해 외부로 전달된다. 제어 신호(PTRST)는 데이터 출력 버퍼 회로를 활성화시키기 위한 클럭 신호로서 경우에 따라 데이터쌍(DIO) 및 (
Figure kpo00002
)이 전달된 이후에 활성화될 수 있고 선행될 수 있다. 상기 제어 신호(PTRST)가 데이터쌍(DIO) 및 (
Figure kpo00003
)보다 나중에 활성화되고 데이터 '1'을 출력하기 위해 데이터(DIO)는 하이 레벨, 데이터(
Figure kpo00004
)는 로우 레벨로 위상이 설정되었다고 가정하자. 초기 상태에서 활성화된 제어 신호(PSE)에 의해서 문턱 전압(threshold voltage)의 강하없이 프리챠지된 노드(N1)를 인버터(I3)와 승압 커패시터(boosting capacitor) (C3)를 통해 2배의 전원 전압 레벨로 승압한다. 이때, NAND 게이트(G2)의 출력이 로우 레벨이기 때문에 PMOS 트랜지스터(M8)는 활성화되며, 이를 통해 풀업 트랜지스터(M9)의 게이트에 상기 노드(N1)의 승압된 전압이 인가된다. 따라서, 상기 풀업 트랜지스터(M9)를 전압 강하없이 활성화시켜 출력(DOUT)을 하이-Z 상태(high-Z state)에서 하이 레벨로 끌어올리게 된다.
상기 제어 신호(PTRST)가 데이터쌍(DIO) 및 (
Figure kpo00005
)보다 선행할 경우 이전 사이클에서 데이터(DIO)가 로우 레벨로 천이되며 NAND 게이트(D1) 및 커패시터(C2)에 의해서 노드(N1)를 전원 전압의 레벨로 프리챠지하게 된다. 이어서, 하이 레벨의 데이터(DIO)가 전달되며 상기 경우와 마찬가지로 하이 레벨의 데이터(DOUT)를 출력하게 된다. 이 경우의 출력은 데이터 '0'인 그라운드(ground)에서 하이 레벨로 상승하기 때문에 전자의 경우와 달리
Figure kpo00006
가 더 크며 상대적으로 파워 노이즈(power noise)가 더 심해지는 경우이다. 이러한 경우 저항들(R2) 및 (R3)는 풀업 트랜지스터(M9)의 게이트 전압의 기울기를 완화하여 외부 전원 전압에서 출력으로 전달되는 전하의
Figure kpo00007
를 조절함으로써 파워 노드의 노이즈를 억제하는 역할을 하며, 특히 높은 전원 전압(high VCC)에서 그 기능이 더욱 중요시된다.
데이터 '0'를 출력하는 경우도 문턱 전압 강하를 방지하는 부스팅 개념만 없을 뿐 데이터 '1'과 그 개념이 동일하며, 여기서 저항(R4) 역시 풀다운 트랜지스터(M10)의 게이트 전압의 기울기를 완화하여 그라운드 노이즈를 방지하는 기능을 갖고 있다. 이렇게 출력의 천이(transition)에 의해서 발생된 파워 및 그라운드 노이즈는 칩의 어레이 데이터 센싱등 다른 파워 노이즈와 중첩되어질 때 입력 레벨의 취약 및 속도 저하 등에 직접적인 영향을 미쳐 전반적인 특성을 고려하여 최소화하는 것이 원칙이다.
그러나, 상술한 바와같은 종래 데이터 출력 버퍼 회로에 의하면, 높은 전원 전압에서 파워 노이즈의 발생을 억제하기 위한 저항들(R1), (R2), (R3), (R4) 등으로
Figure kpo00008
를 조절하다보면 낮은 전원 전압(low VCC)에서 데이터 독출 속도가 늦어지는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 높은 전원 전압(high VCC)에서 파워 및 그라운드 노이즈(power and ground noise) 발생을 억제하고 낮은 전원 전압(low VCC)에서 동작 속도를 개선할 수 있는 데이터 출력 버퍼 회로를 제공하는 데 있다.
도 1은 종래의 데이터 출력 버퍼 회로를 보여주는 회로도;
도 2은 본 발명의 제 1 실시예에 따른 데이터 출력 버퍼 회로를 보여주는 회로도;
도 3는 본 발명의 제 2 실시예에 따른 데이터 출력 버퍼 회로를 보여주는 회로도;
도 4은 본 발명의 제 3 실시예에 따른 데이터 출력 버퍼 회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100, 200, 300 : 레벨 검출 회로110 : 프리챠지 회로
120, 220, 320 : 풀업 제어 회로130 : 스위치
140, 230, 330 : 풀다운 제어 회로150, 240, 340 : 출력 구동부
160 : 디스챠지 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 전원 전압과 기준 전압의 레벨을 비교하여, 그 결과에 따른 검출 신호를 발생하는 레벨 검출 수단과; 상기 검출 신호는 상기 외부 전원 전압의 레벨이 상기 기준 전압의 레벨보다 높은 레벨일 때 제 1 전압 레벨이고, 상기 외부 전원 전압의 레벨이 상기 기준 전압의 레벨보다 낮은 레벨일 때 제 2 전압 레벨이며; 상기 검출 신호의 위상을 반전시키기 위한 반전 수단과; 소정 레벨로 프리챠지되는 프리챠지 노드와; 제 1 및 제 2 제어 신호들과 제 1 데이터에 응답하여 상기 프리챠지 노드를 소정 레벨로 프리챠지하는 프리챠지 수단과; 상기 제 1 데이터와 상기 제 2 제어 신호를 입력받아, 반전된 검출 신호에 응답하여 소정 레벨의 풀업 신호 및 부스팅 전압을 발생하는 풀업 수단과; 상기 부스팅 전압은 제 1 전압 레벨의 상기 검출 신호보다 제 2 전압 레벨의 상기 검출 신호가 발생될 때 상기 부스팅 전압 레벨로 상승하는 시간이 빠르며; 상기 반전된 검출 신호의 레벨에 따라 상승 시간이 다른 상기 부스팅 전압을 상기 프리챠지 노드로 부스팅시키기 위한 부스팅 커패시터와; 상기 풀업 신호에 응답하여, 상기 제 1 노드의 부스팅된 프리챠지 전압을 전달하는 제 1 스위칭 수단과; 상기 제 1 데이터의 상보 데이터와 상기 제 2 제어 신호를 입력받아, 상기 검출 신호에 응답하여 풀다운 신호를 발생하는 풀다운 수단과; 상기 풀다운 신호는 제 1 전압 레벨의 상기 검출 신호보다 제 2 전압 레벨의 상기 검출 신호가 인가될 때 제 2 전압 레벨로 상승하는 시간이 빠르며; 상기 제 1 스위칭 수단을 통해 전달되는 상기 제 1 노드의 부스팅된 프리챠지 전압과 상기 풀다운 신호에 응답하여, 데이터를 출력하기 위한 출력 노드를 제 1 및 제 2 전압 레벨 중 하나로 구동하는 출력 구동 수단을 포함한다.
이 실시예에 있어서, 상기 레벨 검출 수단은, 상기 외부 전원 전압을 소정 비율로 분배하여, 그 결과에 따른 분배 전압을 발생하는 분배 수단과; 상기 분배 전압과 상기 기준 전압을 비교하여, 그 결과에 따른 상기 검출 신호를 발생하는 비교 수단을 포함한다.
이 실시예에 있어서, 상기 분배 수단은, 상기 외부 전원 전압이 인가되는 소오스 및, 접지 전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 드레인에 접속되는 소오스와, 상호 접속된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 소오스와, 상호 접속된 게이트 및 드레인을 갖는 제 3 PMOS 트랜지스터와; 상기 외부 전원 전압이 인가되는 게이트와, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 드레인 및, 상기 접지 전압이 인가되는 소오스를 갖는 제 1 NMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 비교 수단은, 상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 반전 입력 단자와, 상기 기준 전압이 인가되는 비반전 입력 단자 및, 상기 검출 신호의 출력을 위한 출력 단자를 갖는 차동 증폭기로 구성된다.
이 실시예에 있어서, 상기 제 1 스위칭 수단에 접속되며, 상기 제 2 제어 신호 및 상기 제 1 데이터에 응답하여 상기 제 1 스위칭 수단을 상기 접지 전압의 레벨로 디스챠지시키기 수단을 부가적으로 포함한다.
이 실시예에 있어서, 상기 디스챠지 수단은, 상기 제 1 데이터가 인가되는 일 입력 단자와, 상기 제 2 제어 신호가 인가되는 타 입력 단자를 갖는 제 1 NAND 게이트와; 상기 제 1 NAND 게이트의 출력 단자에 게이팅되며, 상기 제 1 스위칭 수단과 상기 접지 전압이 인가되는 접지 단자 사이에 접속되는 소오스-드레인 채널을 갖는 제 2 NMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 1 스위칭 수단은, 상기 풀업 신호가 인가되는 게이트와, 상기 프리챠지 노드에 접속되는 소오스 및, 상기 디스챠지 수단에 접속되는 드레인을 갖는 제 4 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 풀업 수단은, 상기 제 1 데이터가 인가되는 일 입력 단자 및, 상기 제 2 제어 신호가 인가되는 타 입력 단자를 갖는 제 2 NAND 게이트와; 상기 제 2 NAND 게이트의 출력 단자에 입력 단자가 접속되며, 상기 제 2 NAND 게이트로부터 출력되는 전압을 위상을 반전시키기 위한 제 1 인버터와; 상기 반전 수단에 의해서 반전된 상기 검출 신호에 응답하여, 상기 부스팅 전압의 레벨로 상승하는 시간을 지연시키기 위한 제 1 지연 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 지연 수단은, 내부 전원 전압이 인가되는 전원 단자와 상기 제 1 인버터 사이에 직렬 접속된 제 1 및 제 2 저항들과; 상기 제 2 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 2 스위칭 수단을 포함한다.
이 실시예에 있어서, 상기 제 2 스위칭 수단은, 상기 반전 수단의 출력 단자에 게이팅되며, 상기 제 2 저항의 양단 사이에 채널이 접속된 제 5 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 풀다운 수단은, 상기 제 1 데이터의 상보 데이터가 인가되는 일 입력 단자 및, 상기 제 2 제어 신호가 인가되는 타 입력 단자를 갖는 제 3 NAND 게이트와; 상기 제 3 NAND 게이트의 출력 단자에 입력 단자가 접속되며, 상기 제 3 NAND 게이트로부터 출력되는 전압의 위상을 반전시킨 상기 풀다운 신호를 출력하는 제 3 인버터와; 상기 반전 수단에 의해서 반전된 상기 검출 신호에 응답하여, 상기 풀다운 신호가 제 2 전압 레벨로 상승하는 시간을 지연시키기 위한 제 2 지연 수단을 포함한다.
이 실시예에 있어서, 상기 제 2 지연 수단은, 상기 내부 전원 전압이 인가되는 전원 단자와 상기 제 3 인버터 사이에 직렬 접속된 제 3 및 제 4 저항들과; 상기 제 4 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 3 스위칭 수단을 포함한다.
이 실시예에 있어서, 상기 제 3 스위칭 수단은, 상기 반전 수단의 출력 단자에 게이팅되며, 상기 제 4 저항의 양단 사이에 채널이 접속된 제 6 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 출력 구동 수단은, 상기 내부 전원 전압이 인가되는 전원 단자와 상기 접지 전압이 인가되는 접지 단자 사이에 직렬 접속되며, 상기 제 4 PMOS 트랜지스터의 드레인과 상기 풀다운 수단의 출력 단자에 각각 게이팅된 제 3 및 제 4 NMOS 트랜지스터들로 구성된다.
본 발명의 다른 특징에 의하면, 직렬 접속된 p채널 트랜지스터와 n채널 트랜지스터를 갖는 풀업 CMOS 인버터와; 직렬 접속된 p채널 트랜지스터와 n채널 트랜지스터를 갖는 풀다운 CMOS 인버터와; 상기 풀업 CMOS 인버터와 상기 풀다운 CMOS 인버터로 각각 인가되는 풀업 및 풀다운 신호들에 응답하여 데이터의 출력을 위한 출력 노드를 구동하며, 상기 풀다운 CMOS 인버터의 출력 단자에 접속되도록 하기 위한 게이트를 갖는 풀업 트랜지스터 및 상기 풀다운 CMOS 인버터의 출력 단자에 접속되도록 하기 위한 게이트를 갖는 풀다운 트랜지스터를 갖는 출력 드라이버를 포함하며, 외부 전원 전압과 기준 전압의 레벨을 비교하여, 그 결과에 따른 검출 신호를 발생하는 레벨 검출 수단과; 상기 검출 신호는 상기 외부 전원 전압의 레벨이 상기 기준 전압의 레벨보다 높은 레벨일 때 제 1 전압 레벨이고, 상기 외부 전원 전압의 레벨이 상기 기준 전압의 레벨보다 낮은 레벨일 때 제 2 전압 레벨이며; 상기 검출 신호의 위상을 반전시키기 위한 반전 수단과; 상기 반전 수단을 통해 반전된 상기 검출 신호에 응답하여, 상기 출력 드라이버 내의 활성화되는 풀업 트랜지스터의 게이트 전압의 하강 시간과 상승 시간 중 하나를 지연시키기 위한 제 1 지연 수단과; 상기 제 1 지연 수단은 상기 풀업 CMOS 인버터의 p채널 트랜지스터와 전원 단자 사이에 접속거나, 상기 풀업 CMOS 인버터의 n채널 트랜지스터와 접지 단자 사이에 접속되며; 상기 반전 수단을 통해 반전된 상기 검출 신호에 응답하여, 상기 출력 드라이버 내의 활성화되는 풀다운 트랜지스터의 게이트 전압의 상승 시간을 지연시키 위한 제 2 지연 수단과; 상기 제 2 지연 수단은 상기 풀다운 CMOS 인버터의 p채널 트랜지스터와 상기 전원 단자 사이에 연결된다.
이 실시예에 있어서, 상기 레벨 검출 수단은, 외부 전원 전압을 분배하여, 그 결과에 따른 분배 전압을 발생하는 분배 수단과; 상기 분배 전압과 상기 기준 전압을 비교하여, 그 결과에 따른 상기 검출 신호를 발생하는 비교 수단을 포함한다.
이 실시예에 있어서, 상기 분배 수단은, 상기 외부 전원 전압이 인가되는 소오스 및, 접지 전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 드레인에 접속되는 소오스와, 상호 접속된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 소오스와, 상호 접속된 게이트 및 드레인을 갖는 제 3 PMOS 트랜지스터와; 상기 외부 전원 전압이 인가되는 게이트와, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 드레인 및, 상기 접지 전압이 인가되는 소오스를 갖는 제 1 NMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 비교 수단은, 상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 반전 입력 단자와, 상기 기준 전압이 인가되는 비반전 입력 단자 및, 상기 검출 신호의 출력을 위한 출력 단자를 갖는 차동 증폭기로 구성된다.
이 실시예에 있어서, 상기 제 1 지연 수단은, 내부 전원 전압이 인가되는 전원 단자와 상기 풀업 CMOS 인버터의 p채널 트랜지스터 사이에 직렬 접속된 제 1 및 제 2 저항들과; 상기 제 2 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 1 스위칭 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 지연 수단은, 상기 풀업 CMOS 인버터의 n채널 트랜지스터와 접지 전압이 인가되는 접지 단자 사이에 직렬 접속된 제 3 및 제 4 저항들과; 상기 제 3 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 1 스위칭 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 스위칭 수단은, 상기 반전 수단의 출력 단자에 게이팅되며, 상기 제 2 및 제 3 저항들의 양단 사이에 채널이 접속된 제 4 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 2 지연 수단은, 상기 내부 전원 전압이 인가되는 전원 단자와 상기 풀다운 CMOS 인버터의 p채널 트랜지스터 사이에 직렬 접속된 제 5 및 제 6 저항들과; 상기 제 6 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 2 스위칭 수단을 포함한다.
이 실시예에 있어서, 상기 제 2 스위칭 수단은, 상기 반전 수단의 출력 단자에 게이팅되며, 상기 제 6 저항의 양단 사이에 소오스-드레인 채널이 접속된 제 5 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 풀업 트랜지스터는, p채널 MOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 풀업 트랜지스터는, n채널 MOS 트랜지스터로 구성된다.
이와같은 회로에 의해서, 높은 전원 전압 영역에서는 데이터 출력시 발생될 수 있는 노이즈를 억제하고 낮은 전원 전압 영역에서는 높은 전원 전압에서의 동작 속도보다 빠르게 할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2와 도 4에 의거하여 상세히 설명한다.
도 2에는 본 발명의 바람직한 제 1 실시예에 따른 데이터 출력 버퍼 회로를 보여주는 회로도가 도시되어 있다. 도 2에 도시된 데이터 출력 버퍼 회로는 레벨 검출부(level detecting circuit) (100), 인버터(I7), 승압 커패시터(C6), 프리챠지 회로(precharge circuit) (110), 풀업 제어 회로(pull-up controlling circuit) (120), 스위치 (130), 풀다운 제어 회로(pull-down controlling circuit) (140), 출력 구동부(output driver) (150), 그리고 디스챠지 회로(discharge circuit) (160)로 이루어져 있다. 상기 레벨 검출부(100)는 MOS 트랜지스터 저항들(M12), (M13), (M14) 및 (M15)로 구성된 전압 분배 회로(101)와 차동 증폭기(C1)로 구성된 비교기(102)로 이루어졌다. 상기 MOS 트랜지스터 저항(M12)은 접지 전압(VSS)이 인가되는 게이트와 상기 외부 전원 전압(exterenal VCC, 이하 EVC)이 인가되는 소오스를 갖고, 상기 MOS 트랜지스터 저항(M13)은 상기 MOS 트랜지스터 저항(M12)의 드레인에 접속되는 소오스와 상호 접속된 게이트와 드레인을 갖는다. 상기 MOS 트랜지스터 저항(M14)은 상기 상기 MOS 트랜지스터 저항(M13)의 드레인에 접속되는 소오스와 상호 접속된 게이트 및 드레인을 갖고, 상기 MOS 트랜지스터 저항(M14)는 게이트로 외부 전원 전압(EVC)이 인가되고 상기 상기 MOS 트랜지스터 저항(M14)의 드레인에 접속되는 드레인과 접지 전압(VSS)이 인가되는 소오스를 갖는다. 그리고, 상기 차동 증폭기(C1)의 반전 입력 단자(-)는 상기 MOS 트랜지스터 저항(M13)의 드레인에 접속되고 비반전 입력 단자(+)로 상기 기준 전압(VREF)이 인가되며 상기 인버터(I7)에 접속되는 출력단자를 갖는다. 상기 레벨 검출부(100)는 외부 전원 전압(EVC)이 기준 전압(VREF)보다 높은지 낮은지를 검출한 결과에 따른 검출 신호(PDETC)를 발생한다. 만약, 상기 기준 전압(VREF)의 레벨보다 상기 외부 전원 전압(EVC)의 레벨이 높을 경우 상기 레벨 검출부(100)는 로우 레벨의 상기 검출 신호(PDETC)를 발생하고, 낮은 레벨일 경우 하이 레벨의 상기 검출 신호(PDETC)를 발생하게 될 것이다.
상기 프리챠지 회로(110)는 제어 신호들(PSE) 및 (PTRST)과 데이터(DIO)에 응답하여 노드(N2)를 전원 전압의 레벨로 프리챠지하기 위한 것이다. 상기 프리챠지 회로(110)로 인가되는 상기 제어 신호(PSE)는 데이터가 인가되기 이전에 노드(N2)를 전원 전압 레벨로 프리챠지하기 위한 것이며, 이후 NAND 게이트(G5) 및 승압 커패시터(C5)를 통해 노드(N2)를 전원 전압의 레벨로 프리챠지시키게 된다. 데이터가 전달되기 이전의 초기 상태에서, 상기 제어 신호(PSE)가 하이 레벨로 인가되면 인버터들(I5) 및 (I6), 커패시터(C4), 그리고 NMOS 트랜지스터(M16)를 통해 NMOS 트랜지스터(M20)의 게이트로 전달된다. 이로인해, 상기 NMOS 트랜지스터(M20)가 활성화되어 상기 노드(N2)로 일정 전류를 흘려줌으로써 상기 노드(N2)는 전원 전압 레벨로 프리챠지된다. 이후, 상기 제어 신호(PSE)는 로우 레벨이 되며 NAND 게이트(G5)와 인버터 (C5)를 통해 상기 NMOS 트랜지스터(M20)를 제어하여 프리챠지 동작을 수행하게 된다.
상기 디스챠지 회로(160)는 스위치용 PMOS 트랜지스터(M24)의 드레인과 접지 전압(VSS) 사이에 접속되며, 상기 제어 신호(PTRST) 및 상기 데이터(DIO)에 응답하여 상기 PMOS 트랜지스터(M24)로 접지 전압을 인가하게 된다. 상기 디스챠지 회로(160)는 NAND 게이트(G8)과 NMOS 트랜지스터(M27)로 이루어져 있다. 상기 NAND 게이트(G8)의 일 입력 단자는 상기 데이터(DIO)가 인가되고 타 입력 단자는 상기 제어 신호(PTRST)가 인가되며, 상기 NMOS 트랜지스터(M27)는 상기 NAND 게이트(G8)의 출력 단자에 게이팅되고 상기 PMOS 트랜지스터(M24)와 접지 전압(VSS) 사이에 접속되는 소오스-드레인 채널을 갖는다.
상기 풀업 제어 회로(120)는 NAND 게이트(G6), 인버터(I8), 그리고 지연 회로(delay circuit) (122)로 구성되어 있다. 상기 NAND 게이트(G6)는 일 입력 단자로 데이터(DIO)가 인가되고 타 입력 단자로 제어 신호(PTRST)가 인가되며 상기 인버터(I8)의 입력 단자에 출력 단자가 접속되어 있다. 상기 지연 회로(122)는 저항들(R5) 및 (R6)과 상기 저항(6) 양단에 채널이 접속되고 인버터(I7)에 게이팅되는 PMOS 트랜지스터(M22)로 이루어져 있다. 상기 풀다운 제어 회로(140)는 NAND 게이트(G7), 인버터(I9), 그리고 지연 회로(144)로 이루어져 있다. 상기 NAND 게이트(G7)의 일 입력 단자로 데이터(
Figure kpo00009
)가 인가되고 타 입력 단자로 제어 신호(PTRST)가 인가되며 상기 인버터(I9)의 입력 단자에 출력 단자가 접속되어 있다. 상기 지연 회로(144)는 저항들(R7) 및 (R8)과 상기 저항(R8) 양단에 소오스-드레인 채널이 접속되고 상기 인버터(I7)에 게이팅되는 PMOS 트랜지스터(M23)로 이루어져 있다.
상기 출력 구동부(150)는 풀업 및 풀다운 트랜지스터들(M25) 및 (M26)로 이루어져 있다. 상기 풀업 및 풀다운 트랜지스터들(M25) 및 (M26)은 n채널 MOS 트랜지스터들(n channel metal oxide semiconductor transitors)로 구비되어 있다. 상기 풀업 트랜지스터(M25)는 상기 스위치(130)에 게이팅되고 외부 전원 전압(EVC)이 인가되는 드레인을 갖는다. 상기 풀다운 트랜지스터(M26)는 상기 풀다운 제어 회로(140) 내의 인버터(I9)에 게이팅되고 상기 풀업 트랜지스터(M25)의 소오스에 접속되는 드레인과 접지 전압(VSS)이 인가되는 소오스를 갖는다.
본 발명의 제 1 실시예에 따른 동작은 도 2에 의거하여 이하 설명될 것이다. 프리챠지 회로(110)를 통해 노드(N2)가 전원 전압 레벨로 프리챠지되어 있다고 가정한다. 먼저, 인버터(I7)를 통해 인가되는 검출 신호(PDETC)가 하이 레벨일 경우, 즉 외부 전원 전압(EVC)의 레벨이 기준 전압(VREF)의 레벨보다 높을 때, 지연 회로(122)의 PMOS 트랜지스터(M22)가 비활성화됨에 따라 상기 저항들(R5) 및 (R6)의 값은 (R1+R2)가 된다. 반면, 인버터(I7)를 통해 인가되는 검출 신호(PDETC)가 로우 레벨일 경우, 즉 외부 전원 전압(EVC)의 레벨이 기준 전압(VREF)의 레벨보다 낮을 때, 지연 회로(122)의 PMOS 트랜지스터(M22)가 활성화됨에 따라 상기 저항들(R5) 및 (R6)의 값은 수학식 1과 같이 표현될 수 있다.
[수학식1]
Figure kpo00010
(여기서, MR22는 PMOS 트랜지스터(M22)의 턴온저항)
계속해서, 데이터 '1'이 출력되기 위해서 데이터(DIO)는 하이 레벨로 인가되고 데이터(
Figure kpo00011
)는 로우 레벨로 각각 인가되며 제어 신호(PTRST)는 활성화 상태에 있다. 이러한 조건하에서, NAND 게이트(G6)는 로우 레벨의 풀업 신호(PU)를 발생한다. 결국, 전술한 바와같이, 높은 전원 전압(high VCC)일 경우 지연 회로(122) 내의 저항들의 값이 커지도록 제어됨으로써 승압 커패시터(C6)로 전원 전압이 전달되는 상승 시간이 느리게(또는 지연되어) 이루어진다. 계속해서, 하이 레벨의 상기 풀업 신호(PU)에 게이팅된 PMOS 트랜지스터(M24)가 활성화되며, 이에 따라 노드(N2)의 승압된 전압이 그것의 채널을 통해 상기 출력 구동부(150)의 풀업 트랜지스터(M25)의 게이트로 전달된다. 따라서, 상기 풀업 트랜지스터(M25)가 활성화되어 데이터 '1'를 출력하게 된다. 이와같이, 높은 전원 전압(high VCC)에서는 상기 지연 회로(122)의 PMOS 트랜지스터(M22)를 비활성화시켜 저항값을 크게 함으로써, 상기 풀업 트랜지스터(M25)의 게이트 전압의 기울기가 완만하게 상승될 것이다. 이러한 결과로서, 높은 전원 전압의 노이즈에 대한 입력 레벨 특성이 취약해지거나 각종 기준 전압의 커플링 노이즈 또는 출력 데이터 상승에 의한 속도 저하 등을 개선할 수 있다.
반면, 상기 반전된 검출 신호(PDETC)가 로우 '레벨일 경우, 즉 외부 전원 전압(EVC)의 레벨이 기준 전압(VREF)의 레벨보다 낮을 때, 상기 PMOS 트랜지스터(M22)가 활성화되며, 이에따라 상기 저항들의 값은 수학식 1과 같이 표현될 수 있다. 수학식 1에서 보여지는 바와같이, 지연 회로(122)의 저항 값이 작아지기 때문에 승압 커패시터(C6)로 전원 전압이 전달되는 상승 시간이 빠르게 이루어진다. 계속해서, 하이 레벨의 상기 풀업 신호(PU)에 게이팅된 PMOS 트랜지스터(M24)가 활성화되며, 이에 따라 노드(N2)의 승압된 전압이 그것의 채널을 통해 풀업 트랜지스터(M25)의 게이트로 전달된다. 따라서, 상기 풀업 트랜지스터(M25)가 활성화되어 데이터 '1'를 출력하게 된다. 이와같이, 낮은 전원 전압(low VCC)에서는 상기 지연 회로(122)의 PMOS 트랜지스터(M22)를 활성화시켜 저항값을 작게 함으로써, 상기 풀업 트랜지스터(M25)의 게이트 전압의 기울기가 급격하게(steeply) 상승될 것이다. 이러한 결과로서, 낮은 전원 전압에서의 데이터 출력 속도를 높은 전원 전압보다 빠르게 가져감으로써 낮은 전원 전압에서 속도가 저하되는 것을 개선할 수 있다. 데이터 '0'를 출력할 경우에도 상술한 데이터 '1'를 출력할 때와 같이 높은 전원 전압일 때와 낮은 전원 전압일 때 지연 회로(144)의 저항값을 가변시킴으로써 동일한 결과를 얻을 수 있다.
도 3에는 본 발명의 제 2 실시예에 따른 데이터 출력 버퍼 회로를 보여주는 회로도가 도시되어 있다. 도 3에서, 데이터 출력 버퍼 회로는 레벨 검출부(200), 인버터(I10), 풀업 제어 회로(220), 풀다운 제어 회로(230), 그리고 출력 구동부(240)로 구성되어 있다. 상기 레벨 검출부(200)는 본 발명의 제 1 실시예에 이용된 회로와 동일하기 때문에 상세 회로에 대한 설명은 생략하기로 한다. 상기 풀업 제어 회로(220)는 PMOS 트랜지스터(M28), NMOS 트랜지스터(M29), 그리고 지연 회로(222)로 이루어져 있다. 상기 지연 회로(222)는 직렬 연결된 저항들(R9) 및 (R10)과 PMOS 트랜지스터(M30)로 구비되어 있다. 상기 PMOS 트랜지스터(M30)는 상기 저항(R10) 양단에 소오스-드레인 채널이 접속되고 상기 인버터(I10)에 게이팅되어 있다. 상기 PMOS 트랜지스터(M28)는 상기 저항(R10)의 일단자에 소오스가 접속되고 데이터(DIO)가 게이트로 인가된다. 상기 NMOS 트랜지스터(M29)는 게이트로 상기 데이터(DIO)가 인가되고 상기 PMOS 트랜지스터(M28)의 드레인과 접지 전압(VSS) 사이에 소오스-드레인 채널이 접속되어 있다. 상기 풀다운 제어 회로(230)는 PMOS 트랜지스터(M31), NMOS 트랜지스터(M32), 그리고 지연 회로(232)로 이루어져 있다. 상기 지연 회로(232)는 직렬 연결된 저항들(R11) 및 (R12)과 PMOS 트랜지스터(M33)로 구비되어 있다. 상기 PMOS 트랜지스터(M33)는 상기 저항(R12) 양단에 소오스-드레인 채널이 접속되고 상기 인버터(I10)에 게이팅되어 있다. 상기 PMOS 트랜지스터(M31)는 상기 저항(R12)의 일단자에 소오스가 접속되고 데이터(
Figure kpo00012
)가 게이트로 인가된다. 상기 NMOS 트랜지스터(M32)는 게이트로 상기 데이터(
Figure kpo00013
)가 인가되고 상기 PMOS 트랜지스터(M31)의 드레인과 접지 전압(VSS) 사이에 소오스-드레인 채널이 접속되어 있다. 상기 출력 구동부(240)는 상기 풀업 제어 회로(220)의 출력 단자에 접속되도록 하기 위한 게이트를 갖는 풀업 트랜지스터(M34)와 상기 풀다운 제어 회로(230)의 출력 단자에 접속되도록 하기 위한 게이트를 갖는 풀다운 트랜지스터(M35)로 이루어졌다. 도 3에 도시된 바와같이, 상기 풀업 및 풀다운 트랜지스터들(M34) 및 (M35)은 n채널 MOS 트랜지스터들로 이루어져 있다.
본 발명의 제 2 실시예에 따른 동작은 도 3에 의거하여 이하 설명될 것이다. 먼저, 인버터(I10)를 통해 인가되는 검출 신호(PDETC)가 하이 레벨일 경우, 즉 외부 전원 전압(EVC)의 레벨이 기준 전압(VREF)의 레벨보다 높을 때, 지연 회로(222)의 PMOS 트랜지스터(M30)가 비활성화됨에 따라 상기 저항들(R9) 및 (R10)의 값은 (R1+R2)가 된다. 반면, 인버터(I10)를 통해 인가되는 검출 신호(PDETC)가 로우 레벨일 경우, 즉 외부 전원 전압(EVC)의 레벨이 기준 전압(VREF)의 레벨보다 낮을 때, 지연 회로(222)의 PMOS 트랜지스터(M30)가 활성화됨에 따라 상기 저항들(R9) 및 (R10)의 값은 수학식 2와 같이 표현될 수 있다.
[수학식2]
Figure kpo00014
(여기서, MR30은 PMOS 트랜지스터(M30)의 턴온저항)
계속해서, 데이터 '1'이 출력되기 위해서 데이터(DIO)는 로우 레벨로, 데이터(
Figure kpo00015
)는 하이 레벨로 전달된다. 따라서, 풀업 제어 회로(220)의 PMOS 트랜지스터(M28)는 턴-온되고 NMOS 트랜지스터(M29)는 턴-오프된다. 이때, 레벨 검출 회로(200)로부터 로우 레벨의 검출 신호(PDETC)가 출력되면, 즉 외부 전원 전압(EVC)의 레벨이 기준 전압(VREF)의 레벨보다 높을 때, 지연 회로(222)의 PMOS 트랜지스터(M30)는 비활성화된다. 결국, 전술한 바와같이, 높은 전원 전압(high VCC)일 경우 지연 회로(222) 내의 저항들의 값이 낮은 전원 전압일 경우에 비해 커지도록 제어됨으로써 출력 구동부(240) 내의 풀업 트랜지스터(M34)의 게이트 전압의 상승 시간이 느려게 이루어진다. 따라서, 상기 풀업 트랜지스터(M34)가 활성화되어 데이터 '1'를 출력하게 된다. 이와같이, 높은 전원 전압(high VCC)에서는 상기 지연 회로(222)의 PMOS 트랜지스터(M30)를 비활성화시켜 저항값을 크게 함으로써, 상기 풀업 트랜지스터(M34)의 게이트 전압의 기울기가 완만하게 상승될 것이다. 이러한 결과로서, 높은 전원 전압의 노이즈에 대한 입력 레벨 특성이 취약해지거나 각종 기준 전압의 커플링 노이즈 또는 출력 데이터 상승에 의한 속도 저하 등을 개선할 수 있다.
반면, 상기 레벨 검출 회로(200)로부터 하이 레벨의 검출 신호(PDETC)가 출력되면, 즉 외부 전원 전압(EVC)의 레벨이 기준 전압(VREF)의 레벨보다 낮을 때, 지연 회로(222)의 PMOS 트랜지스터(M30)는 활성화된다. 결국, 전술한 바와같이, 낮은 전원 전압일 경우 지연 회로(222) 내의 저항들의 값이 높은 전원 전압일 경우에 비해 작게 조절됨으로써 출력 구동부(240) 내의 풀업 트랜지스터(M34)의 게이트 전압의 상승 시간이 빠르게 이루어진다. 다시말해서, 낮은 전원 전압(high VCC)에서는 상기 지연 회로(222)의 PMOS 트랜지스터(M30)를 활성화시켜 저항값을 크게 함으로써, 상기 풀업 트랜지스터(M34)의 게이트 전압의 기울기가 완만하게 상승될 것이다. 따라서, 상기 풀업 트랜지스터(M34)가 활성화되어 데이터 '1'를 출력하게 된다. 이러한 결과로서, 낮은 전원 전압에서의 데이터 출력 속도를 높은 전원 전압보다 빠르게 가져감으로써 낮은 전원 전압에서 속도가 저하되는 것을 개선할 수 있다. 그리고, 데이터 '0'를 출력할 경우에도 상술한 데이터 '1'를 출력할 때와 같이 높은 전원 전압일 때와 낮은 전원 전압일 때 지연 회로(232)의 저항값을 가변시킴으로써 동일한 결과를 얻을 수 있다.
도 4에는 본 발명의 제 3 실시에에 따른 데이터 출력 버퍼 회로를 보여주는 회로도가 도시되어 있다. 본 발명의 제 2 실시예와 다른 점은 출력 구동부(340)의 풀업 트랜지스터(M42)가 p채널 MOS 트랜지스터로 이루어져 있다는 점과 이에 따른 풀업 제어 회로의 지연 회로(322)가 NMOS 트랜지스터(M37)와 접지 전압(VSS) 사이에 접속되어 있다는 점이다. 결국, 제 2 실시예와 동일한 동작으로 높은 전원 전압과 낮은 전원 전압에서의 지연 회로들의 저항값을 가변시킴으로써 제 3 실시예에서도 종래의 문제점을 개선할 수 있다. 따라서, 본 발명의 제 3 실시예에 따른 동작 설명은 생략하기로 한다.
상기한 바와같이, 본 발명의 제 1 내지 제 3 실시예에 따른 레벨 검출 회로에 의해서 인가되는 외부 전원 전압이 높은지 낮은지의 여부를 검출한 결과를 이용하여 상승 시간 또는 하강 시간을 조절할 수 있게 되었다. 따라서, 높은 전원 전압 영역에서는 데이터 출력시 발생될 수 있는 파워 및 그라운드 노이즈를 억제하고 낮은 전원 전압 영역에서는 높은 전원 전압에서의 동작 속도보다 빠르게 데이터 출력할 수 있다.

Claims (25)

  1. 외부 전원 전압과 기준 전압의 레벨을 비교하여, 그 결과에 따른 검출 신호를 발생하는 레벨 검출 수단과;
    상기 검출 신호는 상기 외부 전원 전압의 레벨이 상기 기준 전압의 레벨보다 높은 레벨일 때 제 1 전압 레벨이고, 상기 외부 전원 전압의 레벨이 상기 기준 전압의 레벨보다 낮은 레벨일 때 제 2 전압 레벨이며;
    상기 검출 신호의 위상을 반전시키기 위한 반전 수단과;
    소정 레벨로 프리챠지되는 프리챠지 노드와;
    제 1 및 제 2 제어 신호들과 제 1 데이터에 응답하여 상기 프리챠지 노드를 소정 레벨로 프리챠지하는 프리챠지 수단과;
    상기 제 1 데이터와 상기 제 2 제어 신호를 입력받아, 반전된 검출 신호에 응답하여 소정 레벨의 풀업 신호 및 부스팅 전압을 발생하는 풀업 수단과;
    상기 부스팅 전압은 제 1 전압 레벨의 상기 검출 신호보다 제 2 전압 레벨의 상기 검출 신호가 발생될 때 상기 부스팅 전압 레벨로 상승하는 시간이 빠르며;
    상기 반전된 검출 신호의 레벨에 따라 상승 시간이 다른 상기 부스팅 전압을 상기 프리챠지 노드로 부스팅시키기 위한 부스팅 커패시터와;
    상기 풀업 신호에 응답하여, 상기 제 1 노드의 부스팅된 프리챠지 전압을 전달하는 제 1 스위칭 수단과;
    상기 제 1 데이터의 상보 데이터와 상기 제 2 제어 신호를 입력받아, 상기 검출 신호에 응답하여 풀다운 신호를 발생하는 풀다운 수단과;
    상기 풀다운 신호는 제 1 전압 레벨의 상기 검출 신호보다 제 2 전압 레벨의 상기 검출 신호가 인가될 때 제 2 전압 레벨로 상승하는 시간이 빠르며;
    상기 제 1 스위칭 수단을 통해 전달되는 상기 제 1 노드의 부스팅된 프리챠지 전압과 상기 풀다운 신호에 응답하여, 데이터를 출력하기 위한 출력 노드를 제 1 및 제 2 전압 레벨 중 하나로 구동하는 출력 구동 수단을 포함하는 데이터 출력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 레벨 검출 수단은,
    상기 외부 전원 전압을 소정 비율로 분배하여, 그 결과에 따른 분배 전압을 발생하는 분배 수단과;
    상기 분배 전압과 상기 기준 전압을 비교하여, 그 결과에 따른 상기 검출 신호를 발생하는 비교 수단을 포함하는 데이터 출력 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 분배 수단은,
    상기 외부 전원 전압이 인가되는 소오스 및, 접지 전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터와;
    상기 제 1 PMOS 트랜지스터의 드레인에 접속되는 소오스와, 상호 접속된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;
    상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 소오스와, 상호 접속된 게이트 및 드레인을 갖는 제 3 PMOS 트랜지스터와;
    상기 외부 전원 전압이 인가되는 게이트와, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 드레인 및, 상기 접지 전압이 인가되는 소오스를 갖는 제 1 NMOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  4. 제 3 항에 있어서,
    상기 비교 수단은,
    상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 반전 입력 단자와, 상기 기준 전압이 인가되는 비반전 입력 단자 및, 상기 검출 신호의 출력을 위한 출력 단자를 갖는 차동 증폭기로 구성되는 데이터 출력 버퍼 회로.
  5. 제 3 항에 있어서,
    상기 제 1 스위칭 수단에 접속되며, 상기 제 2 제어 신호 및 상기 제 1 데이터에 응답하여 상기 제 1 스위칭 수단을 상기 접지 전압의 레벨로 디스챠지시키기 수단을 부가적으로 포함하는 데이터 출력 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 디스챠지 수단은,
    상기 제 1 데이터가 인가되는 일 입력 단자와, 상기 제 2 제어 신호가 인가되는 타 입력 단자를 갖는 제 1 NAND 게이트와;
    상기 제 1 NAND 게이트의 출력 단자에 게이팅되며, 상기 제 1 스위칭 수단과 상기 접지 전압이 인가되는 접지 단자 사이에 접속되는 소오스-드레인 채널을 갖는 제 2 NMOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  7. 제 6 항에 있어서,
    상기 제 1 스위칭 수단은,
    상기 풀업 신호가 인가되는 게이트와, 상기 프리챠지 노드에 접속되는 소오스 및, 상기 디스챠지 수단에 접속되는 드레인을 갖는 제 4 PMOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  8. 제 1 항에 있어서,
    상기 풀업 수단은,
    상기 제 1 데이터가 인가되는 일 입력 단자 및, 상기 제 2 제어 신호가 인가되는 타 입력 단자를 갖는 제 2 NAND 게이트와;
    상기 제 2 NAND 게이트의 출력 단자에 입력 단자가 접속되며, 상기 제 2 NAND 게이트로부터 출력되는 전압을 위상을 반전시키기 위한 제 1 인버터와;
    상기 반전 수단에 의해서 반전된 상기 검출 신호에 응답하여, 상기 부스팅 전압의 레벨로 상승하는 시간을 지연시키기 위한 제 1 지연 수단을 포함하는 데이터 출력 버퍼 회로.
  9. 제 8 항에 있어서,
    상기 제 1 지연 수단은,
    내부 전원 전압이 인가되는 전원 단자와 상기 제 1 인버터 사이에 직렬 접속된 제 1 및 제 2 저항들과;
    상기 제 2 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 2 스위칭 수단을 포함하는 데이터 출력 버퍼 회로.
  10. 제 9 항에 있어서,
    상기 제 2 스위칭 수단은,
    상기 반전 수단의 출력 단자에 게이팅되며, 상기 제 2 저항의 양단 사이에 채널이 접속된 제 5 PMOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  11. 제 1 항에 있어서,
    상기 풀다운 수단은,
    상기 제 1 데이터의 상보 데이터가 인가되는 일 입력 단자 및, 상기 제 2 제어 신호가 인가되는 타 입력 단자를 갖는 제 3 NAND 게이트와;
    상기 제 3 NAND 게이트의 출력 단자에 입력 단자가 접속되며, 상기 제 3 NAND 게이트로부터 출력되는 전압의 위상을 반전시킨 상기 풀다운 신호를 출력하는 제 3 인버터와;
    상기 반전 수단에 의해서 반전된 상기 검출 신호에 응답하여, 상기 풀다운 신호가 제 2 전압 레벨로 상승하는 시간을 지연시키기 위한 제 2 지연 수단을 포함하는 데이터 출력 버퍼 회로.
  12. 제 11 항에 있어서,
    상기 제 2 지연 수단은,
    상기 내부 전원 전압이 인가되는 전원 단자와 상기 제 3 인버터 사이에 직렬 접속된 제 3 및 제 4 저항들과;
    상기 제 4 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 3 스위칭 수단을 포함하는 데이터 출력 버퍼 회로.
  13. 제 12 항에 있어서,
    상기 제 3 스위칭 수단은,
    상기 반전 수단의 출력 단자에 게이팅되며, 상기 제 4 저항의 양단 사이에 채널이 접속된 제 6 PMOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  14. 제 1 항에 있어서,
    상기 출력 구동 수단은,
    상기 내부 전원 전압이 인가되는 전원 단자와 상기 접지 전압이 인가되는 접지 단자 사이에 직렬 접속되며, 상기 제 4 PMOS 트랜지스터의 드레인과 상기 풀다운 수단의 출력 단자에 각각 게이팅된 제 3 및 제 4 NMOS 트랜지스터들로 구성되는 데이터 출력 버퍼 회로.
  15. 직렬 접속된 p채널 트랜지스터와 n채널 트랜지스터를 갖는 풀업 CMOS 인버터와;
    직렬 접속된 p채널 트랜지스터와 n채널 트랜지스터를 갖는 풀다운 CMOS 인버터와;
    상기 풀업 CMOS 인버터와 상기 풀다운 CMOS 인버터로 각각 인가되는 풀업 및 풀다운 신호들에 응답하여 데이터의 출력을 위한 출력 노드를 구동하며, 상기 풀다운 CMOS 인버터의 출력 단자에 접속되도록 하기 위한 게이트를 갖는 풀업 트랜지스터 및 상기 풀다운 CMOS 인버터의 출력 단자에 접속되도록 하기 위한 게이트를 갖는 풀다운 트랜지스터를 갖는 출력 드라이버를 포함하며,
    외부 전원 전압과 기준 전압의 레벨을 비교하여, 그 결과에 따른 검출 신호를 발생하는 레벨 검출 수단과;
    상기 검출 신호는 상기 외부 전원 전압의 레벨이 상기 기준 전압의 레벨보다 높은 레벨일 때 제 1 전압 레벨이고, 상기 외부 전원 전압의 레벨이 상기 기준 전압의 레벨보다 낮은 레벨일 때 제 2 전압 레벨이며;
    상기 검출 신호의 위상을 반전시키기 위한 반전 수단과;
    상기 반전 수단을 통해 반전된 상기 검출 신호에 응답하여, 상기 출력 드라이버 내의 활성화되는 풀업 트랜지스터의 게이트 전압의 하강 시간과 상승 시간 중 하나를 지연시키기 위한 제 1 지연 수단과;
    상기 제 1 지연 수단은 상기 풀업 CMOS 인버터의 p채널 트랜지스터와 전원 단자 사이에 접속거나, 상기 풀업 CMOS 인버터의 n채널 트랜지스터와 접지 단자 사이에 접속되며;
    상기 반전 수단을 통해 반전된 상기 검출 신호에 응답하여, 상기 출력 드라이버 내의 활성화되는 풀다운 트랜지스터의 게이트 전압의 상승 시간을 지연시키 위한 제 2 지연 수단과;
    상기 제 2 지연 수단은 상기 풀다운 CMOS 인버터의 p채널 트랜지스터와 상기 전원 단자 사이에 연결되는 데이터 출력 버퍼 회로.
  16. 제 15 항에 있어서,
    상기 레벨 검출 수단은,
    외부 전원 전압을 분배하여, 그 결과에 따른 분배 전압을 발생하는 분배 수단과;
    상기 분배 전압과 상기 기준 전압을 비교하여, 그 결과에 따른 상기 검출 신호를 발생하는 비교 수단을 포함하는 데이터 출력 버퍼 회로.
  17. 제 16 항에 있어서,
    상기 분배 수단은,
    상기 외부 전원 전압이 인가되는 소오스 및, 접지 전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터와;
    상기 제 1 PMOS 트랜지스터의 드레인에 접속되는 소오스와, 상호 접속된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;
    상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 소오스와, 상호 접속된 게이트 및 드레인을 갖는 제 3 PMOS 트랜지스터와;
    상기 외부 전원 전압이 인가되는 게이트와, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 드레인 및, 상기 접지 전압이 인가되는 소오스를 갖는 제 1 NMOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  18. 제 16 항에 있어서,
    상기 비교 수단은,
    상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 반전 입력 단자와, 상기 기준 전압이 인가되는 비반전 입력 단자 및, 상기 검출 신호의 출력을 위한 출력 단자를 갖는 차동 증폭기로 구성되는 데이터 출력 버퍼 회로.
  19. 제 15 항에 있어서,
    상기 제 1 지연 수단은,
    내부 전원 전압이 인가되는 전원 단자와 상기 풀업 CMOS 인버터의 p채널 트랜지스터 사이에 직렬 접속된 제 1 및 제 2 저항들과;
    상기 제 2 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 1 스위칭 수단을 포함하는 데이터 출력 버퍼 회로.
  20. 제 15 항에 있어서,
    상기 제 1 지연 수단은,
    상기 풀업 CMOS 인버터의 n채널 트랜지스터와 접지 전압이 인가되는 접지 단자 사이에 직렬 접속된 제 3 및 제 4 저항들과;
    상기 제 3 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 1 스위칭 수단을 포함하는 데이터 출력 버퍼 회로.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 제 1 스위칭 수단은,
    상기 반전 수단의 출력 단자에 게이팅되며, 상기 제 2 및 제 3 저항들의 양단 사이에 채널이 접속된 제 4 PMOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  22. 제 15 항에 있어서,
    상기 제 2 지연 수단은,
    상기 내부 전원 전압이 인가되는 전원 단자와 상기 풀다운 CMOS 인버터의 p채널 트랜지스터 사이에 직렬 접속된 제 5 및 제 6 저항들과;
    상기 제 6 저항 양단에 접속되며, 상기 반전된 검출 신호에 응답하여 온/오프되는 제 2 스위칭 수단을 포함하는 데이터 출력 버퍼 회로.
  23. 제 22 항에 있어서,
    상기 제 2 스위칭 수단은,
    상기 반전 수단의 출력 단자에 게이팅되며, 상기 제 6 저항의 양단 사이에 소오스-드레인 채널이 접속된 제 5 PMOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  24. 제 15 항에 있어서,
    상기 풀업 트랜지스터는, p채널 MOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
  25. 제 24 항에 있어서,
    상기 풀업 트랜지스터는, n채널 MOS 트랜지스터로 구성되는 데이터 출력 버퍼 회로.
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