JP4009354B2 - 内部電源電圧発生器回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の内部電源電圧発生器回路に関する。
【0002】
【従来の技術】
通常、半導体メモリ装置は次の長所のため外部から供給する電源電圧VCCと異なる内部電源電圧を用いる。第一長所は常用DRAMの電源標準化である。トランジスタのゲート酸化膜の薄膜化に伴って、64K世代から採用された標準電源5V以下ではトランジスタの信頼性を確保し難くなった。特に、この問題は16M世代以上では深刻である。従って、16M世代で電源電圧VCCを3.3Vに下げたし、64M世代以後にも下げ続けるべきである。しかし、使用者の立場からみると、コストの側面から少なくとも2乃至3世代程度は一定の外部電源電圧VCCを保つのが望ましい。このような問題点を解決し得る方法が内部電源電圧方式である。該内部電源電圧は、一定の外部電源電圧からトランジスタの内圧に合わせて降圧したものであって、微細トランジスタを動作させ得る。
【0003】
第二に、コスト低下のためのチップサイズの縮小という点である。チップサイズの縮小は素子の微細化につながり、よってトランジスタの内圧が下がる。しかし、メモリチップの製造者が任意に外部電源を下げ得ないので、内部電源電圧が用いられる。この結果、一つのチップに相異なる電源電圧VCCが用いられる。
【0004】
第三に、メモリが電池として駆動されることができる。高集積メモリが低電圧、低電力化すれば電池としても駆動し得ることも予想できる。しかし、電池は時間が経つにつれて電圧が下がるため該当高集積メモリは大幅の電源電圧VCCマージンが要求される。
【0005】
第四に、チップを高性能に設計し得る。例えば、内部電源電圧を外部電源電圧VCCより充分に低い電圧と設定すると、外部電源電圧が変動してもその影響を受けないメモリチップが得られる。そして、内部電源電圧が温度や工程条件の変動に対して積極的に変化すると、チップの内部回路は一定した性能を保ち得る。例えば、一般的に低電圧、高温となると、チップの動作速度は低下する。しかし、内部電源電圧が正の温度係数を有すると温度上昇によってチップの動作速度は遅くならない。さらに、工程条件の変化によってチップ内の各トランジスタのチャンネルの長さやスレショルド電圧の大きさが変化してもこのような工程条件の変化に連動するよう内部電源電圧を定めることによって工程条件の変化によるチップの動作速度の低下を防止し得る。
【0006】
このような長所から半導体メモリ装置では内部電源電圧発生器回路を用いる。
【0007】
通常、半導体メモリ装置にはメモリセルアレーを駆動するアレー内部電源電圧発生器回路と周辺回路を駆動する周辺回路内部電源電圧発生器回路とが備えられている。
【0008】
前記内部電源電圧発生器は一般的に一定の基準電圧と前記内部電源電圧発生器の出力を比較して出力電圧を一定に保たせる。
【0009】
図1は従来の技術の内部電源電圧発生器回路を示した図である。これを参照すれば、内部電源電圧発生器の出力信号のVIVGはフィードバックされて比較器110の入力となって基準電圧のVREFと比較される。
【0010】
もし、VIVGが基準電圧より高くなると、比較器110の出力は“ハイ”となる。そして、前記比較器110の出力が反転手段101を経た端子N103の電圧が“ロー”となって、バイアス部107のPMOSトランジスタ109を“ターンオン”させる。従って、前記バイアス部107の出力N105は“ハイ”となり、ドライバ130は“ターンオフ”されることによって、内部電源電圧は一定に保たれる。
【0011】
もし、VIVGが基準電圧より低い場合は、比較器110の出力は“ロー”となる。そして、前記比較器110の出力が反転手段101を経た端子N103の電圧が“ハイ”となって、バイアス部107のNMOSトランジスタ111を“ターンオン”させる。従って。前記バイアス部107のNMOSトランジスタ111とプリチャージ部120のPMOSトランジスタ113が同時に“ターンオン”される。従って、前記バイアス部107の出力N105の電圧は、バイアス部107のNMOSトランジスタ111とプリチャージ部120のPMOSトランジスタ113の幅と長さによって定まる。従って、前記ドライバ130はノードN105の所定電圧によって“ターンオン”され、よって内部電源電圧VIVGは上昇する。
【0012】
通常、半導体メモリ装置の読出し又は書込み動作において、メモリセルが選択されると内部電源電圧のVIVGがビットラインに伝達される。そして、ビットラインのセンシング動作が始まると、ビットラインペアの中で“ハイ”となるラインに内部電源電圧のVIVGが供給される。このとき、VIVGが基準電圧のVREF以下に下降する。そして、下降した内部電源電圧は再度内部電源電圧発生器回路の比較器110にフィードバックされて基準電圧のVREFと比較された後、ドライバ130を“ターンオン”させて内部電源電圧VIVGを上昇させる。そして、内部電源電圧VIVGが基準電圧VREFに達すると再び前記ドライバ130を“ターンオン”させることで内部電源電圧VIVGを一定に保つ。
【0013】
しかしながら、従来の技術の内部電源電圧発生器回路ではドライバの急な“ターンオン”又は“ターンオフ”によって、外部電源電圧VCCと接地電圧VSSが大きく揺れる現象が生ずる。該外部電源電圧VCCと接地電圧VSSの揺れは入力電圧のレベルなどチップ内の他の回路に影響を与えて誤動作を招く。
【0014】
【発明が解決しようとする課題】
従って、本発明の目的は内部電源電圧発生器のドライバの“ターンオン”又は“ターンオフ”動作を緩慢にして外部電源電圧VCCと接地電圧VSSのノイズを最小化する内部電源電圧発生器回路を提供することにある。
【0015】
【課題を解決するための手段】
前記本発明の目的を達成するために本発明による内部電源電圧発生器回路は、 内部電源電圧を所定の基準電圧と比較する比較器と、前記比較器の出力信号を遅延させる遅延ロジックと、前記比較器の出力端の論理状態の遷移に対して遅延応答するバイアス部と、前記内部電源電圧が前記基準電圧より低い場合、前記内部電源電圧を駆動するドライバとを具備する内部電源電圧発生器回路において、前記バイアス部は、前記遅延ロジックの出力を反転させる第1反転手段と、前記遅延ロジックの出力を反転させる第2反転手段と、その第1端子が外部電源電圧と連結される抵抗と、そのソースが前記抵抗の第2端子に接続され、前記第1反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より高い場合にゲーティングされるプルアップトランジスタと、そのソースが第2プルダウントランジスタのドレインに連結され、そのドレインが前記プルアップトランジスタのドレインと共通接続され、前記第2反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より低い場合にゲーティングされる第1プルダウントランジスタと、前記第1反転手段の出力信号に応答して一定の電圧を発生する電圧分割器と、前記電圧分割器の出力信号がゲートに印加され、そのソースが接地電圧に接続され、そのドレインが前記第1プルダウントランジスタのソースと共通接続される第2プルダウントランジスタとを具備し、前記バイアス部の出力端と前記外部電源電圧及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタを具備する。
【0016】
一方、本発明によるさらに他の内部電源電圧発生器回路は、内部電源電圧を所定の基準電圧と比較する比較器と、前記比較器の出力信号を遅延させる遅延ロジックと、前記比較器の出力端の論理状態の遷移に対して遅延応答するバイアス部と、前記内部電源電圧が前記基準電圧より低い場合、前記内部電源電圧を駆動するドライバとを具備する内部電源電圧発生器回路において、前記バイアス部は、前記遅延ロジックの出力を反転させる第1反転手段と、前記遅延ロジックの出力を反転させる第2反転手段と、その第1端子が外部電源電圧と連結される抵抗と、そのソースが前記抵抗の第2端子に接続され、前記第1反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より高い場合にゲーティングされるプルアップトランジスタと、そのソースが第2プルダウントランジスタのドレインに連結され、そのドレインが前記プルアップトランジスタのドレインと共通接続され、前記第2反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より低い場合にゲーティングされる第1プルダウントランジスタと、前記第2反転手段の出力信号に応答して一定の電圧を発生する電圧分割器と、前記電圧分割器の出力信号がゲートに印加され、そのソースが接地電圧に接続され、そのドレインが前記第1プルダウントランジスタのソースと共通接続される第2プルダウントランジスタと、前記バイアス部の出力端と前記外部電源電圧及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタを具備することを特徴とする。
【0017】
【発明の実施の形態】
図2は参考例による内部電源電圧発生器回路を示した図である。本参考例による内部電源電圧発生器回路は比較器210、バイアス部207、プリチャージ部220及びドライバ230からなる。
【0018】
前記比較器210は前記内部電源電圧発生器の出力信号のVIVGがフィードバックされてポジティブ入力されてネガティブ入力の基準電圧VREFと比較される。従って、前記VIVGが前記VREFより高い場合はその出力信号が“ハイ”の状態となり、前記VIVGが前記VREFより低い場合はその出力信号が“ロー”の状態となる。
【0019】
そして、前記バイアス部207は前記比較器210の出力端の論理状態の遷移に対して遅延応答して一定の電圧を発生する。そして、前記プリチャージ部220は前記バイアス部207の出力端N205の電圧をプリチャージさせる。そして、前記ドライバ230は前記内部電源電圧VIVGが前記基準電圧VREFより低い場合に、前記内部電源電圧VIVGを上昇させる。
【0020】
前記バイアス部207は反転手段201、抵抗227、プルアップトランジスタ209及びプルダウントランジスタ211よりなっている。前記反転手段201は前記比較器210の出力を反転させる。そして、前記抵抗227はその第1端子が外部電源電圧VCCと連結される。そして、前記プルアップトランジスタ209は前記反転手段201の出力N203に応答し、そのソースが前記抵抗の第2端子N204に接続される。従って、前記プルアップトランジスタ209は前記内部電源電圧VIVGが基準電圧VREFより高い場合に“ターンオン”される。そして、前記プルダウントランジスタ211は前記反転手段201の出力信号がゲートに印加され、そのソースが接地電圧VSSに接続され、ドレインが前記プルアップトランジスタ209のドレインと共通接続されて前記バイアス部の出力端N205となる。従って、前記プルダウントランジスタ211は前記内部電源電圧VIVGが基準電圧VREFより低い場合に“ターンオン”される。
【0021】
そして、前記プリチャージ部220はソースが外部電源電圧VCCに接続され、ドレインが前記バイアス部207の出力端N205に接続され、ゲートに接地電圧VSSが印加されることで前記バイアス部207の出力端N205をプリチャージさせるPMOSトランジスタからなる。
【0022】
そして、前記ドライバ230はソースが外部電源電圧VCCに接続され、ドレインが前記内部電源電圧VIVGと接続され、ゲートには前記バイアス部207の出力端N205の電圧が印加されて、前記内部電源電圧VIVGを駆動するPMOSトランジスタからなる。
【0023】
前記参考例による内部電源電圧発生器回路の動作を詳細に調べると次の通りである。
【0024】
前記内部電源電圧発生器の出力のVIVGのレベルが基準電圧のVREFのレベルより高いと、前記比較器210の出力は“ハイ”となり、前記反転手段201の出力N203は“ロー”となる。そして、前記バイアス部207のプルアップトランジスタ209が“ターンオン”され、前記バイアス部207の出力端N205の電圧が“ハイ”となる。そして、前記ドライバ230は“ターンオフ”されて前記VIVGのレベルは一定に保たれる。ところで、本参考例では前記抵抗227によって前記バイアス部207の出力端N205の電圧が上昇する速度が遅い。これによって、前記ドライバ230が“ターンオフ”される速度も遅くなって前記VIVGの急な下降を防止することができ、外部電源電圧の急な揺れも防止される。
【0025】
一方、前記内部電源電圧発生器の出力のVIVGのレベルが基準電圧のVREFのレベルより低いと、前記比較器210の出力は“ロー”となり、前記反転手段201の出力N203は“ハイ”となる。そして、前記バイアス部207のプルダウントランジスタ211が“ターンオン”される。従って、前記バイアス部207のNMOSトランジスタ211とプリチャージ部220のPMOSトランジスタ225が同時に“ターンオン”される。従って、前記バイアス部207の出力端N205の電圧は、バイアス部207のNMOSトランジスタ211とプリチャージ部220のPMOSトランジスタ225の幅と長さによって定まる。従って、前記ドライバ230は一定量で“ターンオン”されて内部電源電圧VIVGを上昇させる。ところで、本参考例では、前記抵抗227によって前記バイアス部207の出力端N205の電圧が下降する速度が遅く、よって、前記ドライバ230が“ターンオン”される速度も遅くなる。これによって、前記VIVGの急な上昇を防止することができ、外部電源電圧の急な揺れも防止される。
【0026】
さらに、前記バイアス部207に前記バイアス部207の出力端と前記外部電源電圧VCC及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタ235をさらに具備しても良い。前記キャパシタ235はVIVGの上昇又は下降時に、本参考例の前記バイアス部207の出力端N205の上昇又は下降時に、本実施例の前記バイアス部207の出力端N205の上昇又は下降速度をさらに落とすことで前記VIVGの急な揺れを防ぐ。
【0027】
そして、前記キャパシタ235を配置する時、前記バイアス部207の前記抵抗27を除いて前記第1プルアップトランジスタ209のソースを電源電圧VCCに直接に接続しても良い。
【0028】
図3は第2参考例による内部電源電圧発生器回路を示した図である。本実施例による内部電源電圧発生器回路は比較器310、遅延ロジック315、バイアス部307、プリチャージ部320及びドライバ330からなる。
【0029】
前記比較器は310は前記内部電源電圧発生器の出力のVIVGがフィードバックされてポジティブ入力されてネガティブ入力の基準電圧VREFと比較される。
【0030】
さらに、前記遅延ロジック315は前記比較器310の出力を遅延させる。前記遅延ロジック315はチップ内で内部電源電圧発生付近の電圧と内部電源電圧発生器から遠い電圧との差によって発生し得る誤動作を防止するためのものである。即ち、前記比較器310にフィードバックされて入力される内部電源電圧発生器の出力信号のVIVGを内部電源電圧発生器の付近で選択すると、内部電源電圧発生器の出力を直ぐフィードバックして前記内部電源電圧発生器の動作を中断させる。この場合、内部電源電圧発生器から遠い内部電源電圧がまだ基準電圧のVREFのレベルに回復する前に前記内部電源電圧発生器の動作を中断させる。このような過程が何度も繰り返される場合、内部電源電圧発生器から遠い内部電源電圧は下降し、続いてチップの誤動作を引き起こす。このような問題点を解決するために、遅延回路315を挿入して内部電源電圧発生器の中断を遅らせることによって内部電源電圧発生器から遠い内部電源電圧も基準電圧のVREFに充分に回復させる。
【0031】
そして、前記バイアス部307は前記遅延ロジック315の出力信号の遷移、究極的には比較器310の出力端の論理状態の遷移に対して遅延応答して一定電圧を発生する。そして、前記バイアス部307は第1反転手段301、第2反転手段302、抵抗327、プルアップトランジスタ309及びプルダウントランジスタ311から構成される。そして、前記第1及び第2反転手段301、302は前記遅延ロジック315の出力を反転させる。そして、前記抵抗327はその第1端子が外部電源電圧VCCと連結される。そして、前記プルアップトランジスタ309のゲートは前記第1反転手段301の出力N303に印加され、そのソースは前記抵抗327の第2端子N304に接続される。従って、前記プルアップトランジスタ309は前記内部電源電圧VIVGが基準電圧VREFより高い場合に“ターンオン”される。そして、前記プルダウントランジスタ311は前記第2反転手段302の出力N306に応答し、ソースが接地電圧VSSに接続され、ドレインが前記プルアップトランジスタ309のドレインと共通接続されて前記バイアス部307の出力端N305となる。従って、前記プルダウントランジスタ311は前記内部電源電圧VIVGが基準電圧VREFより低い場合に“ターンオン”される。
【0032】
前記バイアス部307で反転手段を第1反転手段301と第2反転手段302とに分離する理由は、前記バイアス部のプルアップトランジスタ309とプルダウントランジスタ311が同時に“ターンオン”される時間を縮めて電力の消耗を減らすためである。例えば、前記第1反転手段301のプルアップトランジスタの幅対長さの比(幅/長さ)は第1反転手段301のプルアップトランジスタの幅対長さの比(幅/長さ)より相当大きくし、前記第2反転手段のプルアップトランジスタの幅対長さの比(幅/長さ)は第2反転手段302のプルダウントランジスタの幅対長さの比(幅/長さ)より相当小さくすることである。
【0033】
さらに、前記プリチャージ部320は、前記バイアス部307の出力端N305の電圧をプリチャージさせる。前記プリチャージ部320は、ソースが外部電源電圧VCCに接続され、ドレインは前記バイアス部307の出力端N305に接続され、ゲートに接地電圧VSSが印加されて前記バイアス部307の出力端N305をプリチャージさせるPMOSトランジスタからなる。
【0034】
そして、前記トライバ330は、前記バイアス部307の出力端N305の電圧に応答して内部電源電圧VIVGを駆動する。本実施例において、前記ドライバ330はソースが外部電源電圧VCCに接続され、ドレインは前記内部電源電圧VIVGと接続され、ゲートには前記バイアス部307の出力端N305の電圧が印加されて前記内部電源電圧VIVGを駆動するPMOSトランジスタからなる。
【0035】
前記内部電源電圧発生器の出力のVIVGのレベルが基準電圧のVREFのレベルより高いと、前記比較器310の出力は“ハイ”となり、前記第1反転手段301の出力N303は“ロー”となる。そして、前記バイアス部307のプルアップトランジスタ309が“ターンオン”され、前記バイアス部307の出力端N305の電圧が“ハイ”となる。そして、前記ドライバ330は“ターンオフ”されて前記VIVGのレベルは一定に保たれる。ところで、本参考例では前記抵抗327によって前記バイアス部307の出力端N305の電圧が上昇する速度が遅い。この結果、前記ドライバ330が“ターンオフ”される速度も遅くなり、よって前記VIVGの急な下降を防止することができ、外部電源電圧の急な揺れも防げる。
【0036】
一方、前記内部電源電圧発生器の出力のVIVGのレベルが基準電圧のVREFのレベルより低いと、前記比較器310の出力は“ロー”となり、前記第2反転手段302の出力N306は“ハイ”となる。そして、前記バイアス部307のプルダウントランジスタ311が“ターンオン”される。従って、前記バイアス部307のNMOSトランジスタ311とプリチャージ部320のPMOSトランジスタ325が同時に“ターンオン”される。従って、前記バイアス部307の出力端N305の電圧はバイアス部307のNMOSトランジスタ311とプリチャージ部320のPMOSトランジスタ325の幅と長さによって定まる。従って、ドライバ330は一定量で“ターンオン”されて内部電源電圧VIVGを上昇させる。しかし、本実施例では、前記抵抗327によって前記バイアス部307の出力端N305の電圧が下降する速度が遅い。この結果、前記ドライバ330が“ターンオン”される速度も遅くなり、よって内部電源電圧の急な上昇を防止することができ、外部電源電圧の急な揺れも防げる。
【0037】
さらに、本参考例の前記バイアス部307に前記バイアス部307の出力端N305と前記外部電源電圧VCC及び接地電圧VSS中の選択されたいずれか一つとの間に形成されるキャパシタ335をさらに具備しても良い。前記キャパシタ335はVIVGの上昇又は下降時に、本実施例の前記バイアス部307の出力端N305の上昇又は下降速度をさらに落とすことで前記VIVGの急な揺れを防ぐ。
【0038】
さらに、前記キャパシタ335を配置する時、前記バイアス部307の前記抵抗327を除いて前記プルアップトランジスタ309のソースを電源電圧VCCに直接に接続しても良い。
【0039】
図4は本発明の第1実施例による内部電源電圧発生器回路を示した図である。本実施例による内部電源電圧発生器回路は図3の第2参考例と同様に、比較器410遅延ロジック415、バイアス部407、プリチャージ部420及びドライバ430からなる。しかし、前記バイアス部407は前記図3の第2参考例のバイアス部307と異なる。
【0040】
図4を参照すれば、前記比較器410は前記内部電源電圧発生器の出力のVIVGがフィードバックされてポジティブ入力されてネガティブ入力の基準電圧VREFと比較される。
【0041】
そして、前記遅延ロジック415は前記比較器410の出力を遅延させる。前記遅延ロジック415はチップ内で内部電源電圧発生器付近の電圧と内部電源電圧発生器から遠い電圧との差によって発生する誤動作を防止し得る。
【0042】
さらに、前記バイアス部407は前記遅延ロジック415の出力信号に応答して一定の電圧を発生する。ここで、前記遅延ロジック415の出力信号の論理状態は前記比較器410の出力信号の論理状態と同一である。そして、前記バイアス部407は第1反転手段401、第2反転手段402、抵抗427、プルアップトランジスタ409及び第1プルダウントランジスタ411、第2プルダウントランジスタ413及び電圧分割器407aから構成される。そして、前記抵抗427は、その第1端子が外部電源電圧VCCと連結される。そして、前記第1及び第2反転手段401、402は前記遅延ロジック415の出力を反転させる。そして、前記プルアップトランジスタ409は前記第1反転手段401の出力N403に応答し、ソースが電源端N404に接続される。従って、前記プルアップトランジスタ409は前記内部電源電圧VIVGが基準電圧VREFより高い場合に“ターンオン”される。そして、前記第1プルダウントランジスタ411は前記第2反転手段402の出力N406に応答し、ソースが前記第2プルダウントランジスタ413のドレインに接続され、ドレインは前記プルアップトランジスタ409のドレインと共通接続されて前記バイアス部407の出力端N405となる。従って、前記第1プルダウントランジスタ411は前記内部電源電圧VIVGが基準電圧VREFより低い場合に“ターンオン”される。そして、電圧分割器407aは前記第1反転手段401の出力N403に応答して一定の電圧を出力する。そして、前記第2プルダウントランジスタ413は前記電圧分割器407aの出力N422がゲートに印加され、ソースが接地電圧VSSに接続され、ドレインが前記第1プルダウントランジスタ411のソースと共通接続される。
【0043】
しかしながら、前記電圧分割器407aは、第1PMOSトランジスタ415、第2PMOSトランジスタ417、第1NMOSトランジスタ419及び第2NMOSトランジスタ421からなっている。前記第1PMOSトランジスタ415はソースが電源電圧VCCに接続され、ゲートに前記第1反転手段401の出力端N403が印加される。そして、前記第2PMOSトランジスタ417はソースが電源電圧VCCに接続され、ゲートに接地電圧VSSが印加され、ドレインは前記第1PMOSトランジスタ415のドレインと共通接続される。そして、前記第1NMOSトランジスタ419はゲートに前記第1反転手段401の出力N403が印加され、ドレインは前記第1及び第2PMOSトランジスタ415,417のドレインと共通接続されて前記電圧分割器407aの出力N422となる。そして、前記第2NMOSトランジスタ421はソースが電源電圧VSSに接続され、ゲートとドレインが前記第1NMOSトランジスタのソースと共通接続される。
【0044】
前記電圧分割器407aは、前記第1反転手段401の出力N403が“ハイ”状態の場合、前記電圧分割器407aの第1PMOSトランジスタ415は“ターンオフ”され、前記電圧分割器407aの第1NMOSトランジスタ419は“ターンオン”される。従って、電圧分割器407aの出力N422は前記第2PMOSトランジスタ417と前記第2NMOSトランジスタ421によって定まる。
【0045】
そして、前記第1反転手段401の出力N403が“ロー”の状態の場合、前記電圧分割器407aの第1PMOSトランジスタ415は“ターンオン”され、前記電圧分割器407aの第1NMOSトランジスタ419は“ターンオフ”される。従って、前記電圧分割器407aの出力N422は“ハイ”状態となる。
【0046】
そして、前記抵抗427は前記バイアス部407の電源端N404と外部電源電圧VCCを連結する。
【0047】
そして、前記キャパシタ435は、前記バイアス部407の出力端N405と接地電圧VSSとの間に形成される。前記キャパシタ435はソースとドレインが接地電圧VSSと共通接続され、ゲートに前記バイアス部の出力端N405が接続されるNMOSトランジスタから構成される。さらに、前記キャパシタ435は、ソースとドレインが外部電源電圧VCCと共通接続され、ゲートに前記バイアス部の出力端N405が接続されるPMOSトランジスタからなっても良い。 そして、前記プリチャージ部420は前記バイアス部407の出力端N405の電圧をプリチャージさせる。本実施例の前記プリチャージ部420は、ソースが外部電源電圧VCCに接続され、ドレインは前記バイアス部407の出力端N405に接続され、ゲートに接地電圧VSSが印加されて前記バイアス部407の出力端N405をプリチャージさせるPMOSトランジスタからなる。
【0048】
さらに、前記ドライバ430は、前記バイアス部407の出力端N405の電圧に応答して内部電源電圧VIVGを駆動する。本実施例において、前記ドライバ430は、ソースが外部電源電圧VCCに接続され、ドレインは前記内部電源電圧VIVGと接続され、ゲートにはバイアス部407の出力端N405の電圧が印加されて前記内部電源電圧VIVGを駆動するPMOSトランジスタからなる。
【0049】
前記内部電源電圧発生器の出力のVIVGのレベルが基準電圧のVREFのレベルより高いと、前記比較器410の出力は“ハイ”となり、前記第1反転手段401の出力N403は“ロー”となる。従って、前記バイアス部407のプルアップトランジスタ409が“ターンオン”される。そして、前記第2反転手段402の出力N406は“ロー”となって前記第1NMOSトランジスタ411を“ターンオフ”の状態にする。従って、前記バイアス部407の出力は“ハイ”となり、前記ドライバ430は“ターンオフ”される。これによって、前記VIVGのレベルは一定に保たれる。しかしながら、本実施例では前記抵抗427とキャパシタ435によって前記バイアス部407の出力端N305の電圧が上昇する速度が遅い。この結果、前記ドライバ430が“ターンオフ”される速度も遅くなり、よって前記外部電源電圧の急な揺れも防止される。
【0050】
一方、前記内部電源電圧発生器の出力のVIVGのレベルが基準電圧のVREFのレベルより低いと、前記比較器410の出力は“ロー”となり、前記第1反転手段401の出力N403は“ハイ”となる。従って、前記バイアス部407のプルアップトランジスタ409が“ターンオフ”される。そして、前記第2反転手段402の出力N406は“ハイ”となって前記第1NMOSトランジスタ411を“ターンオン”状態にする。そして、前記第1反転手段401の出力N403が“ハイ”の場合、前記電圧分割器407aの出力N422は一定の電圧を保って前記第2NMOSトランジスタ413を“ターンオン”させる。
【0051】
従って、前記バイアス部407の第1NMOSトランジスタ411と第2NMOSトランジスタ413及びプリチャージ部420のPMOSトランジスタ425が同時に“ターンオン”される。これによって、前記バイアス部407の出力N405の電圧はバイアス部407の第1NMOSトランジスタ411と第2NMOSトランジスタ413及びプリチャージ部420のPMOSトランジスタ425の幅と長さによって決定される。従って、前記ドライバ430は一定量で“ターンオン”されて内部電源電圧VIVGを上昇させる。ところで、本実施例では前記抵抗427と前記キャパシタ435によって前記バイアス部407の出力端N405の電圧が下降する速度が遅い。この結果、前記ドライバ430が“ターンオン”される速度も遅くなり、よって内部電源電圧の急な上昇が防止され、外部電源電圧の急な揺れが防げる。
【0052】
図5は本発明の第2実施例による内部電源電圧発生器回路を示した図である。本実施例による内部電源電圧発生器回路は図4の第1実施例と同様に、比較器510遅延ロジック515、バイアス部507、抵抗527、キャパシタ535、プリチャージ部520及びドライバ530からなる。しかし、前記バイアス部507は前記図4の第1実施例のバイアス部407と異なる。
【0053】
即ち、バイアス部507の電圧分割器507aは、第1反転手段501の出力N503ではなく第2反転手段502の出力N506に応答して一定の電圧を出力する。その他の構成、作用及び効果は図4の第3実施例と同一である。従って、本実施例によっても内部電源電圧VIVG及び外部電源電圧の急な揺れを防止し得る。
【0054】
【発明の効果】
本発明は前記の実施例に限定されず、多くの変形が本発明の技術的思想内で当業者によって可能なことは明白である。
【0055】
前述したような本発明の内部電源電圧発生器回路によって内部電源電圧発生器回路動作時にドライバの“ターンオン”又は“ターンオフ”動作を緩慢にすることで、外部電源電圧VCCと接地電圧VSSのノイズを減らし、安定した内部電源電圧を供給してチップ内の他回路の誤動作を防止し得る。
【図面の簡単な説明】
【図1】 従来の技術の内部電源電圧発生器回路を示した図である。
【図2】 参考例による内部電源電圧発生器回路を示した図である。
【図3】 本発明の第2参考例による内部電源電圧発生器回路を示した図である。
【図4】 本発明の第1実施例による内部電源電圧発生器回路を示した図である。
【図5】 本発明の第2実施例による内部電源電圧発生器回路を示した図である。
Claims (4)
- 内部電源電圧を所定の基準電圧と比較する比較器と、
前記比較器の出力信号を遅延させる遅延ロジックと、
前記比較器の出力端の論理状態の遷移に対して遅延応答するバイアス部と、
前記内部電源電圧が前記基準電圧より低い場合、前記内部電源電圧を駆動するドライバとを具備する内部電源電圧発生器回路において、
前記バイアス部は、前記遅延ロジックの出力を反転させる第1反転手段と、
前記遅延ロジックの出力を反転させる第2反転手段と、
その第1端子が外部電源電圧と連結される抵抗と、
そのソースが前記抵抗の第2端子に接続され、前記第1反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より高い場合にゲーティングされるプルアップトランジスタと、
そのソースが第2プルダウントランジスタのドレインに連結され、そのドレインが前記プルアップトランジスタのドレインと共通接続され、前記第2反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より低い場合にゲーティングされる第1プルダウントランジスタと、
前記第1反転手段の出力信号に応答して一定の電圧を発生する電圧分割器と、
前記電圧分割器の出力信号がゲートに印加され、そのソースが接地電圧に接続され、そのドレインが前記第1プルダウントランジスタのソースと共通接続される第2プルダウントランジスタとを具備し、
前記バイアス部の出力端と前記外部電源電圧及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタを具備することを特徴とする半導体メモリ装置の内部電源電圧発生器回路。 - 前記電圧分割器は、そのソースが前記外部電源電圧に接続され、そのゲートに前記電圧分割器の入力信号が印加される第1PMOSトランジスタと、
そのソースが前記外部電源電圧に接続され、そのゲートに接地電圧が接続される第2PMOSトランジスタと、
そのゲートに前記電圧分割器の入力信号が印加され、そのドレインが前記第1PMOSトランジスタのドレイン及び第2PMOSトランジスタのドレインと共通接続される第1NMOSトランジスタと、
そのソースが接地電圧に接続され、そのゲートとドレインが前記第1NMOSトランジスタのソースと共通接続される第2NMOSトランジスタとを具備することを特徴とする請求項1に記載の半導体メモリ装置の内部電源電圧発生器回路。 - 内部電源電圧を所定の基準電圧と比較する比較器と、
前記比較器の出力信号を遅延させる遅延ロジックと、
前記比較器の出力端の論理状態の遷移に対して遅延応答するバイアス部と、
前記内部電源電圧が前記基準電圧より低い場合、前記内部電源電圧を駆動するドライバとを具備する内部電源電圧発生器回路において、
前記バイアス部は、前記遅延ロジックの出力を反転させる第1反転手段と、
前記遅延ロジックの出力を反転させる第2反転手段と、
その第1端子が外部電源電圧と連結される抵抗と、
そのソースが前記抵抗の第2端子に接続され、前記第1反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より高い場合にゲーティングされるプルアップトランジスタと、
そのソースが第2プルダウントランジスタのドレインに連結され、そのドレインが前記プルアップトランジスタのドレインと共通接続され、前記第2反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より低い場合にゲーティングされる第1プルダウントランジスタと、
前記第2反転手段の出力信号に応答して一定の電圧を発生する電圧分割器と、
前記電圧分割器の出力信号がゲートに印加され、そのソースが接地電圧に接続され、そのドレインが前記第1プルダウントランジスタのソースと共通接続される第2プルダウントランジスタと、
前記バイアス部の出力端と前記外部電源電圧及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタを具備することを特徴とする半導体メモリ装置の内部電源電圧発生器回路。 - 前記電圧分割器は、そのソースが前記外部電源電圧に接続され、そのゲートに前記電圧分割器の入力信号が印加される第1PMOSトランジスタと、
そのソースが前記外部電源電圧に接続され、そのゲートに接地電圧が接続される第2PMOSトランジスタと、
そのゲートに前記電圧分割器の入力信号が印加され、そのドレインが前記第1PMOSトランジスタのドレイン及び第2PMOSトランジスタのドレインと共通接続される第1NMOSトランジスタと、
そのソースが接地電圧に接続され、そのゲートとドレインが前記第1NMOSトランジスタのソースと共通接続される第2NMOSトランジスタとを具備することを特徴とする請求項3に記載の半導体メモリ装置の内部電源電圧発生器回路。
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