JP2786572B2 - ビット線の電圧スイングが制限された半導体メモリ用センス回路 - Google Patents
ビット線の電圧スイングが制限された半導体メモリ用センス回路Info
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- G11C7/065—Differential amplifiers of latching type
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ用のセン
ス回路に関し、より詳しくは、ビット線電圧スイングを
制限するためのパルス式センス・クロックを含む、セン
ス回路に関する。
ス回路に関し、より詳しくは、ビット線電圧スイングを
制限するためのパルス式センス・クロックを含む、セン
ス回路に関する。
【０００２】
【従来の技術】関連する従来技術は知られていない。代
替技術の背景技術は以下の通りである。
替技術の背景技術は以下の通りである。
【０００３】米国特許第４８１６７０６号明細書には、
交差結合センス増幅器の実施例が２つのＰＭＯＳデバイ
スを含み、これらのデバイスのゲートが接地されて、メ
モリ・ビット線の下方電圧スイングをセンス増幅器の接
地ゲートＰＭＯＳデバイスのしきい値電圧（ＶTP）の絶
対値にクランプするという、集積回路メモリ用の新規な
センス増幅器及びデカップリング・デバイス構造が開示
されている。この制限された電圧スイングは、蓄電コン
デンサの電荷蓄積に影響を及ぼさない。セル・トランジ
スタのしきい値電圧（ＶT）の絶対値の方が大きいから
である。ビット線のプレチャージは、それぞれＶDD及び
｜ＶTP｜に充電された２本のビット線を等電位にするこ
とによって達成される。センス増幅器の一方のノード
は、ＶDDのスイングを保持しており、ＤＡＴＡバスに接
続するのが好都合である。センス増幅器のビット線スイ
ングは、ＶDD−｜ＶTP｜までに制限され、電荷蓄積及び
プレチャージ・レベルに悪影響を及ぼさずに、電力が節
約される。
交差結合センス増幅器の実施例が２つのＰＭＯＳデバイ
スを含み、これらのデバイスのゲートが接地されて、メ
モリ・ビット線の下方電圧スイングをセンス増幅器の接
地ゲートＰＭＯＳデバイスのしきい値電圧（ＶTP）の絶
対値にクランプするという、集積回路メモリ用の新規な
センス増幅器及びデカップリング・デバイス構造が開示
されている。この制限された電圧スイングは、蓄電コン
デンサの電荷蓄積に影響を及ぼさない。セル・トランジ
スタのしきい値電圧（ＶT）の絶対値の方が大きいから
である。ビット線のプレチャージは、それぞれＶDD及び
｜ＶTP｜に充電された２本のビット線を等電位にするこ
とによって達成される。センス増幅器の一方のノード
は、ＶDDのスイングを保持しており、ＤＡＴＡバスに接
続するのが好都合である。センス増幅器のビット線スイ
ングは、ＶDD−｜ＶTP｜までに制限され、電荷蓄積及び
プレチャージ・レベルに悪影響を及ぼさずに、電力が節
約される。
【０００４】Ｋ．Ｓ．グレイ(Gray)の論文"REDUCED VOL
TAGE BITLINE RESTORE CIRCUIT"、ＩＢＭテクニカル・
ディクスロージャ・ブルテン（Technical Disclosure B
ulletin）No.32、No.10B（1990年3月)pp.427〜429に
は、ビット線のプルアップ電圧レベルが供給電圧ＶDDよ
りも低くなり得る、半導体メモリ用電圧低下回路を開示
している。
TAGE BITLINE RESTORE CIRCUIT"、ＩＢＭテクニカル・
ディクスロージャ・ブルテン（Technical Disclosure B
ulletin）No.32、No.10B（1990年3月)pp.427〜429に
は、ビット線のプルアップ電圧レベルが供給電圧ＶDDよ
りも低くなり得る、半導体メモリ用電圧低下回路を開示
している。
【０００５】
【発明が解決しようとする課題】本発明の一目的は、サ
ブミクロンＤＲＡＭメモリ・セル・アレイ用の、高速低
電力のセンス回路を提供することにある。
ブミクロンＤＲＡＭメモリ・セル・アレイ用の、高速低
電力のセンス回路を提供することにある。
【０００６】本発明の他の目的は、セル・アレイ及び電
力低下の信頼性を確保するため、外部電圧から内部電圧
に変換する内部電圧交換器をチップ上に含む、センス回
路を提供することにある。
力低下の信頼性を確保するため、外部電圧から内部電圧
に変換する内部電圧交換器をチップ上に含む、センス回
路を提供することにある。
【０００７】本発明の他の目的は、パルス・センス・ク
ロックを用いて上昇ビット線電圧のスイングを制限す
る、新しいパルス式センス方式を提供することにある。
ロックを用いて上昇ビット線電圧のスイングを制限す
る、新しいパルス式センス方式を提供することにある。
【０００８】本発明の他の目的は、低雑音でセル・アレ
イのデバイス信頼性を確保しながら、大幅に高速かつ低
電力でセンスを行うセンス回路を提供することにある。
イのデバイス信頼性を確保しながら、大幅に高速かつ低
電力でセンスを行うセンス回路を提供することにある。
【０００９】本発明のダイナミック・ランダム・アクセ
ス・メモリは、上昇電圧レベルに接続された第１の素子
と、下降電圧レベルに接続された第２の素子とを有する
スイッチング手段と、上記第１の素子に接続された第１
ノードと上記第２の素子に接続された第２ノードとを含
むセンス増幅器回路と、第１電圧レベルから上記上昇電
圧レベル方向に上昇ビット・スイングする信号電圧を載
せる上記センス増幅器に接続された第１ビット線と、上
記第１ビット線の電圧に基づいて上記第１の素子を選択
的に活動化させて上記上昇電圧レベルを上記センス増幅
器の上記第１ノードに接続させ、上記第１ビット線上の
上記上昇ビット・スイングを上記上昇電圧レベルより低
く上記第１電圧レベルより高い第２電圧レベルに制限す
る上記スイッチング手段に接続された制御手段とを含
む。制御手段は、第１ビット線のビット・スイングを、
上記第１素子を活動化させて第１電圧レベルから第２電
圧レベルより高い電圧までオーバドライブさせた後、ビ
ット線の電圧を検知して上記第１素子を非活動化させ、
第２電圧レベルに制限する。
ス・メモリは、上昇電圧レベルに接続された第１の素子
と、下降電圧レベルに接続された第２の素子とを有する
スイッチング手段と、上記第１の素子に接続された第１
ノードと上記第２の素子に接続された第２ノードとを含
むセンス増幅器回路と、第１電圧レベルから上記上昇電
圧レベル方向に上昇ビット・スイングする信号電圧を載
せる上記センス増幅器に接続された第１ビット線と、上
記第１ビット線の電圧に基づいて上記第１の素子を選択
的に活動化させて上記上昇電圧レベルを上記センス増幅
器の上記第１ノードに接続させ、上記第１ビット線上の
上記上昇ビット・スイングを上記上昇電圧レベルより低
く上記第１電圧レベルより高い第２電圧レベルに制限す
る上記スイッチング手段に接続された制御手段とを含
む。制御手段は、第１ビット線のビット・スイングを、
上記第１素子を活動化させて第１電圧レベルから第２電
圧レベルより高い電圧までオーバドライブさせた後、ビ
ット線の電圧を検知して上記第１素子を非活動化させ、
第２電圧レベルに制限する。
【００１０】
【実施例】図１及び図２は、サブミクロン技術によるＤ
ＲＡＭなどの半導体メモリ用の従来技術の高速低電力セ
ンス回路の概略図である。図１に示した構造は、セル・
アレイの信頼性を確保し、チップの電力消費を低減する
ため、５ボルト程度の外部電圧ＶCCから約３．３ボルト
の内部電圧ＶDDに変換する、内部電圧変換器１０をチッ
プ上に含んでいる。図２は、図１の回路における信号の
波形を示している。
ＲＡＭなどの半導体メモリ用の従来技術の高速低電力セ
ンス回路の概略図である。図１に示した構造は、セル・
アレイの信頼性を確保し、チップの電力消費を低減する
ため、５ボルト程度の外部電圧ＶCCから約３．３ボルト
の内部電圧ＶDDに変換する、内部電圧変換器１０をチッ
プ上に含んでいる。図２は、図１の回路における信号の
波形を示している。
【００１１】もう１つの既知の技法であるパルス式セン
ス方式が、図３及び図４に示されている。図３は、電圧
調整器１２を用いるパルス式センス技法を示し、図４
は、図３の回路の信号の波形を示している。図に示すよ
うに、この回路は、φ1のパルス式センス・クロックを
使用して、下降ビット線の電圧をセル用ＰＭＯＳトラン
ジスタのしきい値電圧Ｖtpに等しい値にクランプする。
ただし、上昇ビット線は、φ2の標準センス・クロック
を使って内部電圧ＶDDにプレチャージされている。した
がって、５Ｖの外部電圧ＶCCを３Ｖの内部電圧ＶDDまで
低下させない限り、セル・アレイの信頼性は保証されな
い。したがって、図３に設けられているようなオンチッ
プ電圧調整器が必要である。
ス方式が、図３及び図４に示されている。図３は、電圧
調整器１２を用いるパルス式センス技法を示し、図４
は、図３の回路の信号の波形を示している。図に示すよ
うに、この回路は、φ1のパルス式センス・クロックを
使用して、下降ビット線の電圧をセル用ＰＭＯＳトラン
ジスタのしきい値電圧Ｖtpに等しい値にクランプする。
ただし、上昇ビット線は、φ2の標準センス・クロック
を使って内部電圧ＶDDにプレチャージされている。した
がって、５Ｖの外部電圧ＶCCを３Ｖの内部電圧ＶDDまで
低下させない限り、セル・アレイの信頼性は保証されな
い。したがって、図３に設けられているようなオンチッ
プ電圧調整器が必要である。
【００１２】パルス式センス方式のもう１つの欠点は、
交差結合ＰＭＯＳ対が内部電圧ＶDDから動作するので、
センス速度が著しく遅くなることである。また、電圧調
整回路が必要なために、設計スペースが著しく増加する
だけでなく、動作モードでも待機モードでも電力消費量
が増加する。電力消費量が増加すると、チップが低電力
の応用分野で競争力がなくなるだけでなく、センス開始
時にＶDD内部バス上の雑音も増大する。この結果、蓄積
された電荷を失う可能性があり、場合によってはＣＭＯ
Ｓラッチアップを引き起こすこともある。
交差結合ＰＭＯＳ対が内部電圧ＶDDから動作するので、
センス速度が著しく遅くなることである。また、電圧調
整回路が必要なために、設計スペースが著しく増加する
だけでなく、動作モードでも待機モードでも電力消費量
が増加する。電力消費量が増加すると、チップが低電力
の応用分野で競争力がなくなるだけでなく、センス開始
時にＶDD内部バス上の雑音も増大する。この結果、蓄積
された電荷を失う可能性があり、場合によってはＣＭＯ
Ｓラッチアップを引き起こすこともある。
【００１３】図５及び図６に概略図で示した本発明で
は、オンチップ電圧調整器も発生器もなしで以上の欠点
を解決する、新規なアーキテクチュアが提供される。図
５はＣＭＯＳ ＤＲＡＭメモリ・アレイ用のオフセット
・ビット線の回路図を示し、図６は、図５の回路のタイ
ミング図を示している。図５のアーキテクチュアでは、
ＰＭＯＳアレイのＤＲＡＭと仮定して、電圧調整回路も
発生回路もなしに、メモリ・アレイ及びそれに関連する
ワード線ドライバ１４用に外部電圧ＶCCを使用する。上
昇電圧レベルはＶCCに一致させてある。センス中、パル
ス式センス・クロックを使って上昇ビット線及び下降ビ
ット線電圧スイングをＶBH及びＶBLL（第２電圧レベル
及び第３電圧レベル）に制限することにより、メモリ・
アレイの信頼性及びその電力消費量に関する心配が克服
される。これにより、必要な電流が安定したＶCC及びＶ
SSバス線から直接供給されるので、低い雑音で高速のビ
ット線センスが可能となる。（ＶBLL−ＶSS）のオフセ
ット電圧が、ワード線ブースト回路を使用せずに、セル
・トランジスタのゲートに大きなオーバードライブをも
たらす。他方、（ＶCC−ＶBH）のオフセット電圧が、ア
レイ・バイアスやワード線高電圧発生回路なしに、アレ
イ・バイアス電圧またはオフセット・ワード線電圧ある
いはその両方を与える。
は、オンチップ電圧調整器も発生器もなしで以上の欠点
を解決する、新規なアーキテクチュアが提供される。図
５はＣＭＯＳ ＤＲＡＭメモリ・アレイ用のオフセット
・ビット線の回路図を示し、図６は、図５の回路のタイ
ミング図を示している。図５のアーキテクチュアでは、
ＰＭＯＳアレイのＤＲＡＭと仮定して、電圧調整回路も
発生回路もなしに、メモリ・アレイ及びそれに関連する
ワード線ドライバ１４用に外部電圧ＶCCを使用する。上
昇電圧レベルはＶCCに一致させてある。センス中、パル
ス式センス・クロックを使って上昇ビット線及び下降ビ
ット線電圧スイングをＶBH及びＶBLL（第２電圧レベル
及び第３電圧レベル）に制限することにより、メモリ・
アレイの信頼性及びその電力消費量に関する心配が克服
される。これにより、必要な電流が安定したＶCC及びＶ
SSバス線から直接供給されるので、低い雑音で高速のビ
ット線センスが可能となる。（ＶBLL−ＶSS）のオフセ
ット電圧が、ワード線ブースト回路を使用せずに、セル
・トランジスタのゲートに大きなオーバードライブをも
たらす。他方、（ＶCC−ＶBH）のオフセット電圧が、ア
レイ・バイアスやワード線高電圧発生回路なしに、アレ
イ・バイアス電圧またはオフセット・ワード線電圧ある
いはその両方を与える。
【００１４】より詳細な実施態様が容易に理解できるよ
うに、図５において、まず、ワード線（ＷＬ）ドライバ
回路１４、ｎ型ウェル中のＰＭＯＳセル・アレイ（ＱＰ
cell）１６、ＣＭＯＳ交差結合センス増幅器（ＱＰ1、
ＱＰ2、ＱＮ1、ＱＮ2）１８、スイッチング手段として
のセンス・クロック・ドライバ（ＱＰ3及びＱＮ3）２
０、及び制御手段に含まれるビット線監視回路２２に注
目する。この回路は、全アレイ回路用にＶCC及びＶSSの
外部電圧を使用する。この実施例では上昇電圧レベルは
ＶCCに一致させ、下降電圧レベルはＶSSに一致させてい
る。ＰＭＯＳアレイ用ｎ型ウエルは、アレイ・バイアス
発生回路なしに、ＶCCにバイアスされる。ＶCCを用いて
バイアスされたｎ型ウエルはまた、ＶCCバス線２６用の
大きな減結合コンデンサ２４をも提供し、その結果、低
雑音設計が得られる。また待機時におけるワード線の高
電圧（ＶWLH）が、ＷＬドライバ中のＰＭＯＳトランジ
スタ２８によってＶCCまで引き上げられる。アレイが選
択されると、ワード線（ＷＬ）のうちの１本が、ワード
線ブースト回路なしに、ＶSSのワード線低電圧（ＶWL
L）まで急速に下降する。簡単なＣＭＯＳワード線ドラ
イバが、ＷＬブースト回路を用いる既存の手法よりも高
速のワード線遷移を与える。初期ビット線はＱＰcellの
しきい値ＶTPよりも大きなＶEQにプレチャージされてい
るので、ＷＬブーストなしで、従来の１／２ＶCCセンス
よりも信号の発生がかなり速い。その結果、アクセス・
セルからのビット線（ＢＬ）３０上に現れる信号電荷
が、パルス式センス・クロック（φSN及びφSP）によっ
て、センス増幅器中で速やかに検出される。上昇ＢＬを
充電し、下降ＢＬを放電するのに必要な電流は、それぞ
れＶCC電圧及びＶSS電圧が制御された電源供給端（φSN
及びφSP）から供給されるので、ＱＰ3デバイス及びＱ
Ｎ3デバイス上でのゲート・オーバードライブをより大
きくし、センス速度は非常に速くなる。本発明は、電源
供給端（φSN及びφSP）をＢＬの最終到達電圧（第２電
圧レベル）以上にスイングさせ、かつＢＬの最終到達電
圧を保証するものである。このため、上昇基準ビット線
（ＲＢＬ３４）及び下降基準ビット線
うに、図５において、まず、ワード線（ＷＬ）ドライバ
回路１４、ｎ型ウェル中のＰＭＯＳセル・アレイ（ＱＰ
cell）１６、ＣＭＯＳ交差結合センス増幅器（ＱＰ1、
ＱＰ2、ＱＮ1、ＱＮ2）１８、スイッチング手段として
のセンス・クロック・ドライバ（ＱＰ3及びＱＮ3）２
０、及び制御手段に含まれるビット線監視回路２２に注
目する。この回路は、全アレイ回路用にＶCC及びＶSSの
外部電圧を使用する。この実施例では上昇電圧レベルは
ＶCCに一致させ、下降電圧レベルはＶSSに一致させてい
る。ＰＭＯＳアレイ用ｎ型ウエルは、アレイ・バイアス
発生回路なしに、ＶCCにバイアスされる。ＶCCを用いて
バイアスされたｎ型ウエルはまた、ＶCCバス線２６用の
大きな減結合コンデンサ２４をも提供し、その結果、低
雑音設計が得られる。また待機時におけるワード線の高
電圧（ＶWLH）が、ＷＬドライバ中のＰＭＯＳトランジ
スタ２８によってＶCCまで引き上げられる。アレイが選
択されると、ワード線（ＷＬ）のうちの１本が、ワード
線ブースト回路なしに、ＶSSのワード線低電圧（ＶWL
L）まで急速に下降する。簡単なＣＭＯＳワード線ドラ
イバが、ＷＬブースト回路を用いる既存の手法よりも高
速のワード線遷移を与える。初期ビット線はＱＰcellの
しきい値ＶTPよりも大きなＶEQにプレチャージされてい
るので、ＷＬブーストなしで、従来の１／２ＶCCセンス
よりも信号の発生がかなり速い。その結果、アクセス・
セルからのビット線（ＢＬ）３０上に現れる信号電荷
が、パルス式センス・クロック（φSN及びφSP）によっ
て、センス増幅器中で速やかに検出される。上昇ＢＬを
充電し、下降ＢＬを放電するのに必要な電流は、それぞ
れＶCC電圧及びＶSS電圧が制御された電源供給端（φSN
及びφSP）から供給されるので、ＱＰ3デバイス及びＱ
Ｎ3デバイス上でのゲート・オーバードライブをより大
きくし、センス速度は非常に速くなる。本発明は、電源
供給端（φSN及びφSP）をＢＬの最終到達電圧（第２電
圧レベル）以上にスイングさせ、かつＢＬの最終到達電
圧を保証するものである。このため、上昇基準ビット線
（ＲＢＬ３４）及び下降基準ビット線
【外１】 の電圧スイングは、ＢＬ電圧モニター回路２２で監視さ
れる。上昇又は下降基準ビット線ＲＢＬがある設定電圧
（ＢＬをＶBH及びＶBLLで安定させるのに適した電圧）
に到達すると、φ1及びφ2がφSP及びφSNを非活動化す
る。このため、センス中の上昇ＢＬ及び下降ＢＬのＶCC
及びＶSSに対する電圧スイングを減少させることがで
き、その結果、アレイ信頼性の心配が克服される。ビッ
ト線電圧の減少は、電力の著しい減少にも貢献する。サ
イクルの終りに、ＢＬ、ＲＢＬ、φSP、およびφSNが短
絡され、当然、ＶEQの等化レベルに前充電される。この
方式では、さらに、センス用の対称なＢＬ電圧スイング
を実現し、その結果、アレイ上の雑音が減少する。ＰＭ
ＯＳセル（ＣＥＬＬ）の電極はＶEQにバイアスされ、そ
のため、記憶されている「０」及び「１」データに関す
るセルの酸化膜の電界を低くすることができる。
れる。上昇又は下降基準ビット線ＲＢＬがある設定電圧
（ＢＬをＶBH及びＶBLLで安定させるのに適した電圧）
に到達すると、φ1及びφ2がφSP及びφSNを非活動化す
る。このため、センス中の上昇ＢＬ及び下降ＢＬのＶCC
及びＶSSに対する電圧スイングを減少させることがで
き、その結果、アレイ信頼性の心配が克服される。ビッ
ト線電圧の減少は、電力の著しい減少にも貢献する。サ
イクルの終りに、ＢＬ、ＲＢＬ、φSP、およびφSNが短
絡され、当然、ＶEQの等化レベルに前充電される。この
方式では、さらに、センス用の対称なＢＬ電圧スイング
を実現し、その結果、アレイ上の雑音が減少する。ＰＭ
ＯＳセル（ＣＥＬＬ）の電極はＶEQにバイアスされ、そ
のため、記憶されている「０」及び「１」データに関す
るセルの酸化膜の電界を低くすることができる。
【００１５】以上、センス開始前に第１電圧レベルにプ
レチャージされた１対のビット線を含む、改良されたダ
イナミック・ランダム・アクセス・メモリ構造を記載し
た。センス増幅器はその一方のノードが、スイッチ手段
を介して外部電源に接続され、また、スイッチング手段
は所定の期間中上記のセンス増幅器を活動化し、外部電
源が前記の一方のノードに接続されるようにスイッチ手
段を制御する手段に接続されている。その結果、上昇ビ
ット線のスイングが、スイッチング手段のパルス幅を制
御しない場合に到達する最大電圧より低く第１電圧レベ
ルより高い第２電圧レベルに制限される。この構造のア
レイ・デバイスは、パルス式センス・クロックによって
達成されるビット線スイングの減少によって保護され
る。センス・クロックのパルス幅は、基準ビット線電圧
モニター回路によって決定される。この構造の他の回路
の特徴は、アレイ・バイアス用に（ＶCC−ＶBH）のオフ
セット電圧が使用され、オフセット・ワード線電圧用に
（ＶCC−ＶBH）のオフセット電圧が使用され、ワード線
ブースト電圧用に（ＶBLL−ＶSS）のオフセット電圧が
使用されることにある。さらに、セル電極がＶEQにバイ
アスされ、そのため、記憶されている「０」及び「１」
データに関するセルの酸化膜の電界を低くすることがで
きる。
レチャージされた１対のビット線を含む、改良されたダ
イナミック・ランダム・アクセス・メモリ構造を記載し
た。センス増幅器はその一方のノードが、スイッチ手段
を介して外部電源に接続され、また、スイッチング手段
は所定の期間中上記のセンス増幅器を活動化し、外部電
源が前記の一方のノードに接続されるようにスイッチ手
段を制御する手段に接続されている。その結果、上昇ビ
ット線のスイングが、スイッチング手段のパルス幅を制
御しない場合に到達する最大電圧より低く第１電圧レベ
ルより高い第２電圧レベルに制限される。この構造のア
レイ・デバイスは、パルス式センス・クロックによって
達成されるビット線スイングの減少によって保護され
る。センス・クロックのパルス幅は、基準ビット線電圧
モニター回路によって決定される。この構造の他の回路
の特徴は、アレイ・バイアス用に（ＶCC−ＶBH）のオフ
セット電圧が使用され、オフセット・ワード線電圧用に
（ＶCC−ＶBH）のオフセット電圧が使用され、ワード線
ブースト電圧用に（ＶBLL−ＶSS）のオフセット電圧が
使用されることにある。さらに、セル電極がＶEQにバイ
アスされ、そのため、記憶されている「０」及び「１」
データに関するセルの酸化膜の電界を低くすることがで
きる。
【００１６】上記に指摘したように、従来技術のセンス
技法に比べて、本発明は、どのような電圧調整回路も発
生回路も必要とせずに、周辺回路用にＶCC、メモリ・ア
レイ用にＶDDという二重動作電圧を有する、ＣＭＯＳ
ＤＲＡＭの将来のスケーリング用のアレイ設計を提供す
る。
技法に比べて、本発明は、どのような電圧調整回路も発
生回路も必要とせずに、周辺回路用にＶCC、メモリ・ア
レイ用にＶDDという二重動作電圧を有する、ＣＭＯＳ
ＤＲＡＭの将来のスケーリング用のアレイ設計を提供す
る。
【００１７】本発明で実施されるセンス中の上昇ビット
線及び下降ビット線での電圧スイングの減少により、メ
モリ・アレイは、ＶCC及びＶSSの外部電圧電源における
大きな電界から保護される。
線及び下降ビット線での電圧スイングの減少により、メ
モリ・アレイは、ＶCC及びＶSSの外部電圧電源における
大きな電界から保護される。
【００１８】また、本発明を従来技術の技法とさらに比
較すると、本発明の以下の追加の利点が得られる。セン
ス中の上昇ビット線及び下降ビット線での電圧スイング
の減少により、低雑音で低電力センスが可能となる。上
昇ビット線及び下降ビット線での対称的な電圧スイング
により、低雑音のセンスが可能となる。ＶCCでバイアス
されたアレイが、ＶCCバス線用の大きな減結合コンデン
サとして働く。ＶCCアレイとＶBHに減少した上昇ビット
線スイングの間のオフセット電圧が、アレイ・バイアス
発生回路なしに、アレイ・バイアスを提供する。ＶCCの
ワード線高電圧とＶBHに減少した上昇ビット線スイング
の間のオフセット電圧により、ワード線高電圧発生回路
なしで、オフセット・ワード線アーキテクチュアが可能
となる。ＶSSのワード線低電圧とＶBLLに減少した下降
ビット線スイングとの間のオフセット電圧が、通過ゲー
ト用のワード線ブースト電圧を与える。ＶCC及びＶSSで
働くパルス式センス・クロック・ドライバにより、高速
センスが可能となる。ＶCC及びＶ SSを用いて設計された
パルス式センス・クロック・ドライバでは、センスに必
要な電流が、安定したＶCC及びＶSSバス線から直接供給
されるので、センス雑音が最小限になる。ビット線電圧
監視回路が、上昇ビット線及び下降ビット線のビット線
スイングの減少を達成し、ＶEQにバイアスされたセル極
板が、記憶されている「０」及び「１」データに関する
ゲート誘電磁界を減少させる。
較すると、本発明の以下の追加の利点が得られる。セン
ス中の上昇ビット線及び下降ビット線での電圧スイング
の減少により、低雑音で低電力センスが可能となる。上
昇ビット線及び下降ビット線での対称的な電圧スイング
により、低雑音のセンスが可能となる。ＶCCでバイアス
されたアレイが、ＶCCバス線用の大きな減結合コンデン
サとして働く。ＶCCアレイとＶBHに減少した上昇ビット
線スイングの間のオフセット電圧が、アレイ・バイアス
発生回路なしに、アレイ・バイアスを提供する。ＶCCの
ワード線高電圧とＶBHに減少した上昇ビット線スイング
の間のオフセット電圧により、ワード線高電圧発生回路
なしで、オフセット・ワード線アーキテクチュアが可能
となる。ＶSSのワード線低電圧とＶBLLに減少した下降
ビット線スイングとの間のオフセット電圧が、通過ゲー
ト用のワード線ブースト電圧を与える。ＶCC及びＶSSで
働くパルス式センス・クロック・ドライバにより、高速
センスが可能となる。ＶCC及びＶ SSを用いて設計された
パルス式センス・クロック・ドライバでは、センスに必
要な電流が、安定したＶCC及びＶSSバス線から直接供給
されるので、センス雑音が最小限になる。ビット線電圧
監視回路が、上昇ビット線及び下降ビット線のビット線
スイングの減少を達成し、ＶEQにバイアスされたセル極
板が、記憶されている「０」及び「１」データに関する
ゲート誘電磁界を減少させる。
【発明の効果】本発明によれば、パルス・センス・クロ
ックを用いて上昇ビット線電圧のスイングを制限し、低
雑音でセル・アレイのデバイス信頼性を確保しながら、
高速かつ低電力でセンスを行うことが可能となる。
ックを用いて上昇ビット線電圧のスイングを制限し、低
雑音でセル・アレイのデバイス信頼性を確保しながら、
高速かつ低電力でセンスを行うことが可能となる。
【図１】従来型のセンス回路及び関連する波形の概略図
である。
である。
【図２】従来型のセンス回路及び関連する波形の概略図
である。
である。
【図３】パルス式センス技法を用いた、従来技術のセン
ス回路及び関連する波形の概略図である。
ス回路及び関連する波形の概略図である。
【図４】パルス式センス技法を用いた、従来技術のセン
ス回路及び関連する波形の概略図である。
ス回路及び関連する波形の概略図である。
【図５】オフセット・ビット線アーキテクチュアを用い
た、新しいセンス回路及び関連する波形の概略図であ
る。
た、新しいセンス回路及び関連する波形の概略図であ
る。
【図６】オフセット・ビット線アーキテクチュアを用い
た、新しいセンス回路及び関連する波形の概略図であ
る。
た、新しいセンス回路及び関連する波形の概略図であ
る。
１４ ワード線（ＷＬ）ドライバ １６ ＰＭＯＳセル・アレイ １８ ＣＭＯＳ交差結合センス増幅器 ２０ センス・クロック・ドライバ ２２ ビット線監視回路 ２４ 減結合コンデンサ ２６ ＶCCバス線 ２８ ＰＭＯＳトランジスタ ３０ ビット線（ＢＬ） ３２ ビット線（ＢＬ） ３４ 基準ビット線（ＲＢＬ） ３６ 基準ビット線（ＲＢＬ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桐畑 外志昭 千葉県八千代市大和田新田425−２ グ ランドムール八千代台503号室 (72)発明者 砂永 登志男 滋賀県草津市若草４−８−４ (56)参考文献 特開 平４−17194（ＪＰ，Ａ) 特開 昭64−72395（ＪＰ，Ａ) 特開 平２−246089（ＪＰ，Ａ) 特開 平３−34188（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (4)
- 【請求項１】上昇電圧レベルに接続された第１の素子
と、下降電圧レベルに接続された第２の素子とを有する
スイッチング手段と、上記第１の素子に接続された第１ノードと上記第２の素
子に接続された第２ノードとを含むセンス増幅器回路
と、 第１電圧レベルから上記上昇電圧レベル方向に上昇ビッ
ト・スイングする信号電圧を載せる上記センス増幅器に
接続された第１ビット線と、 上記第１ビット線の電圧に基づいて上記第１の素子を選
択的に活動化させて上記上昇電圧レベルを上記センス増
幅器の上記第１ノードに接続させ、上記第１ビット線上
の上記上昇ビット・スイングを上記上昇電圧レベルより
低く上記第１電圧レベルより高い第２電圧レベルに制限
する上記スイッチング手段に接続された制御手段と を含
むダイナミック・ランダム・アクセス・メモリ構造。 - 【請求項２】さらに、第２ビット線と、 それぞれ上記第１ビット線および上記第２ビット線に接
続された第１基準ビット線および第２基準ビット線とを
含み、 上記センス増幅器回路が、上記第１ビット線および上記
第２ビット線にそれぞれ対に接続された第１および第２
トランジスタならびに第３および第４トランジスタを含
み、 上記センス増幅器回路の第１ノードが上記第１トランジ
スタと上記第２トランジスタの接続点に形成され、 上記スイッチング手段の第１および第２の素子が上記制
御手段にそれぞれ接続されたクロック制御端子を備え、 上記制御手段が、上記第１基準ビット線と第２基準ビッ
ト線に接続されたビット線監視回路を含むことを特徴と
する、請求項１記載のダイナミック・ランダム・アクセ
ス・メモリ構造。 - 【請求項３】さらに、上記上昇電圧レベルと上記下降電
圧レベルに接続されたワード線ドライバ回路と、 上記第１電圧レベルに接続されたコンデンサと、上記コ
ンデンサ、上記第２ビット線、上記ワード線ドライバ回
路および上記上昇電圧レベルに接続されたトランジスタ
・デバイスとを含む、セル・アレイとを含む、請求項２
記載のダイナミック・ランダム・アクセス・メモリ構
造。 - 【請求項４】上記第２ビット線が、上記第１電圧レベル
から下降電圧レベル方向に下降ビット・スイングする電
圧信号を載せ、上記制御手段が、上記第２ビット線の電圧に基づいて上
記第２の素子を選択的に活動化させて上記下降電圧レベ
ルを上記センス増幅器の上記第２ノードに接続させ、上
記第２ビット線上の上記下降ビット・スイングを上記下
降電圧レベルより高く上記第１電圧レベルより低い第３
電圧レベルに制限する、 請求項２記載のダイナミック・
ランダム・アクセス・メモリ構造。
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-
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-
1993
- 1993-01-18 JP JP5005604A patent/JP2786572B2/ja not_active Expired - Lifetime
- 1993-02-11 EP EP19930102132 patent/EP0558970A3/en not_active Withdrawn
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