JP2833359B2 - Ｄｒａｍ回路 - Google Patents
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- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭ回路に関し、特
にページモード等の高速アクセス手段を備えたＤＲＡＭ
回路に関する。
にページモード等の高速アクセス手段を備えたＤＲＡＭ
回路に関する。
【０００２】
【従来の技術】従来のこの種のＤＲＡＭ回路は、一例と
して図４及び図５に示すように、複数の第１及び第２の
ワード線Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２、複数の対を
なす第１及び第２のディジット線ＤＬ１，ＤＬ２、並び
にそれぞれスイッチングトランジスタ及び容量素子を含
み、第１のワード線Ｗ１１〜Ｗｎ１及びディジット線Ｄ
Ｌ１の交差部、第２のワード線Ｗ１２〜Ｗｎ２及びディ
ジット線ＤＬ２の交差部に設けられ対応するワード線の
信号が選択レベルのとき前記スイッチングトランジスタ
がオンとなり対応するディジット線からのデータを書込
み記憶し記憶しているデータをこのディジット線に伝達
する複数の第１及び第２のメモリセルＭＣ１１，ＭＣ１
２〜ＭＣｎ１，ＭＣｎ２を備えたメモリセルアレイ１
と、プリチャージ信号ＰＲＣｘに従って複数の第１及び
第２のディジット線ＤＬ１，ＤＬ２を所定のレベルにプ
リチャージしかつバランスさせるプリチャージ・バラン
ス回路２と、複数の第１及び第２ディジット線ＤＬ１，
ＤＬ２の各対とそれぞれ対応して設けられ活性化制御信
号（ＳＡＰｘ，ＳＡＮｘ）が活性化レベルのとき活性化
し対応する第１及び第２のディジット線ＤＬ１，ＤＬ２
間のデータを増幅する複数のセンス増幅器ＳＡを備えた
センス増幅回路３と、データ入出力線ＩＯ１，ＩＯ２
と、列選択信号ＹＳＷｊ（図４にはｊ＝１のみ表示）に
従って複数のディジット線の対のうちの１つとデータ入
出力線ＩＯ１，ＩＯ２とを接続する列選択回路４と、ワ
ード線Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２に供給する信
号、プリチャージ信号ＰＲＣｘ、活性化制御信号ＳＡＰ
ｘ，ＳＡＮｘ、及び列選択信号ＹＳＷｊを発生する制御
回路５ａとを有し、制御回路５ａは、プリチャージ信号
ＰＲＣｘをアクティブレベル（高レベル）からインアク
ティブレベルにした後、アドレス信号により指定された
ワード線（例えばＷ１１）に通常の電源電圧Ｖｃｃより
高い電圧（ブートレベル）の選択レベルの信号を供給し
て活性化制御信号ＳＡＰｘを電源電圧Ｖｃｃレベル、Ｓ
ＡＮｘをＯＶの活性化レベルにし、所定の期間径過後、
ワード線（ｗ１１）の信号を非選択レベルにした後プリ
チャージ信号ＰＲＣｘをアクティブレベル、活性化制御
信号ＳＡＮｘ，ＳＡＰｘをＶｃｃ／２レベルの非活性化
レベルとする構成となっていた。
して図４及び図５に示すように、複数の第１及び第２の
ワード線Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２、複数の対を
なす第１及び第２のディジット線ＤＬ１，ＤＬ２、並び
にそれぞれスイッチングトランジスタ及び容量素子を含
み、第１のワード線Ｗ１１〜Ｗｎ１及びディジット線Ｄ
Ｌ１の交差部、第２のワード線Ｗ１２〜Ｗｎ２及びディ
ジット線ＤＬ２の交差部に設けられ対応するワード線の
信号が選択レベルのとき前記スイッチングトランジスタ
がオンとなり対応するディジット線からのデータを書込
み記憶し記憶しているデータをこのディジット線に伝達
する複数の第１及び第２のメモリセルＭＣ１１，ＭＣ１
２〜ＭＣｎ１，ＭＣｎ２を備えたメモリセルアレイ１
と、プリチャージ信号ＰＲＣｘに従って複数の第１及び
第２のディジット線ＤＬ１，ＤＬ２を所定のレベルにプ
リチャージしかつバランスさせるプリチャージ・バラン
ス回路２と、複数の第１及び第２ディジット線ＤＬ１，
ＤＬ２の各対とそれぞれ対応して設けられ活性化制御信
号（ＳＡＰｘ，ＳＡＮｘ）が活性化レベルのとき活性化
し対応する第１及び第２のディジット線ＤＬ１，ＤＬ２
間のデータを増幅する複数のセンス増幅器ＳＡを備えた
センス増幅回路３と、データ入出力線ＩＯ１，ＩＯ２
と、列選択信号ＹＳＷｊ（図４にはｊ＝１のみ表示）に
従って複数のディジット線の対のうちの１つとデータ入
出力線ＩＯ１，ＩＯ２とを接続する列選択回路４と、ワ
ード線Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２に供給する信
号、プリチャージ信号ＰＲＣｘ、活性化制御信号ＳＡＰ
ｘ，ＳＡＮｘ、及び列選択信号ＹＳＷｊを発生する制御
回路５ａとを有し、制御回路５ａは、プリチャージ信号
ＰＲＣｘをアクティブレベル（高レベル）からインアク
ティブレベルにした後、アドレス信号により指定された
ワード線（例えばＷ１１）に通常の電源電圧Ｖｃｃより
高い電圧（ブートレベル）の選択レベルの信号を供給し
て活性化制御信号ＳＡＰｘを電源電圧Ｖｃｃレベル、Ｓ
ＡＮｘをＯＶの活性化レベルにし、所定の期間径過後、
ワード線（ｗ１１）の信号を非選択レベルにした後プリ
チャージ信号ＰＲＣｘをアクティブレベル、活性化制御
信号ＳＡＮｘ，ＳＡＰｘをＶｃｃ／２レベルの非活性化
レベルとする構成となっていた。
【０００３】ワード線Ｗ１１が選択レベルのとき、この
ワード線Ｗ１１と接続するメモリセル（ＭＣ１１等）は
全てその対応するディジット線（ＤＬ１等）と接続して
いるので、読出し動作の場合、このディジット線（ＤＬ
１）と対をなすディジット線（ＤＬ２）との間にメモリ
セル（ＭＣ１１）により電位差が生じ、この電位差が対
応するセンス増幅器ＳＡによりそれぞれ増幅される。従
って、列選択信号ＹＳＷｊを順次アクティブレベルとす
ることにより、複数のメモリセルのデータを高速に読出
すことができる（ページモード）。しかしながら、ワー
ド線を長時間電源電圧Ｖｃｃ以上の選択レベルに保持す
ることは、回路構成上、また消費電力等の関係上制約が
あり、最長でも１００μｓ程度であった。従って１回の
ワード線選択に対して高速読出しできるデータの数に制
限があった。
ワード線Ｗ１１と接続するメモリセル（ＭＣ１１等）は
全てその対応するディジット線（ＤＬ１等）と接続して
いるので、読出し動作の場合、このディジット線（ＤＬ
１）と対をなすディジット線（ＤＬ２）との間にメモリ
セル（ＭＣ１１）により電位差が生じ、この電位差が対
応するセンス増幅器ＳＡによりそれぞれ増幅される。従
って、列選択信号ＹＳＷｊを順次アクティブレベルとす
ることにより、複数のメモリセルのデータを高速に読出
すことができる（ページモード）。しかしながら、ワー
ド線を長時間電源電圧Ｖｃｃ以上の選択レベルに保持す
ることは、回路構成上、また消費電力等の関係上制約が
あり、最長でも１００μｓ程度であった。従って１回の
ワード線選択に対して高速読出しできるデータの数に制
限があった。
【０００４】
【発明が解決しようとする課題】この従来のＤＲＡＭ回
路では、ページモード等でワード線を電源電圧Ｖｃｃよ
り高い電圧の選択レベルに保持できる期間が回路構成
上，消費電力上制約されるので、１回のワード線選択に
対して高速読出しできるデータの数が制限されるという
欠点があり、また長時間電源電圧Ｖｃｃ以上の電圧をワ
ード線に供給しておくとこのワード線と接続する回路素
子等の信頼性が低下するという問題点があった。
路では、ページモード等でワード線を電源電圧Ｖｃｃよ
り高い電圧の選択レベルに保持できる期間が回路構成
上，消費電力上制約されるので、１回のワード線選択に
対して高速読出しできるデータの数が制限されるという
欠点があり、また長時間電源電圧Ｖｃｃ以上の電圧をワ
ード線に供給しておくとこのワード線と接続する回路素
子等の信頼性が低下するという問題点があった。
【０００５】本発明の目的は、１回のワード線選択に対
して高速読出しできるデータの数を多くし、かつワード
線と接続する回路素子等の信頼性を向上させることがで
きるＤＲＡＭ回路を提供することにある。
して高速読出しできるデータの数を多くし、かつワード
線と接続する回路素子等の信頼性を向上させることがで
きるＤＲＡＭ回路を提供することにある。
【０００６】本発明のＤＲＡＭ回路は、複数のワード
線、複数のディジット線、並びにそれぞれスイッチトラ
ンジスタ及び容量素子を含み前記ワード線及びディジッ
ト線の交差部に設けられ対応するワード線の信号が選択
レベルのとき前記スイッチトランジスタがオンとなり対
応するディジット線からのデータを書込み記憶し記憶し
ているデータをこのディジット線に伝達する複数のメモ
リセルを備えたメモリセルアレイと、プリチャージ信号
に従って前記複数のディジット線を所定のレベルにプリ
チャージするプリチャージ回路と、前記複数のディジッ
ト線とそれぞれ対応して設けられ活性化制御信号が活性
化レベルのとき活性化し対応するディジット線のデータ
を増幅する複数のセンス増幅器と、データ入出力線と、
列選択信号に従って前記複数のディジット線のうちの１
つと前記データ入出力線とを接続する列選択回路と、前
記ワード線に供給する信号、前記プリチャージ信号、前
記活性化制御信号、及び前記列選択信号を発生する制御
回路とを有し、ページモードの高速アクセスを実現する
ＤＲＡＭ回路において、前記制御回路は、所定の期間ア
クティブレベルとなるパルス状の前記プリチャージ信号
を出力した後所定のワード線に通常の電源電圧より高い
電圧で所定の期間選択レベルとなるパルス状の信号を供
給して活性化し、このワード線の信号が選択レベルの期
間中に前記活性化制御信号を活性化レベルとし、所定時
間後に前記所定のワード線を非活性化した後、異なるワ
ード線を次に選択する場合、前記活性化制御信号を非活
性化レベルにするとともに次の周期のプリチャージ信号
をアクティブにする直前に、選択された前記メモリセル
の再書込みを行うため、前記列選択信号のタイミングと
は関係なく前記非活性化した所定のワード線に再び前記
通常の電源電圧より高い電圧で所定の期間選択レベルと
なるパルス状の信号を供給する回路とし、前記ディジッ
ト線の保持内容を再活性化した前記所定のワード線によ
り選択されるメモリセルに再書込みするように構成され
る。
線、複数のディジット線、並びにそれぞれスイッチトラ
ンジスタ及び容量素子を含み前記ワード線及びディジッ
ト線の交差部に設けられ対応するワード線の信号が選択
レベルのとき前記スイッチトランジスタがオンとなり対
応するディジット線からのデータを書込み記憶し記憶し
ているデータをこのディジット線に伝達する複数のメモ
リセルを備えたメモリセルアレイと、プリチャージ信号
に従って前記複数のディジット線を所定のレベルにプリ
チャージするプリチャージ回路と、前記複数のディジッ
ト線とそれぞれ対応して設けられ活性化制御信号が活性
化レベルのとき活性化し対応するディジット線のデータ
を増幅する複数のセンス増幅器と、データ入出力線と、
列選択信号に従って前記複数のディジット線のうちの１
つと前記データ入出力線とを接続する列選択回路と、前
記ワード線に供給する信号、前記プリチャージ信号、前
記活性化制御信号、及び前記列選択信号を発生する制御
回路とを有し、ページモードの高速アクセスを実現する
ＤＲＡＭ回路において、前記制御回路は、所定の期間ア
クティブレベルとなるパルス状の前記プリチャージ信号
を出力した後所定のワード線に通常の電源電圧より高い
電圧で所定の期間選択レベルとなるパルス状の信号を供
給して活性化し、このワード線の信号が選択レベルの期
間中に前記活性化制御信号を活性化レベルとし、所定時
間後に前記所定のワード線を非活性化した後、異なるワ
ード線を次に選択する場合、前記活性化制御信号を非活
性化レベルにするとともに次の周期のプリチャージ信号
をアクティブにする直前に、選択された前記メモリセル
の再書込みを行うため、前記列選択信号のタイミングと
は関係なく前記非活性化した所定のワード線に再び前記
通常の電源電圧より高い電圧で所定の期間選択レベルと
なるパルス状の信号を供給する回路とし、前記ディジッ
ト線の保持内容を再活性化した前記所定のワード線によ
り選択されるメモリセルに再書込みするように構成され
る。
【０００７】また、プリチャージ信号出力直後にワード
線に供給する信号の選択レベルを、通常の電源電圧より
低い電圧とし構成される。
線に供給する信号の選択レベルを、通常の電源電圧より
低い電圧とし構成される。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１及び図２は本発明の第１の実施例のブ
ロック図及びその各部信号の波形図である。
ロック図及びその各部信号の波形図である。
【００１０】この実施例が図４及び図５に示された従来
のＤＲＡＭ回路と相違する点は、制御回路５を、所定の
期間アクティブレベルとなるパルス状のプリチャージ信
号ＰＲＣを出力した後、アドレス指定により指定された
所定のワード線（例えばＷ１２）に通常の電源電圧Ｖｃ
ｃより高い電圧で所定の期間選択レベルとなるパルス状
の信号を供給し、このワード線の信号が選択レベルの期
間中に活性化制御信号ＳＡＰ，ＳＡＮを活性化レベルと
し、この後所定の期間経過後所定のワード線（Ｗ１２）
に再び通常の電源電圧Ｖｃｃより高い電圧で所定の期間
選択レベルとなるパルス状の信号を供給し、この後活性
化制御信号ＳＡＰ，ＳＡＮを非活性レベル（Ｖｃｃ／
２）にすると共に次の周期のプリチャージ信号ＰＲＣを
発生する回路とした点にある。すなわち、上述した所定
のワード線（Ｗ１２）にパルス状の信号が供給されるの
は、パルス状のプリチャージ信号ＰＲＣが供給された直
後と次の周期のプリチャージ信号ＰＲＣが供給される直
前とだけになり、その間は０レベル（ＧＮＤ）を維持し
ている。しかも、ワード線（Ｗ１２）に供給されるパル
ス状の信号は、図２からも明らかなように、列選択信号
ＹＳＷｊに関係なく出力される。
のＤＲＡＭ回路と相違する点は、制御回路５を、所定の
期間アクティブレベルとなるパルス状のプリチャージ信
号ＰＲＣを出力した後、アドレス指定により指定された
所定のワード線（例えばＷ１２）に通常の電源電圧Ｖｃ
ｃより高い電圧で所定の期間選択レベルとなるパルス状
の信号を供給し、このワード線の信号が選択レベルの期
間中に活性化制御信号ＳＡＰ，ＳＡＮを活性化レベルと
し、この後所定の期間経過後所定のワード線（Ｗ１２）
に再び通常の電源電圧Ｖｃｃより高い電圧で所定の期間
選択レベルとなるパルス状の信号を供給し、この後活性
化制御信号ＳＡＰ，ＳＡＮを非活性レベル（Ｖｃｃ／
２）にすると共に次の周期のプリチャージ信号ＰＲＣを
発生する回路とした点にある。すなわち、上述した所定
のワード線（Ｗ１２）にパルス状の信号が供給されるの
は、パルス状のプリチャージ信号ＰＲＣが供給された直
後と次の周期のプリチャージ信号ＰＲＣが供給される直
前とだけになり、その間は０レベル（ＧＮＤ）を維持し
ている。しかも、ワード線（Ｗ１２）に供給されるパル
ス状の信号は、図２からも明らかなように、列選択信号
ＹＳＷｊに関係なく出力される。
【００１１】この実施例においては、ワード線が電源電
圧Ｖｃｃより高い電圧の選択レベルとなる期間はプリチ
ャージ信号の直後と次の周期のプリチャージ信号の直前
とだけになるので、従来例と比べ極めて短い期間で済
む。従ってワード線と接続する回路素子等の信頼性を向
上させることができる。
圧Ｖｃｃより高い電圧の選択レベルとなる期間はプリチ
ャージ信号の直後と次の周期のプリチャージ信号の直前
とだけになるので、従来例と比べ極めて短い期間で済
む。従ってワード線と接続する回路素子等の信頼性を向
上させることができる。
【００１２】また、１度選択したワード線（Ｗ１２）と
接続するメモリセル（ＭＣ１２等）のデータは、ワード
線ＷＬ１２が非選択レベルになってもセンス増幅器ＳＡ
が活性化している期間中ディジット線（ＤＬ１，ＤＬ
２）に保持されるので、この期間中に列選択信号ｙＳＷ
ｊを順次アクティブレベルにすることにより、ワード線
Ｗ１２と接続するメモリセル（ＭＣ１２等）のデータを
多数読出すことができる。
接続するメモリセル（ＭＣ１２等）のデータは、ワード
線ＷＬ１２が非選択レベルになってもセンス増幅器ＳＡ
が活性化している期間中ディジット線（ＤＬ１，ＤＬ
２）に保持されるので、この期間中に列選択信号ｙＳＷ
ｊを順次アクティブレベルにすることにより、ワード線
Ｗ１２と接続するメモリセル（ＭＣ１２等）のデータを
多数読出すことができる。
【００１３】そして、ワード線Ｗ１２と接続する所定の
メモリセルのデータを全て読出した後、再びワード線Ｗ
１２を電源電圧Ｖｃｃより高い選択レベルとすることに
より、ディジット線（ＤＬ１，ＤＬ２）に保持されてい
るデータを各メモリセル（ＭＣ１２等）に再書込みする
（リフレッシュ）。
メモリセルのデータを全て読出した後、再びワード線Ｗ
１２を電源電圧Ｖｃｃより高い選択レベルとすることに
より、ディジット線（ＤＬ１，ＤＬ２）に保持されてい
るデータを各メモリセル（ＭＣ１２等）に再書込みする
（リフレッシュ）。
【００１４】図３は本発明の第２の実施例の各部信号の
波形図である。
波形図である。
【００１５】この実施例は、プリチャージ信号ＰＲＣ出
力直後にワード線（例えばＷ１２）に供給する信号の選
択レベルを、通常の電源電圧Ｖｃｃより低い電圧とした
ものである。
力直後にワード線（例えばＷ１２）に供給する信号の選
択レベルを、通常の電源電圧Ｖｃｃより低い電圧とした
ものである。
【００１６】プリチャージ信号ＰＲＣを出力した直後の
ワード線の選択レベルをこのように低い電圧としても、
メモリセルからのデータがディジット線に伝達されさえ
すればこのデータはセンス増幅器ＳＡによって増幅され
るので、必ずしも電源電圧Ｖｃｃより高い電圧にする必
要はない。その分信頼性も向上する。ただし、その分動
作速度は低下するので、より高速動作を必要とする場合
は第１の実施例を適用するのが妥当である。
ワード線の選択レベルをこのように低い電圧としても、
メモリセルからのデータがディジット線に伝達されさえ
すればこのデータはセンス増幅器ＳＡによって増幅され
るので、必ずしも電源電圧Ｖｃｃより高い電圧にする必
要はない。その分信頼性も向上する。ただし、その分動
作速度は低下するので、より高速動作を必要とする場合
は第１の実施例を適用するのが妥当である。
【００１７】２度目のワード線の選択レベルは、ディジ
ット線のデータのレベルを損失なくメモリセルに伝達す
るために電源電圧Ｖｃｃより高い電圧にしている。
ット線のデータのレベルを損失なくメモリセルに伝達す
るために電源電圧Ｖｃｃより高い電圧にしている。
【００１８】
【発明の効果】以上説明したように本発明は、所定の期
間アクティブレベルとなるパルス状のプリチャージ信号
を出力した後所定のワード線に通常の電源電圧より高い
電圧で（又は低い電圧でも可）所定の期間選択レベルと
なるパルス状の信号を供給し、このワード線の信号が選
択レベルの期間中に活性化制御信号を活性化レベルと
し、この後所定の期間径過後所定のワード線に通常の電
源電圧より高い電圧で所定の期間選択レベルとなるパル
ス状の信号を供給し、この後活性化制御信号を非活性レ
ベルにすると共に次の周期のプリチャージ信号を発生す
る構成とすることにより、ワード線に電源電圧以上の電
圧が印加される期間が短かくなるのでワード線と接続す
る回路の信頼性を向上させることができ、かつワード線
が非選択レベルとなってもディジット線のデータを保持
できるので１回のワード線の選択によりこのワード線と
接続する多数のメモリセルのデータを高速読出しできる
効果がある。
間アクティブレベルとなるパルス状のプリチャージ信号
を出力した後所定のワード線に通常の電源電圧より高い
電圧で（又は低い電圧でも可）所定の期間選択レベルと
なるパルス状の信号を供給し、このワード線の信号が選
択レベルの期間中に活性化制御信号を活性化レベルと
し、この後所定の期間径過後所定のワード線に通常の電
源電圧より高い電圧で所定の期間選択レベルとなるパル
ス状の信号を供給し、この後活性化制御信号を非活性レ
ベルにすると共に次の周期のプリチャージ信号を発生す
る構成とすることにより、ワード線に電源電圧以上の電
圧が印加される期間が短かくなるのでワード線と接続す
る回路の信頼性を向上させることができ、かつワード線
が非選択レベルとなってもディジット線のデータを保持
できるので１回のワード線の選択によりこのワード線と
接続する多数のメモリセルのデータを高速読出しできる
効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を説明するための各部信
号の波形図である。
号の波形図である。
【図４】従来のＤＲＡＭ回路の一例を示すブロック図で
ある。
ある。
【図５】図４に示されたＤＲＡＭ回路の動作を説明する
ための各部信号の波形図である。
ための各部信号の波形図である。
１ メモリセルアレイ ２ プリチャージ・バランス回路 ３ センス増幅回路 ４ 列選択回路 ５，５ａ 制御回路 ＤＬ１，ＤＬ２ ディジット線 ＩＯ１，ＩＯ２ データ入出力線 ＭＣ１１，ＭＣ１２〜ＭＣｎ１，ＭＣｎ２ メモリセ
ル Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２ ワード線
ル Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２ ワード線
Claims (2)
- 【請求項１】 複数のワード線、複数のディジット線、
並びにそれぞれスイッチトランジスタ及び容量素子を含
み前記ワード線及びディジット線の交差部に設けられ対
応するワード線の信号が選択レベルのとき前記スイッチ
トランジスタがオンとなり対応するディジット線からの
データを書込み記憶し記憶しているデータをこのディジ
ット線に伝達する複数のメモリセルを備えたメモリセル
アレイと、プリチャージ信号に従って前記複数のディジ
ット線を所定のレベルにプリチャージするプリチャージ
回路と、前記複数のディジット線とそれぞれ対応して設
けられ活性化制御信号が活性化レベルのとき活性化し対
応するディジット線のデータを増幅する複数のセンス増
幅器と、データ入出力線と、列選択信号に従って前記複
数のディジット線のうちの１つと前記データ入出力線と
を接続する列選択回路と、前記ワード線に供給する信
号、前記プリチャージ信号、前記活性化制御信号、及び
前記列選択信号を発生する制御回路とを有し、ページモ
ードの高速アクセスを実現するＤＲＡＭ回路において、
前記制御回路は、所定の期間アクティブレベルとなるパ
ルス状の前記プリチャージ信号を出力した後所定のワー
ド線に通常の電源電圧より高い電圧で所定の期間選択レ
ベルとなるパルス状の信号を供給して活性化し、このワ
ード線の信号が選択レベルの期間中に前記活性化制御信
号を活性化レベルとし、所定時間後に前記所定のワード
線を非活性化した後、異なるワード線を次に選択する場
合、前記活性化制御信号を非活性化レベルにするととも
に次の周期のプリチャージ信号をアクティブにする直前
に、選択された前記メモリセルの再書込みを行うため、
前記列選択信号のタイミングとは関係なく前記非活性化
した所定のワード線に再び前記通常の電源電圧より高い
電圧で所定の期間選択レベルとなるパルス状の信号を供
給する回路とし、前記ディジット線の保持内容を再活性
化した前記所定のワード線により選択されるメモリセル
に再書込みすることを特徴とするＤＲＡＭ回路。 - 【請求項２】 前記プリチャージ信号出力直後に前記所
定のワード線に供給する信号の選択レベルを、通常の電
源電圧より低い電圧とした請求項１記載のＤＲＡＭ回
路。
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|---|---|---|---|
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| JP4201685A JP2833359B2 (ja) | 1992-07-29 | 1992-07-29 | Ｄｒａｍ回路 |
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