KR100543914B1 - 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치 - Google Patents

리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 리프레쉬 동작에서 발생되는 피크전류를 감소시킬 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 입력되는 로우어드레스에 대응하여 N개의 워드라인을 구비하는 메모리 반도체에 있어서, 상기 N개의 워드라인중 일부의 워드라인을 구비하는 제1 셀매트; 상기 N개의 워드라인중 나머지의 워드라인을 구비하는 제2 셀매트; 데이터 억세스시에는 선택된 로우어드레스에 대응하여 상기 제1 셀매트에 구비된 워드라인 또는 제2 셀매트에 구비된 워드라인을 활성화시키고, 리프레쉬 동작시에는 상기 선택된 로우어드레스에 대응하여 상기 제1 셀매트 및 상기 제2 셀매트에서 실질적으로 같은 타이밍에 각각의 워드라인을 활성화시키는 데이터 억세스 제어부; 및 입력되는 뱅크어드레스에 대응하여 상기 제1 셀매트와 상기 제2 셀매트를 인에이블시키되, 상기 데이터 억세스시에는 상기 제1 셀매트 및 상기 제2 셀매트를 동일한 타이밍에 인에이블시키고, 상기 리프레쉬 동작시에는 상기 제1 셀매트와 상기 제2 셀매트중 하나가 소정의 지연시간을 가지고 인에이블되도록 제어하는 뱅크제어부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 리프레쉬, 피크전류, 뱅크, 셀어레이

Description

리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING PEAK CURRENT DURING REFRESHING OPERATION}
도1은 통상적인 메모리 장치의 블럭구성도.
도2는 도1에 도시된 한 뱅크의 블럭구성도.
도3은 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도.
도4는 도3에 도시된 뱅크제어부를 나타내는 블럭구성도.
도5는 도3에 도시된 메모리 장치의 동작을 나타내는 동작파형도.
본 발명은 반도체 메모리 장치에 관한 것으로 특히 메모리 장치의 리프레쉬 동작에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 동적 메모리 장치(Dynamic RAM, 이 하, 'DRAM'이라 함)와 정적 메모리 장치(StaticRAM, 이하, 'SRAM'이라 함)로 분류된다. 그 중에서 SRAM은 래치(latch)를 형성하는 4개의 트랜지스터로 기본 셀을 구현하기 때문에 전원이 제거되지 않는 한, 저장된 데이터는 손상없이 보존된다. 따라서 데이터를 재충전시키는 리프레쉬(REFRESH) 동작은 요구되지 않는다.
DRAM은 1개의 트랜지스터와 1개의 캐패시터로 기본 셀을 구성하며, 상기의 캐패시터에 전하를 충전시키거나 방전시킴으로서 데이터를 저장한다. 그러나, 캐패시터 소자의 특성상 저장된 데이터를 나타내는 캐패시터의 전하는 시간이 지나감에 따라 감소한다. 따라서, DRAM에서는 정기적으로 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 요구된다.
리프레쉬 동작은 다음과 같은 일련의 과정을 통하여 수행된다. 데이터 억세스가 일어나지 않는 일정 시간마다 순차적으로 행번지를 바꿔가면서 메모리 셀의 워드라인이 선택된다. 그리고 이 워드라인에 대응하는 캐패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭이 되고, 증폭된 데이터는 다시 캐패시터에 저장된다. 이러한 일련의 리프레쉬 과정을 통하여 저장된 데이터가 손상없이 보존될 수 있는 것이다.
도1은 통상적인 메모리 장치의 블럭구성도이다.
도1을 참조하여 살펴보면, 메모리 장치는 각각 독립적으로 데이터를 억세스할수 있는 다수의 뱅크(100 ~ 400)를 구비하고 있고, 하나의 뱅크(100)에는 다수의 셀블럭(미도시)을 구비하고 있다.
도2는 도1에 도시된 한 뱅크의 블럭구성도이다.
도2를 참조하여 살펴보면, 한 뱅크(100)는 뱅크어드레스(BA)를 입력받는 라스제어부(11)와, 라스제어부(11)에 의해 제어되며, 로우어드레스(A<9:13>)을 입력받아 디코딩하는 프리디코더(12)와, 프리디코더(12)에서 출력되는 디코딩된 신호(MS<0:31>)와 로우어드레스(A<3:8>)를 입력받아 디코딩하는 메인디코더(13)와, 메인디코더에서 출력되는 신호(MS<0:31>)와 로우어드레스(A<0:2>)를 입력받아 디코딩하는 서브디코더(14)와, 라스제어부(11)에서 출력되는 신호에 제어되며 입력되는 로우어드레스(A<2:13>)가 리페어된 어드레스인 경우에 리페어된 워드라인을 선택하기 위한 신호(RMWL<0:31>)를 출력하는 리페어회로부(15)와, 메인디코더(13)에서 디코딩된 신호(MWL<0:63>)와, 서브디코더에서 디코딩된 신호(FXB<0:7>)와, 리페어 회로부에서 출력되는 신호(RMWL<0:31>)를 입력받아 셀블럭(20)에 구비된 다수의 워드라인 중 선택된 하나를 드라이빙하기 위한 워드라인 드라이버(16)와, 라스제어부(11)에서 출력되는 라스제어신호(RASCTL_Output)에 제어되며, 센스앰프 제어신호(SACTL_Output)를 출력하는 센스앰프 제어부(18)와, 다수의 단위셀을 구비하는 셀블럭(20)을 구비한다.
또한 데이터 억세스동작에서는 외부에서 입력되는 로우어드레스를 각 블럭으로 전달하며, 리프레쉬 동작에서는 상위셀블럭(21)과 하위셀블럭(22)에서 각각 하나의 워드라인이 활성화될 수 있도록 최상위 어드레스(A<13>)를 로우로 고정시킨 후에 로우어드레스(AM<0:12>)를 각 블럭으로 전달하는 데이터 억세스 제어부(30)를 구비하고 있다.
셀블럭(20)은 다수의 단위셀을 1/2씩 구비하는 상위셀블럭(21)과 하위셀블럭(22)을 구비하며, 상위셀블럭(21)에 구비된 워드라인이 활성화되면, 그 활성화된 워드라인에 대응하는 단위셀을 감지증폭하기 위한 상위 센스앰프부(19a)와, 하위셀블럭(22)에 구비된 워드라인이 활성화되면, 그 활성화된 워드라인에 대응하는 단위셀을 감지증폭하기 위한 하위 센스앰프부(19b)를 구비한다. 여기서 센스앰프부(19a,19b)는 센스앰프 제어부(18)에서 출력되는 센스앰프 제어신호(SACTL_Output)에 의해 제어된다.
이하에서는 도1 및 도2를 참조하여 종래기술에 의한 메모리 장치의 리프레쉬 동작에 대해서 살펴본다.
통상 셀블럭(110)에 구비되는 워드라인의 수는 입력되는 어드레스를 디코딩하는 방법에 따라 달라지게 되는데, 도2에 도시된 바와 같이 입력되는 로우어드레스가 14개인 경우에는 16 ×1024 개의 워드라인을 구비하게 된다.
예를 들어 1기가 메모리 반도체의 경우 총 30개의 어드레가 입력되는데, 통상적으로 2개의 어드레스는 4개의 뱅크를 선택하기 위한 뱅크어드레스로 사용하고, 14개의 어드레스는 워드라인을 선택하기 위한 로우어드레스로 사용하고, 14개의 워드라인은 비트라인을 선택하기 위한 컬럼어드레스로 사용한다. 따라서 셀블럭에는 총 16 ×1024개의 워드라인을 구비하게 되고, 각각 상위셀블럭과 하위셀블럭에 1/2씩 워드라인을 구비하게 된다. 또한, 하나의 워드라인에는 16 ×1024개의 단위셀이 대응되는 것이다.
전술한 바와 같이 데이터 저장하는 단위소자로 캐패시터를 사용하는 메모리 장치에서는 일정시간마다 리프레쉬동작을 실시해야 한다. 리프레쉬 동작은 데이터 가 라이트되거나 리드되지 않는 구간동안에 워드라인을 순차적으로 활성화시키고, 활성화된 워드라인에 대응하는 단위셀의 데이터를 센스앰프부(19)에서 감지증폭하고, 다시 단위셀에 재저장시킴으로서 이루어진다.
뱅크어드레스(BA)가 입력되고, 나서 리프레쉬 동작신호(REF)가 활성화되어 입력되면, 입력되는 로우어드레스(A<0:12>)에 의해 셀블럭(20)에서는 워드라인이 순차적으로 선택되고, 선택된 워드라인에 대응한 단위셀에 대한 리프레쉬동작이 이루어지게 된다.
여기서 통상적인 데이터 억세스 동작에서는 로우어드레스를 16K로 디코딩하게 되지만, 리프레쉬 동작은 8K로 디코딩을 하게 된다. 즉 데이터를 억세스하는 동작에서는 데이터억세스 제어부(30)에서 로우어드레스(AD<0:13>)를 입력받아서 디코딩하여 하나의 워드라인을 선택하게 되는데, 리프레쉬 동작을 수행할 때에는 14번째 어드레스는 고정시키고, 13개의 어드레스를 입력받아서 상위셀블럭(21)과 하위셀블럭(22)에서 각각 하나의 워드라인을 활성화시키게 된다.
리프레쉬 동작시에 상위셀블럭과 하위셀블럭에서 동시에 워드라인을 활성화시킴으로서 상위센스앰프부(19a)와 하위센스앰프부(19b)도 동시에 동작하게 되는데, 이로 인하여 순간적인 피크전류가 크게 증가 하게 되는 문제점이 발생한다.
전술한 바와 같이 하나의 워드라인에 8 ×1024개의 단위셀이 대응되고, 이 에 따라 그 만큼의 비트라인 센스앰프가 상, 하위 센스앰프부(19a,19b)에 각각 구비된다.
따라서 리프레쉬 동작모드에서는 상위센스앰프부(21a)에 구비된 8 ×1024개 의 센스앰프와 하위센스앰프부(21b)에 구비된 8×1024개의 센스앰프가 동시에 동작하게 되는데 이로 인하여 순간적인 피크전류가 증가하게 되는 것이다. 피크 전류가 증가하게 되면 노이즈가 발생하게 되어 반도체 메모리 장치에 안정적으로 동작하는데 방해가 되는 것이다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 리프레쉬 동작에서 발생되는 피크전류를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명은 입력되는 로우어드레스에 대응하여 N개의 워드라인을 구비하는 메모리 반도체에 있어서, 상기 N개의 워드라인중 일부의 워드라인을 구비하는 제1 셀매트; 상기 N개의 워드라인중 나머지의 워드라인을 구비하는 제2 셀매트; 데이터 억세스시에는 선택된 로우어드레스에 대응하여 상기 제1 셀매트에 구비된 워드라인 또는 제2 셀매트에 구비된 워드라인을 활성화시키고, 리프레쉬 동작시에는 상기 선택된 로우어드레스에 대응하여 상기 제1 셀매트 및 상기 제2 셀매트에서 실질적으로 같은 타이밍에 각각의 워드라인을 활성화시키는 데이터 억세스 제어부; 및 입력되는 뱅크어드레스에 대응하여 상기 제1 셀매트와 상기 제2 셀매트를 인에이블시키되, 상기 데이터 억세스시에는 상기 제1 셀매트 및 상기 제2 셀매트를 동일한 타이밍에 인에이블시키고, 상기 리프레쉬 동작시에는 상기 제1 셀매트와 상기 제2 셀매트중 하나가 소정의 지연시간을 가지고 인에이블되도록 제어하는 뱅크제어부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 입력되는 로우어드레스(A<0:13>)에 대응하여 16K개의 워드라인을 구비하고, 16K개의 워드라인중 8K개의 워드라인을 구비하는 제1 셀매트(500)와, 16K개의 워드라인중 나머지의 워드라인을 구비하는 제2 셀매트(600)와, 데이터 억세스시에는 로우어드레스(A<0:13>)에 대응하여 제1 셀매트(500)에 구비된 워드라인 또는 제2 셀매트(600)에 구비된 워드라인중 하나를 활성화시키고, 리프레쉬 동작시에는 로우어드레스(A<0:13>)에 대응하여 제1 셀매트(500) 및 제2 셀매트(600)에서 각각 워드라인을 활성화시키는 데이터 억세스 제어부(800)와, 입력되는 뱅크어드레스(BA)에 대응하여 제1 셀매트(500)와 제2 셀매트(600)를 인에이블시키되, 데이터 억세스시에는 제1 셀매트(500) 및 제2 셀매트(600)를 동일한 타이밍에 인에이블시키고, 리프레쉬 동작시에는 제1 셀매트(500)와 상기 제2 셀매트(600)중 하나가 소정의 지연시간을 가지고 인에이블되도록 제어하는 뱅크제어부(700)를 구비한다.
여기서 셀매트는 것은 메모리 반도체의 다수의 단위셀을 구비하는 셀블럭에다, 입력되는 어드레스에 의해 셀블럭에 있는 단위셀에 데이터를 리드하고, 라이트할 수 있는 주변회로를 포함한다.
또한, 제1 셀매트(500)는 제1 셀매트 인에이블 신호(BAi)를 입력받는 라스제어부(510)와, 라스제어부(510)에 의해 제어되며, 로우어드레스(A<9:13>)을 입력받아 디코딩하는 프리디코더(520)와, 프리디코더(520)에서 출력되는 디코딩된 신호(MS<0:15>)와 로우어드레스(A<3:8>)를 입력받아 디코딩하는 메인디코더(530)와, 메인디코더에서 출력되는 신호(MS<0:15>)와 로우어드레스(A<0:2>)를 입력받아 디코딩하는 서브디코더(540)와, 라스제어부(510)에서 출력되는 신호에 제어되며 입력되는 로우어드레스(A<2:13>)가 리페어된 어드레스인 경우에 리페어된 워드라인을 선택하기 위한 신호(RMWL<0:15>)를 출력하는 리페어회로부(550)와, 메인디코더(530)에서 디코딩된 신호(MWL<0:63>)와, 서브디코더에서 디코딩된 신호(FXB<0:7>)와, 리페어 회로부(550)에서 출력되는 신호(RMWL<0:15>)를 입력받아 셀블럭(580)에 구비된 다수의 워드라인 중 선택된 하나를 드라이빙하기 위한 워드라인 드라이버(570)와, 라스제어부(510)에서 출력되는 라스제어신호(RASCTL_Output)에 제어되며, 센스앰프 제어신호(SACTL_Output)를 출력하는 센스앰프 제어부(560)와, 다수의 단위셀을 구비하는 셀블럭(580)와, 셀블럭(580)에 선택된 단위셀에 있는 데이터신호를 감지증폭하기 위한 센스앰프부(560)를 구비한다.
또한, 제2 셀매트(600)는 제2 셀매트 인에이블 신호(BA8Ki)를 입력받는 라스제어부(610)와, 라스제어부(610)에 의해 제어되며, 로우어드레스(A<9:13>)을 입력받아 디코딩하는 프리디코더(620)와, 프리디코더(520)에서 출력되는 디코딩된 신호(MS<16:31>)와 로우어드레스(A<3:8>)를 입력받아 디코딩하는 메인디코더(630)와, 메인디코더에서 출력되는 신호(MS<0:15>)와 로우어드레스(A<0:2>)를 입력받아 디코딩하는 서브디코더(640)와, 라스제어부(610)에서 출력되는 신호에 제어되며 입력되는 로우어드레스(A<2:13>)가 리페어된 어드레스인 경우에 리페어된 워드라인을 선택하기 위한 신호(RMWL<16:31>)를 출력하는 리페어회로부(650)와, 메인디코더(630)에서 디코딩된 신호(MWL<0:63>)와, 서브디코더(640)에서 디코딩된 신호(FXB<0:7>)와, 리페어 회로부(650)에서 출력되는 신호(RMWL<0:15>)를 입력받아 셀블럭(680)에 구비된 다수의 워드라인 중 선택된 하나를 드라이빙하기 위한 워드라인 드라이버(670)와, 라스제어부(610)에서 출력되는 라스제어신호(RASCTL_Output)에 제어되며, 센스앰프 제어신호(SACTL_Output)를 출력하는 센스앰프 제어부(660)와, 다수의 단위셀을 구비하는 셀블럭(680)와, 셀블럭(680)에 선택된 단위셀에 있는 데이터신호를 감지증폭하기 위한 센스앰프부(660)를 구비한다.
도4는 도3에 도시된 뱅크제어부를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 뱅크제어부(700)는 뱅크어드레스 신호(BA)를 이용하여 제1 셀매트(500)를 인에이블시키기 위한 제1 셀매트 인에이블 신호(BAi)를 출력하는 제1 제어부(720)와, 데이터 억세스시에는 제2 셀매트(600)가 인에이블되도록 제1 셀매트 인에이블 신호(BAi)를 지연시간없이 그대로 제2 셀매트 인에이블 신 호(BA8Ki)를 제2 셀매트(600)로 출력하고, 리프레쉬 동작시에는 제1 셀매트 인에이블 신호(BAi)를 전달받아 소정시간 지연시킨 제2 샐매트 인에이블 신호(BA8Ki)를 제2 셀매트(600)로 출력하는 제2 제어부(730)를 구비한다.
또한 뱅크제어부(700)는 리프레쉬 동작을 수행하기 위한 리프레쉬 동작 인에이블 신호(REF)를 입력받아서, 제1 셀매트 인에이블 신호(BAi)가 활성화되는 타이밍부터 제2 셀매트 인에이블 신호(BA8Ki)가 비활성화되는 타이밍까지 활성화되는 리프레쉬 동작구간 설정신호(REF8K)를 제1 셀매트(500) 및 상기 제2 셀매트(600)로 출력하여 제1 셀매트(500) 및 상기 제2 셀매트(600)의 리프레쉬 동작구간을 제어하는 리프레쉬 구간설정부(710)를 더 구비한다.
도5는 도3에 도시된 메모리 장치의 동작을 나타내는 동작파형도이다. 이하 도3 내지 도5를 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
먼저, 본 실시예에 따른 메모리 장치의 뱅크제어부(700)는 데이터를 리드하거나 라이트하기 위해 데이터를 억세스하는 동작에서는 입력되는 뱅크어드레스(BA)가 입력되면, 이를 이용하여 제1 셀매트 인에이블 신호(BAi)와 제2 셀매트 인에이블 신호(BA8Ki)를 실질적으로 같은 타이밍에 생성하여 제1 및 제2 셀매트(500,600)로 출력한다.
이로 인하여 제1 셀매트와 제2 셀매트(500,600)가 동시에 인에이블되고, 데이터 억세스 제어부(800)는 이 때 입력되는 로우어드레스(A<0:13>)를 제1 셀매트(500)와 제2 셀매트(600)로 전달한다.
따라서 로우어드레스(A<0:13>)에 의해 제1 셀블럭에 구비되는 하나의 워드라 인이 선택되어 활성화되거나, 제2 셀블럭에 구비되는 하나의 워드라인이 선택되어 활성화된다.
이어서 활성화된 워드라인에 따라서 제1 센스앰프부(590) 또는 제2 센스앰프부(590)가 동작하게 되는데, 활성화된 워드라인에 대응하는 단위셀에 저장된 데이터신호를 감지증폭하게 된다. 전술한 바와 같이 1기가 메모리 장치에서 4개의 뱅크와 한 뱅크에서 16K개의 워드라인을 구비하고 있을 때에 한 워드라인에 대응하는 단위셀은 16K개가 되며, 이로 인하여 센스앰프부에 구비되는 비트라인도 16K개가 되는 것이다. 따라서 하나의 워드라인이 활성화되면, 그에 대응하는 16K개의 단위셀은 각각 연결된 16K개의 센스앰프에 의해서 감지증폭되는 것이다.
리드 동작일 경우에는 감지증폭된 16K개의 데이터중에서 컬럼어드레스에 의해 선택된 하나의 데이터가 외부로 출력되고, 데이터 출력후에는 16K개의 감지 증폭된 데이터는 원래의 단위셀에 재저장된다. 라이트 동작일 경우에는 외부에서 입력된 데이터가 16K개의 감지증폭된 데이터중에서 컬럼어드레스에 의해 선택된 하나의 데이터와 교환되고, 이후 원래의 단위셀에 재저장된다.
한편, 리프레쉬 동작시에는 뱅크제어부(700)는 입력되는 뱅크어드레스(BA)를 이용하여 제1 셀매트 인에이블 신호(BAi)를 제1 셀매트(500)로 출력하고, 제1 셀매트(500)를 소정시간(tD) 지연시킨 제1 셀매트 인에이블 신호(BAi)를 제2 셀매트(600)로 출력하게 된다.
이 때 데이터억세스 제어부(800)는 제1 셀블럭(580)과 제2 셀블럭(680)에서 각각 하나의 워드라인이 활성화될 수 있도록 최상위 어드레스(A>13>)를 고정시킨후 에 로우어드레스(AM<0:12>)를 각 블럭으로 전달하게 된다. 이는 전술한 바와 같이 데이터 억세스시에는 16K로 디코딩을 하게 되나, 리프레쉬 동작에서는 8K로 입력되는 어드레스를 디코딩하기 때문이다. 즉, 데이터를 리드하거나 라이트하는 데이터억세스시에는 로우어드레스(A<0:13>)를 사용하여 디코딩하여 하나의 워드라인을 활성화시키나, 리프레쉬 동작에서는 최상위 어드레스(A<13>)를 제외한 로우어드레스(A<0:12>)를 이용하여 각각 제1 셀블럭(580)과 제2 셀블럭(680)에서 하나씩 워드라인을 활성화시키게 되는 것이다.
이 때 리프레쉬 구간에서는 뱅크제어부(700)에서 제1 셀매트 인에이블 신호(BAi)와 제2 셀매트 인에이블 신호(BA8Ki)를 서로 지연시켜 출력시키기 때문에 제1 셀매트(500)와 제2 셀매트(600)를 인에이블시키는 타이밍이 서로 달라지게 된다. 구체적으로 리프레쉬 구간동안에는 제1 셀매트(500)의 프리디코더(520), 메인디코더(530), 서브디코더(540) 리페어회로부(550), 센스앰프제어부(560), 제1 센스앰프부(590)등이 동작하는 타이밍과 제2 셀매트(600)의 프리디코더(620), 메인디코더(630), 서브디코더(640) 리페어회로부(650), 센스앰프제어부(660), 제1 센스앰프부(690)등이 동작하는 타이밍이 제1 셀매트 인에이블 신호(BAi)와 제2 셀매트 인에이블 신호(BA8Ki)가 지연되어 입력되는 시간(tD)만큼 달라지게 되는 것이다.
이로 인하여 리프레쉬 구간에서는 제1 셀블럭(500)에 워드라인이 활성화되고, 소정시간(tD) 지연된 후에 제2 셀블럭(600)의 워드라인이 활성된다. 따라서 제1 센스앰프부(590)와 제2 센스앰프부(690)이 동작하는 구간도 서로 달라져 종래에 리프레쉬 구간에 제1 및 제2 센스앰프부(590,690)가 동시에 동작할 때보다 순간 피크전류량을 크게 줄일 수 있다.
전술한 바와 같이 1기가 메모리장치의 경우 4개의 뱅크와 14개의 어드레스가 필요한데, 14개의 로우어드레스와 14개의 컬럼어드레스로 구성된다면, 하나의 워드라인에 16K개의 단위셀이 대응되고, 하나의 워드라인이 활성화되면 16K개의 단위셀에 연결된 비트라인이 동작하게 된다.
따라서 종래의 메모리 장치는 리프레쉬 동작에서 한번에 동시에 2개의 워드라인이 활성화되어 16K ×2개의 센스앰프가 동시에 동작하였으나, 본 발명의 메모리 장치는 리프레쉬 동작에서 한번에 2개의 워드라인이 활성화되되, 서로 소정의 지연시간을 가지고 활성화되기 때문에 한번에 동작하는 센스앰프의 수는 16K개가 된다. 이로 인하여 이전보다 순간 피크전류를 크게 줄일 수 있게 되는 것이다.
도5에는 도3에 도시된 메모리 장치의 동작파형도가 도시되어 있는데, 뱅크제어부(700)에서 데이터 억세스되는 구간(X)에서는 뱅크어드레스(BA)를 입력받아 제1 및 제2 셀매트 인에이블 신호(BAi,BA8Ki)를 동시에 출력하고, 리프레쉬동작 구간(Y)에서는 제2 셀매트 인에이블 신호(BA8Ki)를 제1 셀매트 인에이블 신호(BAi)보다 소정시간 지연시켜 출력시킨다.
또한 뱅크제어부(700)의 리프레쉬 구간 설정부(710)은 리프레쉬 동작 인에이블 신호(REF)를 입력받아서 제1 셀매트 인에이블 신호(BAi)가 활성화되는 타이밍부터 제2 셀매트 인에이블 신호(BA8Ki)가 비활성화되는 타이밍까지 활성화되는 리프레쉬 동작구간 설정신호(REF8K)를 생성하여 제1 및 제2 셀매트(500,600)로 출력하게 된다.
여기서 리프레쉬 동작 인에이블 신호(REF)보다 구간이 소정시간(tD)만큼 확장된 리프레쉬 동작구간 설정신호(REF8K)를 생성하여 출력하는 것은 리프레쉬동작시 제1 셀매트와 제2 셀매트의 동작인에이블되는 구간이 서로 달라져, 전체적으로 리프레쉬 동작이 일어나는 구간이 증가하였기 때문이다. 그러나 리프레쉬 동작구간이 증가하였다 하더라도 이는 메모리 장치의 전체적인 동작에서 볼 때에 리프레쉬 동작이 허용되는 구간내이기 때문에 전체적인 동작속도에는 영향을 주지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 고집적 메모리 장치에서 리프레쉬 동작시에 순간 피크전류를 크게 줄일 수 있어 메모리 장치의 리프레쉬 동작시에 노이즈를 줄일 수 있어 메모리 장치 동작상의 신뢰성을 크게 향상시킬 수 있다.

Claims (4)

  1. 입력되는 로우어드레스에 대응하여 N개의 워드라인을 구비하는 메모리 반도체에 있어서,
    상기 N개의 워드라인중 일부의 워드라인을 구비하는 제1 셀매트;
    상기 N개의 워드라인중 나머지의 워드라인을 구비하는 제2 셀매트;
    데이터 억세스시에는 선택된 로우어드레스에 대응하여 상기 제1 셀매트에 구비된 워드라인 또는 제2 셀매트에 구비된 워드라인을 활성화시키고, 리프레쉬 동작시에는 상기 선택된 로우어드레스에 대응하여 상기 제1 셀매트 및 상기 제2 셀매트에서 실질적으로 같은 타이밍에 각각의 워드라인을 활성화시키는 데이터 억세스 제어부; 및
    입력되는 뱅크어드레스에 대응하여 상기 제1 셀매트와 상기 제2 셀매트를 인에이블시키되, 상기 데이터 억세스시에는 상기 제1 셀매트 및 상기 제2 셀매트를 동일한 타이밍에 인에이블시키고, 상기 리프레쉬 동작시에는 상기 제1 셀매트와 상기 제2 셀매트중 하나가 소정의 지연시간을 가지고 인에이블되도록 제어하는 뱅크제어부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 뱅크제어부는
    상기 뱅크어드레스 신호를 이용하여 상기 제1 셀매트를 인에이블시키기 위한 제1 셀매트 인에이블 신호를 출력하는 제1 제어부;
    상기 데이터 억세스시에는 상기 제2 셀매트가 인에이블되도록 상기 제1 셀매트 인에이블 신호를 전달받아 상기 제2 셀매트로 출력하고, 상기 리프레쉬 동작시에는 상기 제1 셀매트 인에이블 신호를 전달받아 소정시간 지연시킨 제2 샐매트 인에이블 신호를 상기 제2 셀매트로 출력하는 제2 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 뱅크제어부는
    리프레쉬 동작을 수행하기 위한 리프레쉬 동작 인에이블 신호를 입력받아서, 상기 제1 셀매트 인에이블 신호가 활성화되는 타이밍부터 상기 제2 셀매트 인에이블 신호가 비활성화되는 타이밍까지 활성화되는 리프레쉬 동작구간 설정신호를 상기 제1 셀매트 및 상기 제2 셀매트로 출력하여 상기 제1 셀매트 및 상기 제2 셀매트의 리프레쉬 동작구간을 제어하는 리프레쉬 구간 설정부(710)을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리프레쉬 동작구간 동안에는 상기 로우어드레스의 최상위 비트를 로우레벨로 고정시켜, 상기 로우어드레스에 의해 상기 제1 매트와 상기 제2 매트가 같은 타이밍에 선택되는 것을 특징으로 하는 반도체 메모리 장치.
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