KR100857434B1 - 라이트 드라이빙 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

라이트 드라이빙 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 감지신호에 상응하는 데이터를 메모리 뱅크에 기록하는 복수개의 드라이빙부; 및 외부에서 입력된 데이터를 감지하여 그에 따른 상기 감지신호를 상기 복수개의 드라이빙부 중 적어도 둘 이상의 드라이빙부로 출력하는 적어도 하나 이상의 감지부를 갖는다.
라이트 드라이버, 메모리 뱅크, 뱅크 라이트 인에이블 신호

Description

라이트 드라이빙 회로 및 이를 이용한 반도체 메모리 장치{Write Driving Circuit and Semiconductor Memory Apparatus using the same}
도 1은 일반적인 반도체 메모리 장치의 블록도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 블록도,
도 3은 도 2의 라이트 드라이버의 회로도,
도 4는 본 발명에 따른 반도체 메모리 장치의 블록도,
도 5는 도 4의 드라이빙부의 회로도,
도 6은 도 4의 감지부의 회로도,
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
뱅크 0 ~ 뱅크 3: 메모리 뱅크 300: 라이트 드라이빙 회로
310 ~ 340: 드라이빙부 311: 판단부
312: 드라이버 313: 프리차지부
350: 감지부 351: 센서
351-1: 엣지 검출부 351-2: 출력 제어부
352: 센서 제어부
본 발명은 라이트 드라이버들이 일부 구성을 공유하도록 하여 면적을 감소시킬 수 있도록 한 라이트 드라이빙 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, 비트라인(BL, BLB)과 워드라인(WL)이 행렬형태로 형성되고, 상기 비트라인(BL, BLB)과 워드라인(WL)에 연결된 트랜지스터와 커패시터로 이루어진 셀(Cell) 들이 다수개 형성된 셀 코어, 상기 비트라인(BL, BLB)의 데이터를 센싱 및 증폭하여 로컬 신호라인(LIO, LIOB)으로 전송하기 위한 비트라인 센스앰프(BLSA), 상기 비트라인(BL, BLB)과 상기 비트라인 센스앰프(BLSA)를 연결시키기 위한 스위칭 트랜지스터(Ma, Mb), 반도체 메모리 장치 외부에서 글로벌 신호라인(GIO, GIOB)을 통해 전송된 데이터를 로컬 신호라인(LIO, LIOB)을 통해 상기 비트라인 센스앰프(20)로 전송하기 위한 라이트 드라이버(WDRV), 및 셀 코어로부터 상기 비트라인 센스앰프(BLSA)를 통해 출력된 데이터를 글로벌 신호라인(GIO, GIOB)으로 전송하기 위한 아이오 센스앰프(IOSA) 등을 구비하고 있다.
반도체 메모리 장치의 기억 용량이 점점 커짐에 따라 상기 셀 코어 전체를 제어하는 것이 어려워지므로 제어의 효율성을 높이기 위해 셀 코어를 다수의 메모리 뱅크(Bank)로 구분하여 사용하고 있다.
상기 메모리 뱅크는 셀 코어의 셀 들 중에서 일부의 셀들과, 상기 셀들에 데 이터를 기록하거나 읽어내기 위한 관련 회로 및 신호라인 즉, 도 1의 셀 코어를 제외한 구성들을 포함할 수 있다.
종래의 기술에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3), 라이트 드라이빙 회로(200), 반도체 메모리 장치 외부에서 입력된 데이터를 상기 라이트 드라이빙 회로(200)로 전달하기 위한 글로벌 신호 라인(GIO, GIOB), 상기 라이트 드라이빙 회로(200)가 글로벌 신호 라인(GIO, GIOB)을 통해 전달 받은 데이터를 상기 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3)로 전달하기 위한 로컬 신호 라인(LIO, LIOB)을 구비한다.
상기 라이트 드라이빙 회로(200)는 복수개의 라이트 드라이버(WDRV)를 구비하는데, 상기 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3) 각각에 대해 사용되는 라이트 드라이버(WDRV) 들이 정해져 있다.
상기 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3) 각각에 대해 사용되는 라이트 드라이버(WDRV)의 수는 해당 제품이 채택하고 있는 프리패치(Prefatch) 방식이나 I/O 구성에 따라 달라진다. 예를 들어, I/O 구성이 X32(동시에 출력되는 데이터 비트의 수)이고 8 비트 프리패치 방식을 사용하는 경우 한 번의 라이트 명령에 따라 256 비트의 데이터를 라이트 할 수 있도록 각 메모리 뱅크 별로 256개의 라이트 드라이버(WDRV)가 구비된다. 또한 도 2는 메모리 뱅크가 4개인 경우를 예로 든 것으로서 반도체 메모리 장치의 메모리 용량에 따라 뱅크의 수가 정해질 수 있다.
도 2의 경우, 복수개의 라이트 드라이버(210) 들이 뱅크 0을 위해 할당된 라이트 드라이버이고, 복수개의 라이트 드라이버(220) 들이 뱅크 1을 위해 할당된 라 이트 드라이버이고, 복수개의 라이트 드라이버(230) 들이 뱅크 2를 위해 할당된 라이트 드라이버이고, 복수개의 라이트 드라이버(240) 들이 뱅크 3을 위해 할당된 라이트 드라이버이다.
상기 복수개의 라이트 드라이버(210 ~ 240)는 모두 동일하게 구성되며, 도 3에 도시된 바와 같이, 글로벌 신호 라인(GIO, GIOB)의 데이터 레벨을 감지하여 감지신호(LAT, LATB, DRV, DRVB)를 출력하는 감지부(211) 및 상기 감지신호(LAT, DRV, LATB, DRVB)를 이용하여 로컬 신호 라인(LIO, LIOB)을 상기 감지된 데이터 레벨로 드라이빙하고 프리차지 신호(LIOPCG)와 뱅크 라이트 인에이블 신호(BWEN)에 따라 상기 로컬 신호 라인(LIO, LIOB)을 프리차지시키는 드라이빙부(212)를 구비한다. 상기 프리차지 신호(LIOPCG)는 상기 로컬 신호 라인(LIO, LIOB)을 비트 라인 프리차지 전압(VBLP) 레벨로 동일하게 유지시키는 신호이다. 상기 뱅크 라이트 인에이블 신호(BWEN)는 라이트 구간을 설정하는 신호이다.
이와 같이 구성된 종래의 기술에 따른 반도체 메모리 장치의 라이트 동작을 설명하면 다음과 같다.
반도체 메모리 장치 외부에서 라이트 명령이 입력되고 그에 상응하는 데이터가 글로벌 신호 라인(GIO, GIOB)에 실린다.
상기 글로벌 신호 라인(GIO)에 실린 데이터가 하이 레벨이고 상기 뱅크 라이트 인에이블 신호(BWEN)가 하이 레벨로 활성화되면 감지부(211)가 감지신호(LAT, DRV, LATB, DRVB)를 각각 로우 레벨, 로우 레벨, 하이 레벨, 하이 레벨로 출력한다. 상기 GIO가 하이 레벨이면 GIOB는 로우 레벨이다. 따라서 감지부(211)의 트랜 지스터(M1, M2, M3, M6)가 턴온되어 인버터(IV1)가 로우 레벨 신호를 출력하고 인버터(IV2)가 하이 레벨 신호를 출력한다. 상기 뱅크 라이트 인에이블 신호(BWEN)가 하이 레벨로 활성화된 구간동안 프리차지 신호(LIOPCG)는 로우 레벨로 비활성화되므로 트랜지스터(M7, M8, M10, M11)가 턴온되어 인버터(IV3 ~ IV6)를 통해 감지신호(LAT, DRV, LATB, DRVB)가 각각 로우 레벨, 로우 레벨, 하이 레벨, 하이 레벨로 출력된다.
상기 드라이빙부(212)는 상기 감지신호(LAT, DRV, LATB, DRVB)를 각각 로우 레벨, 로우 레벨, 하이 레벨, 하이 레벨로 입력받으므로 트랜지스터(M13, M16)가 턴온되어 로컬 신호 라인(LIO, LIOB)를 각각 하이 레벨과 로우 레벨로 드라이빙한다.
상기 드라이빙부(212)는 프리차지 신호(LIOPCG)가 로우 레벨로 비활성화되거나, 상기 뱅크 라이트 인에이블 신호(BWEN)가 하이 레벨로 활성화된 경우, 낸드 게이트(ND1)와 인버터(IV8)가 각각 하이 레벨과 로우 레벨 신호를 출력한다. 따라서 로컬 신호 라인(LIO, LIOB)을 프리차지시키기 위한 트랜지스터(M17 ~ M22)를 모두 턴오프시켜 프리차지 동작을 중지시킨다. 한편, 프리차지 신호(LIOPCG)가 하이 레벨로 활성화되고 상기 뱅크 라이트 인에이블 신호(BWEN)가 로우 레벨로 비활성화된 경우, 낸드 게이트(ND1)와 인버터(IV8)가 각각 로우 레벨과 하이 레벨 신호를 출력한다. 따라서 트랜지스터(M17 ~ M22)가 턴온되어 로컬 신호 라인(LIO, LIOB)을 비트 라인 프리차지 전압(VBLP) 레벨로 프리차지 시킨다.
상술한 종래의 기술은 라이트 드라이버가 반도체 메모리 장치 전체의 면적에 서 상당 부분을 차지하고 있다. 더욱이 메모리 용량이 증가하면 그에 따라 필요한 라이트 드라이버의 수도 증가하게 되므로 반도체 메모리 장치의 면적을 증가시켜 넷 다이(Net Die)의 감소를 초래한다. 또한 라이트 드라이버 면적 증가로 셀 효율을 감소시킨다.
본 발명은 면적을 감소시킬 수 있도록 한 라이트 드라이빙 회로 및 이를 이용한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 라이트 드라이빙 회로는 감지신호에 상응하는 데이터를 메모리 뱅크에 기록하는 복수개의 드라이빙부; 및 외부에서 입력된 데이터를 감지하여 그에 따른 상기 감지신호를 상기 복수개의 드라이빙부 중 적어도 둘 이상의 드라이빙부로 출력하는 적어도 하나 이상의 감지부를 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 복수개의 메모리 뱅크; 한번의 라이트 명령에 따라 기록되는 데이터의 비트수 만큼 상기 복수개의 메모리 뱅크 각각에 대해 구비되고 자신과 연결된 메모리 뱅크가 활성화된 경우 감지신호를 이용하여 상기 자신과 연결된 메모리 뱅크에 데이터를 기록하는 복수개의 드라이빙부와, 상기 복수개의 메모리 뱅크 중 어느 하나라도 활성화되면 상기 데이터를 감지하여 상기 복수개의 드라이빙부로 감지신호를 출력하는 감지부를 갖는 감지부 공유형 라이트 드라이빙 회로; 및 상기 감지부 공유형 라이트 드라이빙 회로에서 상기 복수개의 메모리 뱅크로 데이터를 전송하기 위한 복수개의 데이터 라인을 구비를 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 데이터 기록을 위한 셀 들이 형성된 N개의 메모리 뱅크; 및 데이터를 상기 N개의 메모리 뱅크에 기록하기 위한 라이트 드라이빙 회로를 구비하고, 상기 라이트 드라이빙 회로는 한번의 라이트 명령에 따라 기록되는 데이터의 비트수 만큼 상기 N개의 메모리 뱅크 각각에 대해 구비되고 제 1 제어신호에 따라 자신과 연결된 메모리 뱅크의 활성화 여부를 판단하여 감지신호에 따라 상기 데이터를 기록하는 복수개의 드라이빙부와, 상기 복수개의 드라이빙부 중 N개의 드라이빙부 마다 하나씩 구비되고 제 2 제어신호에 따라 상기 복수개의 메모리 뱅크의 활성화 여부를 판단하여 상기 데이터를 감지한 상기 감지신호를 출력하는 감지부를 갖는 것을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 라이트 드라이빙 회로 및 이를 이용한 반도체 메모리 장치의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치는 도 4에 도시된 바와 같이, 각각 데이터 기록을 위한 셀 들이 복수개 형성된 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3); 및 반도체 메모리 장치 외부에서 입력된 데이터를 상기 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3)에 기록하기 위한 라이트 드라이빙 회로(300)를 구비한다.
상기 라이트 드라이빙 회로(300)는 한번의 라이트 명령에 따라 기록되는 데이터의 비트수 만큼 상기 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3) 각각에 대해 구비되고 제 1 제어신호에 따라 자신과 연결된 메모리 뱅크가 활성화 여부를 판단하고 감지신호를 이용하여 상기 자신과 연결된 메모리 뱅크에 상기 데이터를 기록하 는 복수개의 드라이빙부(310 ~ 340)와, 상기 복수개의 드라이빙부(310 ~ 340) 중 4개의 드라이빙부 마다 하나씩 구비되고 제 2 제어신호에 따라 상기 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3) 중 어느 하나라도 활성화되었는지 판단하고 상기 반도체 메모리 장치 외부에서 입력된 데이터를 감지하여 상기 감지신호를 출력하는 복수개의 감지부(350)를 구비한다.
상기 제 1 제어신호로서 프리차지 신호(LIOPCG<0>) 또는 뱅크 라이트 인에이블 신호(BWEN<0>)가 사용될 수 있으며, 바람직하게는 프리차지 신호(LIOPCG<0>)가 사용된다. 상기 뱅크 라이트 인에이블 신호(BWEN<0>)가 활성화된 경우, 그리고 더욱 정확하게는 프리차지 신호(LIOPCG<0>)가 비활성화된 경우 로컬 신호 라인(LIO, LIOB)의 프리차지 상태가 해제된다. 상기 드라이빙부(310 ~ 340)는 로컬 신호 라인(LIO, LIOB)을 데이터 레벨로 드라이빙하는데, 로컬 신호 라인(LIO, LIOB)이 프리차지 상태이면 드라이빙을 수행할 수 없다. 따라서 로컬 신호 라인(LIO, LIOB)이 프리차지 상태가 아닌 것을 판단할 수 있도록 제 1 제어신호로서 상기 프리차지 신호(LIOPCG<0>) 또는 뱅크 라이트 인에이블 신호(BWEN<0>)를 사용하는 것이다.
상기 제 2 제어신호로서 뱅크 라이트 인에이블 신호(BWEN<0:3>)가 사용된다.
상기 프리차지 신호(LIOPCG<0>) 및 뱅크 라이트 인에이블 신호(BWEN<0>)는 상기 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3)별로 구분된 신호이다. 즉, 프리차지 신호(LIOPCG<0>) 및 뱅크 라이트 인에이블 신호(BWEN<0>)는 뱅크 0로만 공급되는 신호이다. 뱅크 1 ~ 뱅크 3 각각에 대해서는 프리차지 신호(LIOPCG<1:3>) 및 뱅크 라이트 인에이블 신호(BWEN<1:3>)가 공급된다.
종래의 기술에 따르면, 도 3에 도시된 바와 같이 모든 라이트 드라이버(WDRV)가 감지부(211)와 드라이빙부(212)를 구비하고 있다. 그러나 본 발명은 라이트 드라이버가 드라이빙부(310 ~ 340)만을 구비하도록 분리하고, 종래에 비해 적은 수의 감지부(350)를 공유하도록 한 것이다.
상기 복수개의 드라이빙부(310) 들이 뱅크 0을 위해 할당되고, 복수개의 드라이빙부(320) 들이 뱅크 1을 위해 할당되고, 복수개의 드라이빙부(330) 들이 뱅크 2를 위해 할당되며, 복수개의 드라이빙부(340) 들이 뱅크 3을 위해 할당된다.
상기 복수개의 드라이빙부(310 ~ 340) 각각에서 하나씩 메모리 뱅크 수 만큼의 드라이빙부가 상기 복수개의 감지부(350) 중 하나씩을 공유하도록 구성된다. 즉, 감지부(350) 중 하나가 4개의 드라이빙부[드라이빙부(310) 중 하나, 드라이빙부(320) 중 하나, 드라이빙부(330) 중 하나, 드라이빙부(340) 중 하나]에 할당된다.
상기 드라이빙부(310 ~ 340)는 모두 동일하게 구성되며, 드라이빙부(310)중 하나의 구성을 살펴보면, 도 5에 도시된 바와 같이, 뱅크 0의 활성화 여부에 따라 감지신호(LAT, LATB, DRV, DRVB)를 출력하는 판단부(311), 상기 판단부(311)에서 출력된 감지신호(LAT, LATB, DRV, DRVB)를 이용하여 상기 뱅크 0와 연결된 로컬 신호 라인(LIO, LIOB)을 상기 데이터 레벨로 드라이빙하는 드라이버(312), 및 프리차지 신호(LIOPCG)에 따라 상기 뱅크 0와 연결된 로컬 신호 라인(LIO, LIOB)을 비트 라인 프리차지 전압(VBLP) 레벨로 프리차지 시키는 프리차지부(313)를 구비한다.
상기 판단부(311)는 상기 감지신호(LAT, LATB, DRV, DRVB)를 각각 입력받고 반전시켜 출력하는 복수개의 인버터(IV31 ~ IV34), 및 프리차지 신호(LIOPCG<0>, LIOPCGB<0>)에 따라 상기 복수개의 인버터(IV31 ~ IV34)의 출력을 반전시켜 원 위상의 감지신호(LAT, LATB, DRV, DRVB)를 통과시키는 복수개의 트리 스테이트 인버터(TSIV31 ~ TSIV34)를 구비한다. 상기 트리 스테이트 인버터(TSIV31 ~ TSIV34) 대신에 패스 게이트를 사용하는 것도 가능하며, 패스 게이트를 사용할 경우 상기 복수개의 인버터(IV31 ~ IV34)는 사용되지 않는다.
상기 드라이버(312)는 상기 감지신호(LAT, LATB, DRV, DRVB)에 따라 로컬 신호 라인(LIO, LIOB)을 하이 레벨 또는 로우 레벨로 드라이빙한다.
상기 프리차지부(313)는 프리차지 신호(LIOPCG<0>)가 하이 레벨로 활성화되고 뱅크 라이트 인에이블 신호(BWEN<0>)가 로우 레벨로 비활성화된 경우에만 낸드 게이트(ND31)에서 로우 레벨 신호가 출력되고 인버터(IV36)에서 하이 레벨 신호가 출력되어 트랜지스터(M35 ~ M40)을 턴온 시킴으로써 로컬 신호 라인(LIO, LIOB)을 비트 라인 프리차지 전압(VBLP) 레벨로 프리차지 시킨다.
상기 감지부(350)는 도 6에 도시된 바와 같이, 글로벌 신호 라인(GIO, GIOB)에 실린 데이터의 천이를 검출하여 상기 감지신호(LAT, LATB, DRV, DRVB)를 출력하는 센서(351), 및 뱅크 라이트 인에이블 신호(BWEN<0:3>)에 따라 상기 복수개의 메모리 뱅크(뱅크 0 ~ 뱅크 3)의 활성화 여부를 판단하여 상기 센서(351)가 동작 가능하도록 제어하는 센서 제어부(352)를 구비한다. 상기 감지부(350)는 종래의 기술에 따른 감지부(211)에 비해 사용되는 트랜지스터의 수를 감소시켜 구성한 것이다.
상기 센서(351)는 상기 글로벌 신호 라인(GIO, GIOB)에 실린 데이터의 천이 에 따른 라이징 엣지(Rising Edge) 또는 폴링 엣지(Falling Edge)를 검출하여 출력하는 엣지 검출부(351-1), 상기 센서 제어부(352)의 출력(A)을 이용하여 상기 엣지 검출부(351-1)의 출력을 차단하는 출력 제어부(351-1), 및 상기 엣지 검출부(351-1)의 출력을 입력받아 상기 감지신호(LAT, LATB, DRV, DRVB)를 출력하는 복수개의 인버터(IV43 ~ IV46)를 구비한다.
상기 엣지 검출부(351-1)는 전원단(VDD)에 병렬 연결되고 상대방의 출력신호가 자신의 입력단에 입력되며 두 출력단 레벨이 반대의 위상을 갖는 제 1 및 제 2 인버터(IV41, IV42), 및 제 1 및 제 2 인버터(IV41, IV42) 각각과 연결되어 글로벌 신호 라인(GIO, GIOB)의 레벨에 따라 동작하는 트랜지스터(M45, M46)를 구비한다.
상기 출력 제어부(351-2)는 상기 센서 제어부(352)의 출력에 따라 상기 엣지 검출부(351-1)의 출력단 레벨을 정해진 레벨(예를 들어, 하이 레벨)로 유지시키는 복수개의 트랜지스터(M47 ~ M49)를 구비한다.
상기 센서 제어부(352)는 모든 메모리 뱅크(뱅크 0 ~ 뱅크 3)로 공급되는 뱅크 라이트 인에이블 신호(BWEN<0:3>)를 입력 받아 그 중 하나라도 활성화되면 상기 센서(351)의 전류 패스를 개방시키도록 구성된다. 상기 센서 제어부(352)는 상기 뱅크 라이트 인에이블 신호(BWEN<0:3>)를 입력 받는 노아 게이트(NR41), 상기 노아 게이트(NR41)의 출력을 입력받는 인버터(IV47), 및 상기 센서(351)의 접지단(VSS) 연결 경로 상에 소오스 및 드레인이 연결되고 게이트에 상기 인버터(IV47)의 출력을 입력받는 트랜지스터(M50)를 구비한다.
이와 같이 구성된 본 발명에 따른 라이트 드라이빙 회로 및 이를 이용한 반 도체 메모리 장치의 동작을 설명하면 다음과 같다.
반도체 메모리 장치 외부에서 라이트 명령이 입력되고 그에 상응하는 데이터가 글로벌 신호 라인(GIO, GIOB)에 실린다.
상기 글로벌 신호 라인(GIO)에 실린 데이터가 하이 레벨이고 뱅크 라이트 인에이블 신호(BWEN<0:3>) 중 어느 하나라도 하이 레벨로 활성화되면 도 6의 감지부(350)의 센서 제어부(352)가 출력신호(A)를 하이 레벨로 출력한다. 예를 들어, 뱅크 라이트 인에이블 신호(BWEN<0>)가 활성화되었다고 가정한다.
상기 출력신호(A)가 하이 레벨로 됨에 따라 트랜지스터(M50)가 턴온되어 전류 패스가 형성되고, 출력 제어부(351-2)의 트랜지스터(M47 ~ M49)가 턴오프 되어 센서(351)가 데이터 감지동작을 수행한다. 상기 엣지 검출부(351-1)는 상기 글로벌 신호 라인(GIO)이 하이 레벨로 됨에 따라 트랜지스터(M45)가 턴온되고, 두 인버터(IV41, IV42)의 게이트 레벨 차이로 인하여 트랜지스터(M41, M42, M43)가 턴온되고 트랜지스터(M44, M46)는 턴오프 된다. 따라서 감지부(350)가 감지신호(LAT, DRV, LATB, DRVB)를 각각 로우 레벨, 로우 레벨, 하이 레벨, 하이 레벨로 출력한다.
상기 도 5의 드라이빙부(310)는 프리차지 신호(LIOPCG<0>)가 비활성화되었으면 판단부(311)의 트리 스테이트 인버터(TSIV31 ~ TSIV34)들이 턴온되므로 상기 감지신호(LAT, DRV, LATB, DRVB)가 각각 로우 레벨, 로우 레벨, 하이 레벨, 하이 레벨로 드라이버(312)에 출력된다. 상기 뱅크 라이트 인에이블 신호(BWEN<0>)가 활성화된 상태이므로 프리차지 신호(LIOPCG<0>)는 비활성화된 상태이다. 상기 드라이 버(312)가 상기 감지신호(LAT, DRV, LATB, DRVB)에 따라 로컬 신호 라인(LIO, LIOB)을 각각 하이 레벨과 로우 레벨로 드라이빙한다. 한편, 상기 프리차지부(313)는 프리차지 신호(LIOPCG<0>)가 로우 레벨이고 상기 뱅크 라이트 인에이블 신호(BWEN<0>)가 하이 레벨이므로 낸드 게이트(ND31)와 인버터(IV36)가 각각 하이 레벨과 로우 레벨 신호를 출력한다. 따라서 로컬 신호 라인(LIO, LIOB)을 프리차지시키기 위한 트랜지스터(M35 ~ M40)를 모두 턴오프시켜 프리차지 동작을 중지시킨다. 한편, 프리차지 신호(LIOPCG<0>)가 하이 레벨로 활성화되고 상기 뱅크 라이트 인에이블 신호(BWEN<0>)가 로우 레벨로 비활성화된 경우, 낸드 게이트(ND1)와 인버터(IV8)가 각각 로우 레벨과 하이 레벨 신호를 출력한다. 따라서 트랜지스터(M35 ~ M40)가 턴온되어 로컬 신호 라인(LIO, LIOB)을 비트 라인 프리차지 전압(VBLP) 레벨로 프리차지 시킨다.
한편, 활성화되지 않은 메모리 뱅크(뱅크 1 ~ 뱅크 3)는 뱅크 라이트 인에이블 신호(BWEN<1:3>)가 비활성화된 상태이고 프리차지 신호(LIOPCG<1:3>)가 활성화된 상태이므로, 도 5의 판단부(311)의 트리 스테이트 인버터(TSIV31 ~ TSIV34)들이 턴오프되어 감지신호(LAT, DRV, LATB, DRVB)가 드라이버(312)로 출력되지 못한다. 또한 프리차지부(313)가 로컬 신호 라인(LIO, LIOB)을 비트 라인 프리차지 전압(VBLP) 레벨로 프리차지 시킨다.
도 7은 메모리 뱅크가 6개인 경우에 따른 본 발명의 다른 실시예를 도시한 것이다. 도 7에 따르면 드라이빙부 6개에 대해 감지부가 1개씩 할당된다. 드라이빙부와 감지부의 구성은 동일하다. 도 7 또한 하나의 실시예를 보여준 것이며, 본 발 명을 적용하면 메모리 뱅크의 수에 따라 하나의 감지부를 공유할 수 있는 드라이빙부의 수를 다르게 할 수 있음을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 라이트 드라이빙 회로 및 반도체 메모리 장치는 드라이빙 관련 구성과 감지 관련 구성을 분리하고 감지 관련 구성을 공유할 수 있도록 하고, 감지 관련 구성 자체의 사이즈를 기존에 비해 줄임으로써 결국, 라이트 드라이버의 사이즈를 감소시킬 수 있고 그에 딸 반도체 메모리 장치 전체의 면적을 감소시킬 수 있으므로 셀 효율 및 넷 다이를 증가시킬 수 있는 효과가 있다.

Claims (27)

  1. 감지신호에 상응하는 데이터를 메모리 뱅크에 기록하는 복수개의 드라이빙부; 및
    외부에서 입력된 데이터를 감지하여 그에 따른 상기 감지신호를 상기 복수개의 드라이빙부 중 적어도 둘 이상의 드라이빙부로 출력하는 적어도 하나 이상의 감지부를 구비한 라이트 드라이빙 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 드라이빙부는 프리차지 신호 또는 뱅크 라이트 인에이블 신호 중 적어도 하나에 따라 활성화되도록 구성됨을 특징으로 하는 라이트 드라이빙 회로.
  3. 제 1 항에 있어서,
    상기 감지부는 뱅크 라이트 인에이블 신호에 따라 활성화되도록 구성됨을 특징으로 하는 라이트 드라이빙 회로.
  4. 제 1 항에 있어서,
    상기 드라이빙부는
    상기 메모리 뱅크의 활성화 여부에 따라 상기 감지신호를 출력하는 판단부, 및
    상기 판단부에서 출력된 감지신호를 이용하여 상기 메모리 뱅크와 연결된 신호라인을 상기 데이터의 레벨로 드라이빙하는 드라이버를 구비하는 것을 특징으로 하는 라이트 드라이빙 회로.
  5. 제 4 항에 있어서,
    상기 판단부는
    상기 감지신호의 비트 수 만큼 구비되고 프리차지 신호에 따라 상기 감지신호를 통과시키는 복수개의 스위칭 소자를 구비하는 것을 특징으로 하는 라이트 드라이빙 회로.
  6. 제 1 항에 있어서,
    상기 감지부는
    상기 데이터의 천이를 검출하여 그에 상응하는 상기 감지신호를 출력하는 센서, 및
    상기 복수개의 메모리 뱅크의 활성화 여부를 판단하여 상기 센서가 동작 가능하도록 제어하는 센서 제어부를 구비하는 것을 특징으로 하는 라이트 드라이빙 회로.
  7. 제 6 항에 있어서,
    상기 센서는
    상기 데이터의 천이에 따른 라이징 엣지 또는 폴링 엣지를 검출하는 엣지 검출부, 및
    상기 센서 제어부의 출력을 이용하여 상기 엣지 검출부의 출력을 차단하는 출력 제어부를 구비하는 것을 특징으로 하는 라이트 드라이빙 회로.
  8. 제 7 항에 있어서,
    상기 엣지 검출부는
    전원단에 병렬 연결되고 상대방의 출력신호가 자신의 입력단에 입력되며 두 출력단 레벨이 반대의 위상을 갖는 제 1 및 제 2 반전소자,
    상기 제 1 및 제 2 반전소자 각각과 연결되어 데이터 및 반전된 데이터의 레벨에 따라 동작하는 제 1 및 제 2 스위칭 소자를 구비하는 것을 특징으로 하는 라이트 드라이빙 회로.
  9. 제 7 항에 있어서,
    상기 출력 제어부는
    상기 센서 제어부의 출력에 따라 상기 엣지 검출부의 출력단 레벨을 정해진 레벨로 유지시키는 복수개의 스위칭 소자를 구비하는 것을 특징으로 하는 라이트 드라이빙 회로.
  10. 제 6 항에 있어서,
    상기 센서 제어부는
    상기 복수개의 메모리 뱅크별로 생성된 복수개의 뱅크 라이트 인에이블 신호를 입력받아 그 중 하나라도 활성화되면 상기 센서의 전류 패스를 개방시키는 논리회로를 구비하는 것을 특징으로 하는 라이트 드라이빙 회로.
  11. 제 10 항에 있어서,
    상기 논리회로는 상기 복수개의 뱅크 라이트 인에이블 신호를 입력받는 낸드 게이트, 및
    상기 낸드 게이트의 출력을 입력받는 인버터를 구비하는 것을 특징으로 하는 라이트 드라이빙 회로.
  12. 복수개의 메모리 뱅크;
    한번의 라이트 명령에 따라 기록되는 데이터의 비트수 만큼 상기 복수개의 메모리 뱅크 각각에 대해 구비되고 자신과 연결된 메모리 뱅크가 활성화된 경우 감지신호를 이용하여 상기 자신과 연결된 메모리 뱅크에 데이터를 기록하는 복수개의 드라이빙부와, 상기 복수개의 메모리 뱅크 중 어느 하나라도 활성화되면 상기 데이터를 감지하여 상기 복수개의 드라이빙부로 감지신호를 출력하는 감지부를 갖는 감지부 공유형 라이트 드라이빙 회로; 및
    상기 감지부 공유형 라이트 드라이빙 회로에서 상기 복수개의 메모리 뱅크로 데이터를 전송하기 위한 복수개의 데이터 라인을 구비한 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 복수개의 드라이빙부는 프리차지 신호 또는 뱅크 라이트 인에이블 신호 중 적어도 하나에 따라 활성화되도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 복수개의 감지부는 뱅크 라이트 인에이블 신호에 따라 활성화되도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  15. 데이터 기록을 위한 셀 들이 형성된 N개의 메모리 뱅크; 및
    데이터를 상기 N개의 메모리 뱅크에 기록하기 위한 라이트 드라이빙 회로를 구비하고, 상기 라이트 드라이빙 회로는 한번의 라이트 명령에 따라 기록되는 데이터의 비트수 만큼 상기 N개의 메모리 뱅크 각각에 대해 구비되고 제 1 제어신호에 따라 자신과 연결된 메모리 뱅크의 활성화 여부를 판단하여 감지신호에 따라 상기 데이터를 기록하는 복수개의 드라이빙부와, 상기 복수개의 드라이빙부 중 N개의 드라이빙부 마다 하나씩 구비되고 제 2 제어신호에 따라 상기 복수개의 메모리 뱅크의 활성화 여부를 판단하여 상기 데이터를 감지한 상기 감지신호를 출력하는 감지부를 갖는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 제어신호는 프리차지 신호 또는 뱅크 라이트 인에이블 신호 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 프리차지 신호 또는 뱅크 라이트 인에이블 신호는 상기 N개의 메모리 뱅크별로 구분된 신호인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 제 2 제어신호는 뱅크 라이트 인에이블 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    상기 N개의 드라이빙부는
    상기 N개의 메모리 뱅크와 일대일로 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 12 항 또는 제 15 항에 있어서,
    상기 드라이빙부는
    상기 메모리 뱅크의 활성화 여부에 따라 상기 감지신호를 출력하는 판단부, 및
    상기 판단부에서 출력된 감지신호를 이용하여 상기 메모리 뱅크와 연결된 신호라인을 상기 데이터 레벨로 드라이빙하는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 판단부는
    상기 감지신호의 비트 수 만큼 구비되고 프리차지 신호에 따라 상기 감지신호를 통과시키는 복수개의 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 12 항 또는 제 15 항에 있어서,
    상기 감지부는
    상기 데이터의 천이를 검출하여 그에 상응하는 상기 감지신호를 출력하는 센서, 및
    상기 복수개의 메모리 뱅크의 활성화 여부를 판단하여 상기 센서가 동작 가능하도록 제어하는 센서 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 센서는
    상기 데이터의 천이에 따른 라이징 엣지 또는 폴링 엣지를 검출하는 엣지 검출부, 및
    상기 센서 제어부의 출력을 이용하여 상기 엣지 검출부의 출력을 차단하는 출력 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 엣지 검출부는
    전원단에 병렬 연결되고 상대방의 출력신호가 자신의 입력단에 입력되며 두 출력단 레벨이 반대의 위상을 갖는 제 1 및 제 2 반전소자,
    상기 제 1 및 제 2 반전소자 각각과 연결되어 데이터 및 반전된 데이터의 레벨에 따라 동작하는 제 1 및 제 2 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 23 항에 있어서,
    상기 출력 제어부는
    상기 센서 제어부의 출력에 따라 상기 엣지 검출부의 출력단 레벨을 정해진 레벨로 유지시키는 복수개의 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 22 항에 있어서,
    상기 센서 제어부는
    상기 복수개의 메모리 뱅크별로 생성된 복수개의 뱅크 라이트 인에이블 신호를 입력받아 그 중 하나라도 활성화되면 상기 센서의 전류 패스를 개방시키는 논리회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 논리회로는 상기 복수개의 뱅크 라이트 인에이블 신호를 입력받는 낸드 게이트, 및
    상기 낸드 게이트의 출력을 입력받는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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