KR100772714B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 다수의 데이터를 병렬로 처리하는 반도체 메모리 장치에 있어서, 같은 병렬 데이터를 처리할 수 있으면서도 데이터 라인은 효율적으로 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 로컬라인; 글로벌라인; 입력되는 데이터 신호에 대응하여 상기 로컬라인을 드라이빙하기 위한 로컬드라이버; 입력되는 데이터 신호에 대응하여 상기 글로벌라인을 드라이빙하기 위한 글로벌 드라이버; 및 상기 로컬라인을 통해 전달되는 출력데이터를 상기 글로벌라인으로 전달하고, 상기 글로벌라인을 통해 전달되는 입력데이터를 상기 로컬라인으로 전달하기 위한 데이터 입출력제어부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 라이트, 리드, 드라이버.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 반도체 메모리 장치의 데이터 입출력을 위한 블럭도.
도2는 도1에 도시된 리드 동작을 위한 블럭들의 내부회로도.
도3은 도1에 도시된 라이트 동작을 위한 블럭들의 내부회로도.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도5는 도5에 도시된 블럭들의 내부회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 데이터 입출력 제어부 200 : 글로벌 드라이버
300 : 제1 로컬 드라이버 400 : 제2 로컬 드라이버
500 : 로컬라인 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 동작중 라이트 동작과 리드 동작시 데이터를 전달하는 회로에 관한 것이다.
반도체 메모리 장치는 다수의 데이터를 저장하고, 저장된 다수의 데이터 중에서 원하는 데이터를 제공하기 위한 반도체 장치이다. 반도체 메모리 장치의 메인 동작에는 데이터를 저장하는 라이트동작과, 저장된 데이터중 선택된 데이터를 출력시키는 리드동작이 있다. 또한, 리드동작과 라이트 동작이 이루어지지 않는 경우에 리드/라이트 동작을 준비하는 프리차지 동작이 있다. 디램같이 캐패시터를 데이터 저장 단위로 사용하는 반도체 메모리 장치는 캐패시터에 저장된 신호의 자연적인 누설을 보상하기 위한 리프레쉬 동작도 수행한다.
반도체 메모리 장치는 효율적으로 많은 데이터를 저장하기 위해 데이터를 저장하는 기본구성요소인 단위셀을 매트릭스 형태로 배치하고 있다. 매트릭스 형태로 배치된 단위셀은 가로방향으로 가로지르는 다수의 워드라인과 세로방향으로 가로지르는 다수의 비트라인이 교차하는 지점에 각각 배치된다. 워드라인은 로우어드레스에 의해 대응되며, 비트라인은 컬럼어드레스에 대응된다. 일반적으로, 리드 또는 라이트 동작을 수행할 때에 먼저 로우어드레스를 입력받아 다수의 워드라인중 하나를 선택하고, 이어서 컬럼어드레스를 입력받아 다수의 비트라인중 하나를 선택한다. 선택된 워드라인과 비트라인에 의해 정해지는 단위셀의 데이터가 억세스될 데이터인 것이다.
효율적인 구성을 위해서 반도체 장치는 하나의 어드레스 입력 패드를 통해 로우어드레스와 컬럼어드레스를 입력받는다. 또한 데이터가 입출력되는 패드도 공 유하고 있는데, 리드동작시에는 입출력패드를 통해 데이터가 출력되며, 라이트 동작시에는 입출력패드를 통해 데이터가 입력된다. 따라서 단위셀과 입출력패드 사이에는 하나의 데이터 전달 패스가 있으며, 그 데이터 전달패스에는 리드동작시와 라이트 동작시에 데이터를 정해진 방향으로 전달해 주기 위한 라이트동작의 전달회로와 리드동작시의 전달회로가 배치된다.
도1은 반도체 메모리 장치의 데이터 입출력을 위한 블럭도이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치는 출력데이터 전달부(10)와, 입력데이터 전달부(20)를 구비한다. 출력데이터 전달부(10)는 로컬라인(LIO,LIOb)을 통해 전달되는 출력데이터 신호레벨을 감지 및 증폭하여 출력하기 위한 IO 센스앰프부(11)와, IO 센스앰프부(11)에 의해 전달된 데이터를 이용하여 글로벌라인(GIO)을 통해 드라이빙하기 위한 드라이버(12)를 구비한다. 입력데이터 전달부(20)는 글로벌라인(GIO)를 통해 전달되는 데이터 신호를 제어신호(WTDDRVCON)에 응답하여 전달받기 위한 라이트 신호전달부(21)와, 신호전달부(21)에서 전달되는 데이터 신호를 로컬라인(LIO,LIOb)로 각각 전달하기 위한 제1 및 제2 로컬드라이버(22,23)와, 로컬라인(LIO,LIOb)의 프라치지 레벨을 제어하기 위한 로컬라인 제어부(24)를 구비한다.
리드동작시에 로컬라인(LIO,LIOb)을 통해 전달되는 데이터 신호는 IO센스앰프부에 의해 감지 및 증폭된다. 이어서 글로벌 드라이버(GIO)에 의해 글로벌 라인(GIO)으로 전달되는 것이다. 글로벌 라인(GIO)을 통해 전달되는 데이터 신호를 데이터 출력버퍼를 거쳐 입출력패드를 통해 외부로 출력된다.
라이트동작시에는 입출력패드와 데이터 출력버퍼를 통해 글로벌라인(GIO)을 통해 전달되는 데이터 신호는 라이트 신호 전달부(21)에 입력된다. 라이트 신호 전달부(21)는 글로벌라인(GIO)를 통해 전달되는 데이터 신호의 레벨을 감지하고, 감지한 레벨에 대응하여 제1 레벨의 신호를 제1 로컬 드라이버(22)로 전달하고, 제2 레벨의 신호를 제2 로컬 드라이버(23)으로 전달한다. 로컬라인 제어부(24)는 로컬라인(LIO,LIOb)에 데이터 신호가 인가되지 않을 때에, 로컬라인(LIO,LIOb)이 프리차지 레벨로 될 수 있도록 제어한다.
도2는 도1에 도시된 리드 동작을 위한 블럭들의 내부회로도이다.
도2에 도시된 바와 같이, IO센스앰프부(11)는 제어신호(IOSACON)에 응답하여 로컬라인(LIO,LIOb) 인가된 신호의 레벨을 감지하고, 감지된 레벨에 대응하여 두 노드(A,B)의 레벨을 증폭한다. 노드(A,B)에 증폭된 신호는 글로벌드라이버(12)로 출력된다. 글로벌 드라이버(12)는 IO센스앰프부에서 전달되는 신호(D0,D1b)에 응답하여 글로벌 라인(GIO)을 풀업 또는 풀다운으로 드라이빙한다.
도3은 도1에 도시된 라이트 동작을 위한 블럭들의 내부회로도이다.
도3을 참조하여 살펴보면, 라이트 신호전달부(21)는 제어신호(WTDRVCON)가 로우레벨로 입력되면, 글로벌 라인(GIO)를 통해 전달된 데이터 신호를 래치(L1,L2)에 저장된다. 이어서 제어신호(WTDRVCON)가 하이레벨로 입력되면 래치(L1,L2)에 저장된 데이터 신호(L1,L2)는 래치(L3,L4)에 전달이 되며, 전달된 신호는 제1 및 제2 로컬 드라이버(22,23)로 전달된다. 제1 및 제2 로컬드라이버(22,23)는 래치(L3,L4)에 의해 전달된 데이터 신호를 로컬라인(LIO,LIOb)로 각각 전달한다. 로컬라인 제 어부(24)는 로컬라인(LIO,LIOb)에 데이터 신호가 인가되지 않을 때에, 로컬라인(LIO,LIOb)의 전압레벨을 하이레벨로 프리차지될 수 있도록 제어한다.
이상과 같이 반도체 메모리 장치가 하나의 데이터 전달라인, 여기서는 글로벌라인(GIO)과 로컬라인(LIO,LIOb)을 통해 라이트 동작과 리드 동작을 원활하게 수행하기 위해서는 각각의 동작때 데이터를 입력받아 전달해주는 출력데이터 전달부(10)와, 입력데이터 전달부(20)을 모두 구비해야만 한다.
한편, 반도체 메모리 장치가 리드 또는 라이트 동작을 수행할 때에는 한번에 하나의 데이터만 입출력시키는 것이 아니고 다수의 데이터를 병렬로 입력하고 출력시킨다. 예를 들어 ×16 제품의 경우에는 4개의 뱅크라고 가정하였을 경우 모두 16*4개의 글로벌 라인(GIO)과 32*4개의 로컬라인(LIO, LIOb)과 16 * 4개의 출력데이터 전달부(10)와 입력데이터 전달부(20)을 배치시켜야 한다.
또한 최근의 반도체 메모리 장치는 데이터를 출력시키거나 입력시키기 전에 2비트 또는 4비트의 데이터를 미리 가져오는 프리패치 동작을 수행하는데, 이를 위해서는 그만큼 더 많은 데이터전달 라인인 필요하다. 이럴 경우 데이터를 입출력시키기 위해 배치되는 라인과 전달부가 차지하는 회로면적이 너무 크기 차지하는 문제가 생긴다. 또한 데이터를 전달하는 라인은 각 뱅크에 가장 가깝게 배치시켜야 라인의 로딩을 줄일 수 있는 등 효과가 있다. 그러나, 너무 많은 데이터 전달라인과 전달회로가 필요하기 때문에 효율적으로 데이터 전달라인과 데이터 전달회로를 배치시키가 매우 어렵다.
본 발명은 다수의 데이터를 병렬로 처리하는 반도체 메모리 장치에 있어서, 같은 병렬 데이터를 처리할 수 있으면서도 데이터 라인은 효율적으로 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 로컬라인; 글로벌라인; 입력되는 데이터 신호에 대응하여 상기 로컬라인을 드라이빙하기 위한 로컬드라이버; 입력되는 데이터 신호에 대응하여 상기 글로벌라인을 드라이빙하기 위한 글로벌 드라이버; 및 상기 로컬라인을 통해 전달되는 출력데이터를 상기 글로벌라인으로 전달하고, 상기 글로벌라인을 통해 전달되는 입력데이터를 상기 로컬라인으로 전달하기 위한 데이터 입출력제어부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 로컬라인(LIO,LIOb)과, 글로벌라인(GIO)과, 입력되는 데이터 신호에 대응하여 로컬라 인(LIO,LIOb)을 드라이빙하기 위한 로컬드라이버(300)와, 입력되는 데이터 신호에 대응하여 글로벌라인(GIO)을 드라이빙하기 위한 글로벌 드라이버(200)와, 로컬라인(LIO,LIOb)을 통해 전달되는 출력데이터를 글로벌라인(GIO)으로 전달하고, 글로벌라인(GIO)을 통해 전달되는 입력데이터를 로컬라인(LIO,LIOb)으로 전달하기 위한 데이터 입출력제어부(100)를 구비한다. 또한 본 실시예에 따른 반도체 메모리 장치는 로컬라인(LIO,LIOb)의 프리차지 레벨을 제어하기 위한 로컬라인 제어부(400)를 더 구비한다.
로컬 드라이버(300)은 제1 로컬드라이버(310)와 제2 로컬드라이버(320)을 구비한다. 제1 로컬드라이버(310)는 라이트동작신호(WCTR)에 응답하여, 데이터 입출력 제어부(100)에서 제공되는 입력데이터를 이용하여 로컬라인(LIO)을 드라이빙한다. 제2 로컬드라이버(320)는 라이트동작신호(WCTR)에 응답하여, 데이터 입출력 제어부(100)에서 제공되는 입력데이터를 이용하여 입력데이터를 이용하여 로컬라인(LIOb)을 드라이빙한다. 글로벌드라이버(200)는 리드동작신호(ICTR)에 응답하여, 데이터 입출력 제어부(100)에서 제공되는 출력데이터를 이용하여 글로벌라인(GIO)을 드라이빙한다.
도5는 도5에 도시된 블럭들의 내부회로도이다.
도5를 참조하여 살펴보면, 데이터 입출력제어부(100)는 리드동작신호(ICTR)에 응답하여 출력데이터를 입력받기 위한 제1 입력부(110)와, 라이트동작신호(WCTR)에 응답하여 입력데이터를 입력받기 위한 제2 입력부(120)와, 제1 입력부(110)에 의해 입력된 출력데이터 또는 제2 입력부(120)에 의해 입력된 입력데이터를 증폭노드를 통해 감지증폭하기 위한 감지증폭부(130)와, 감지증폭부(130)에 의해 증폭된 출력데이터 또는 입력데이터를 출력하기 위한 제1 및 제2 데이터 출력부(140,150)를 구비한다. 또한, 데이터 입출력제어부(100)는 리드동작신호(ICTR)와 라이트동작신호(WCTR)에 응답하여 증폭노드(C,D)를 프리차지시키기 위한 프리차지부(160)를 더 구비한다.
제1 입력부(110)는 리드동작신호(ICTR)를 게이트로 입력받고, 일측이 접지전압 공급부(VSS)에 접속되는 모스트랜지스터(M3)와, 로컬라인(LIO,LIOb)중 로컬라인(LIO)을 통해 제공되는 신호를 게이트로 입력받고, 일측은 입력노드(E)에 접속되며, 타측은 모스트랜지스터(M1)의 타측에 접속되는 모스트랜지스터(M2)와, 로컬라인(LIO,LIOb)중 로컬라인(LIOb)을 통해 제공되는 신호를 게이트로 입력받고, 일측은 입력노드(F)에 접속되며, 타측은 모스트랜지스터(M3)의 타측에 접속되는 모스트랜지스터(M2)를 구비한다.
제2 입력부(120)는 라이트동작신호(WCTR)를 게이트로 입력받고, 일측이 접지전압 공급부(VSS)에 접속되는 모스트랜지스터(M6)와, 글로벌라인(GIO)을 통해 제공되는 신호를 게이트로 입력받고, 일측은 입력노드(E)에 접속되며, 타측은 모스트랜지스터(M6)의 타측에 접속되는 제5 모스트랜지스터(M4)와, 글로벌라인(GIO)을 통해 제공되는 신호의 반전된 신호를 게이트로 입력받고, 일측은 입력노드(F)에 접속되며, 타측은 모스트랜지스터(M6)의 타측에 접속되는 모스트랜지스터(M5)를 구비한다.
감지증폭부(130)는 입력노드(E)에 일측이 접속되고, 타측은 감지노드(C)에 접속되며 게이트는 감지노드(D)에 접속된 모스트랜지스터(M9)와, 입력노드(F)에 일측이 접속되고, 타측은 감지노드(D)에 접속되며 게이트는 감지노드(C)에 접속된 모스트랜지스터(M10)와, 전원전압 공급단(VDD)에 일측이 접속되고, 타측은 감지노드(C)에 접속되며 게이트는 감지노드(D)에 접속된 모스트랜지스터(M7)와, 전원전압 공급단(vDD)에 일측이 접속되고, 타측은 감지노드(D)에 접속되며 게이트는 감지노드(C)에 접속된 모스트랜지스터(M8)를 구비한다.
로컬라인 제어부(400)는 게이트로 제어신호(LIORSTb)를 입력받아 로컬라인(LIO)에 일측을 통해 프리차지전압(VLIO)을 제공하기 위한 모스트랜지스터(M21)와, 게이트로 제어신호(LIORSTb)를 입력받아 로컬라인(LIOb)에 프리차지전압(VLIO)을 일측을 통해 제공하기 위한 모스트랜지스터(M22)와, 게이트로 제어신호(LIORSTb)를 입력받아 모스트랜지스터(M21)의 일측과 모스트랜지스터(M222)의 일측의 전압레벨을 같은 레벨로 유지시키기 위한 모스트랜지스터(M20)를 구비한다.
이하에서는 도4와 도5을 참고하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.
리드동작시에 메모리 코어영역에서 제공되는 데이터 신호가 로컬라인(LIO,LIOb)으로 인가된다. 이 상태에서 제어신호(LIORST)와 라이트동작신호(WCTR)은 로우레벨로 입력되어 로컬드라이버(310,320)는 비활성화 상태를 유지하고, 로컬라인 제어부(400)도 비활성화 상태를 유지한다. 리드동작신호(ICTR)는 하이레벨로 입력되어 제1 입력부(110)는 활성화된다. 데이터 입출력제어부(100)의 센스앰프부(130)는 제1 입력부(110)로 인가된 신호를 감지 증폭한다. 센스앰프 부(130)에 의해 감지 증폭된 신호는 데이터 신호 출력부(140,150)을 통해 글로벌 드라이버(200)로 전달된다. 글로벌 드라이버(200)는 이 신호를 이용하여 글로벌 라인(GIO)을 하이레벨 또는 로우레벨로 드라이빙한다.
라이트 동작시에는 외부에서 입력되는 데이터 신호가 글로벌 라인(GIO)로 인가된다. 이 상태에서 제어신호(LIORST)와 리드동작신호(ICTR)은 로우레벨로 입력되어 로컬드라이버(310,320)는 비활성화 상태를 유지하고, 로컬라인 제어부(400)도 비활성화 상태를 유지한다. 라이트동작신호(WCTR)는 하이레벨로 입력되어 제2 입력부(120)는 활성화된다. 데이터 입출력제어부(100)의 센스앰프부(130)는 제2 입력부(120)로 인가된 신호를 감지 증폭한다. 센스앰프부(130)에 의해 감지 증폭된 신호는 데이터 신호 출력부(140,150)을 통해 로컬 드라이버(310,320)로 전달된다. 로컬 드라이버(300)는 이 신호를 이용하여 로컬라인(LIO,LIOb)을 하이레벨 또는 로우레벨로 드라이빙한다. 글로벌 드라이버(200)의 출력단은 플로팅되어 있는 상태이다. 라이트동작신호(WCTR)가 하이레벨인 구간에서 글로벌라인(GIO)의 전압레벨이 변하여도 센스앰프부(130)에 의해 증폭된 신호가 노드(C,D)에 래치된 이후에는 글로벌 라인(GIO)의 전압레벨이 변하여도 노드(C,D)의 증폭된 신호의 레벨은 변화가 생기지 않는다.
리드동작과 라이트 동작이 수행되지 않는 경우, 라이트동작신호(WCTR)과 리드동작신호(ICTR)가 모두 로우레벨인 상태를 유지하고, 제어신호(LIORST)는 하이레벨을 유지한다. 이 경우에는 로컬드라이버(310,320)와 글로벌드라이버(200)의 출력단은 플로팅되고, 로컬라인 제어부(400)이 활성화되어 로컬라인(LIO,LIOb)은 프리 차지 전압으로 프리차지 된다.
이상과 같이 살펴본 바에 의해, 본 실시예에 따른 반도체 메모리 장치는 하나의 데이터 전달회로인 데이터 입출력제어부(100)를 이용하여 글로벌 라인으로부터 로컬 라인으로 입력 데이터신호를 전달하고, 로컬 라인으로부터 글로벌 라인으로 출력 데이터 신호를 전달한다. 따라서 메모리 장치의 경우에는 종래보다 사용하는 데이터 전달회로를 반으로 줄일 수 있다. 특히 다수의 뱅크를 구비하고, 프리패치동작을 사용하며, 한번에 다수의 병렬데이터를 사용하는 메모리 장치의 경우에 리드동작과 라이트 동작을 위한 데이터 전달 회로의 면적을 크게 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 다수의 데이터를 병렬로 처리하는 반도체 메모리 장치에 구비되는 데이터 라인을 효율적으로 줄일 수 있다. 따라서 반도체 메모리 장치의 회로면적을 줄일 수 있어 제조시의 비용을 줄일 수 있다.

Claims (10)

  1. 로컬라인;
    글로벌라인;
    입력되는 데이터 신호에 대응하여 상기 로컬라인을 드라이빙하기 위한 로컬드라이버;
    입력되는 데이터 신호에 대응하여 상기 글로벌라인을 드라이빙하기 위한 글로벌 드라이버; 및
    상기 로컬라인을 통해 전달되는 출력데이터를 상기 글로벌라인으로 전달하고, 상기 글로벌라인을 통해 전달되는 입력데이터를 상기 로컬라인으로 전달하기 위한 데이터 입출력제어부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입출력제어부는
    리드동작신호에 응답하여 상기 출력데이터를 입력받기 위한 제1 입력부;
    라이트동작신호에 응답하여 상기 입력데이터를 입력받기 위한 제2 입력부;
    상기 제1 입력부에 의해 입력된 출력데이터 또는 상기 제2 입력부에 의해 입력된 입력데이터를 증폭노드를 통해 감지증폭하기 위한 감지증폭부; 및
    상기 감지증폭부에 의해 증폭된 상기 출력데이터 또는 상기 입력데이터를 출력하기 위한 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 로컬드라이버는
    상기 라이트동작신호에 응답하여, 상기 데이터 출력부를 통해 제공되는 입력데이터를 이용하여 상기 로컬라인을 드라이빙하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리드동작신호에 응답하여, 상기 데이터 출력부를 통해 제공되는 출력데이터를 이용하여 상기 글로벌라인을 드라이빙하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데이터 입출력제어부는
    상기 리드동작신호와 상기 라이트동작신호에 응답하여 상기 증폭노드를 프리차지시키기 위한 프리차지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 입력부는
    상기 리드동작신호를 게이트로 입력받고, 일측이 접지전압 공급부에 접속되는 제1 모스트랜지스터;
    상기 로컬라인중 제1 로컬라인을 통해 제공되는 신호를 게이트로 입력받고, 일측은 제1 입력노드에 접속되며, 타측은 상기 제1 모스트랜지스터의 타측에 접속되는 제2 모스트랜지스터; 및
    상기 로컬라인중 제2 로컬라인을 통해 제공되는 신호를 게이트로 입력받고, 일측은 제2 입력노드에 접속되며, 타측은 상기 제1 모스트랜지스터의 타측에 접속되는 제3 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제2 입력부는
    상기 라이트동작신호를 게이트로 입력받고, 일측이 상기 접지전압 공급부에 접속되는 제4 모스트랜지스터;
    상기 글로벌라인을 통해 제공되는 신호를 게이트로 입력받고, 일측은 상기 제1 입력노드에 접속되며, 타측은 상기 제4 모스트랜지스터의 타측에 접속되는 제5 모스트랜지스터; 및
    상기 글로벌라인을 통해 제공되는 신호의 반전된 신호를 게이트로 입력받고, 일측은 상기 제2 입력노드에 접속되며, 타측은 상기 제4 모스트랜지스터의 타측에 접속되는 제6 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 감지증폭부는
    상기 제1 입력노드에 일측이 접속되고, 타측은 상기 감지노드중 제1 감지노드에 접속되며 게이트는 상기 감지노드중 제2 감지노드에 접속된 제5 모스트랜지스터;
    상기 제2 입력노드에 일측이 접속되고, 타측은 상기 감지노드중 제2 감지노드에 접속되며 게이트는 상기 감지노드중 제1 감지노드에 접속된 제6 모스트랜지스터;
    전원전압 공급단에 일측이 접속되고, 타측은 상기 제1 감지노드에 접속되며 게이트는 상기 제2 감지노드에 접속된 제7 모스트랜지스터; 및
    상기 전원전압 공급단에 일측이 접속되고, 타측은 상기 제2 감지노드에 접속 되며 게이트는 상기 제1 감지노드에 접속된 제8 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 로컬라인의 프리차지 레벨을 제어하기 위한 로컬라인 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 로컬라인 제어부는
    게이트로 제어신호를 입력받아 상기 로컬라인중 제1 로컬라인에 일측을 통해 프리차지전압을 제공하기 위한 제1 모스트랜지스터;
    게이트로 상기 제어신호를 입력받아 상기 로컬라인중 제2 로컬라인에 상기 프리차지전압을 일측을 통해 제공하기 위한 제2 모스트랜지스터; 및
    게이트로 상기 제어신호를 입력받아 상기 제1 모스트랜지스터의 일측과 상기 제2 모스트랜지스터의 일측의 전압레벨을 같은 레벨로 유지시키기 위한 제3 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200099667A (ko) * 2019-02-15 2020-08-25 (주)피델릭스 데이터 라인의 전류 소모를 저감하는 멀티 뱅크 구조의 반도체 메모리 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417390B2 (en) * 2020-07-07 2022-08-16 Winbond Electronics Corp. Memory device and operation method thereof
US11049548B1 (en) 2020-08-12 2021-06-29 Dosilicon Co., Ltd. Multi-bank type semiconductor memory device with reduced current consumption in data lines
CN113035263B (zh) * 2021-04-14 2022-05-31 长鑫存储技术有限公司 含通道ecc的信号处理电路和存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970071795A (ko) * 1996-04-19 1997-11-07 김광호 싱글 데이타라인을 갖는 반도체 메모리 장치
KR20000019463A (ko) * 1998-09-11 2000-04-15 김영환 반도체 메모리의 입출력 제어회로
KR20020084531A (ko) * 2001-05-02 2002-11-09 주식회사 하이닉스반도체 고속의 데이터 전송을 위하여 글로벌 입출력 라인 버퍼를사용한 메모리

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3933769B2 (ja) * 1997-10-20 2007-06-20 富士通株式会社 半導体記憶装置
US6081477A (en) * 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
US6249470B1 (en) * 1999-12-03 2001-06-19 International Business Machines Corporation Bi-directional differential low power sense amp and memory system
JP2003143240A (ja) 2001-10-31 2003-05-16 Matsushita Electric Ind Co Ltd データ伝送回路、及び半導体集積回路
KR100434512B1 (ko) * 2002-08-13 2004-06-05 삼성전자주식회사 데이터 라인을 프리차지하는 회로를 구비하는 반도체메모리장치
JP4221329B2 (ja) 2004-04-28 2009-02-12 パナソニック株式会社 半導体記憶装置
KR100558013B1 (ko) * 2004-07-22 2006-03-06 삼성전자주식회사 반도체 메모리 장치 및 이의 글로벌 입출력 라인 프리차지방법
KR100670654B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 도메인 크로싱 마진을 증가시키기 위한 반도체메모리소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970071795A (ko) * 1996-04-19 1997-11-07 김광호 싱글 데이타라인을 갖는 반도체 메모리 장치
KR20000019463A (ko) * 1998-09-11 2000-04-15 김영환 반도체 메모리의 입출력 제어회로
KR20020084531A (ko) * 2001-05-02 2002-11-09 주식회사 하이닉스반도체 고속의 데이터 전송을 위하여 글로벌 입출력 라인 버퍼를사용한 메모리

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200099667A (ko) * 2019-02-15 2020-08-25 (주)피델릭스 데이터 라인의 전류 소모를 저감하는 멀티 뱅크 구조의 반도체 메모리 장치
KR102166123B1 (ko) * 2019-02-15 2020-10-15 주식회사 피델릭스 데이터 라인의 전류 소모를 저감하는 멀티 뱅크 구조의 반도체 메모리 장치

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