CN1941179B - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置，包括第一及第二存储体、全域数据线、第一及第二数据线、数据发送器，以及切换器。该全域数据线配置于该第一与第二存储体之间，且由该第一及第二存储体共同地共享。该第一及第二局域数据线分别配置于该第一及第二存储体中。该数据发送器经配置以在该全域数据线与该第一及第二局域数据线之间发送数据。该切换器经配置以响应于对应存储体选择信号，而将该数据发送器与该第一或第二局域数据线相耦接。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，更特定而言，本发明涉及一种共享数据线感测放大器及写入驱动器以缩小芯片尺寸的半导体存储装置。
背景技术
动态随机存取存储器(DRAM)传统上包括多个单元。每一单元包括单元晶体管及单元电容器。在输入有效指令之后，启动连接至该单元晶体管的栅极的字线，且因此，该单元晶体管开启。因此，经由该单元晶体管在一位线处加载存储于该单元电容器中的数据。位线感测放大器对在该位线处加载的数据进行放大。在输入读指令之后，将通过该位线感测放大器放大的数据发送至局域输入/输出(I/O)线，即DRAM的核心区域中的数据线。
随着DRAM密度增加，DRAM核心区域的尺寸亦增加，且因此，需要局域I/O线的长度较以前更长。然而，为了维持DRAM的完整性，不能增加位线感测放大器的尺寸。因此，包括一数据线感测放大器，以在将加载于局域I/O线处的数据发送至DRAM的周边区域中的全域I/O线之前对该数据进行放大。该全域I/O线由DRAM中的所有存储体共同地共享。
当以写指令输入数据时，经由全域I/O线、局域I/O线、及位线感测放大器将该数据写入至单元中。经由写入驱动器，将在全域I/O线处加载的数据发送至局域I/O线，以降低线路负载并执行高速操作。
也就是，DRAM包括数据线感测放大器及写入驱动器。为了DRAM的读取操作，数据线感测放大器耦接核心区域中的局域I/O线及周边区域中的全域I/O线。为了DRAM的写入操作，写入驱动器耦接核心区域中的局域I/O线及周边区域中的全域I/O线。通过预取模式(即，通过一个指令预取的位数目)及DRAM的I/O配置，判定一个存储体中所包括的数据线感测放大器及写入驱动器的数目。举例而言，若DRAM采用X16 I/0配置及4位预取，则DRAM在一个存储体中包括64个数据线感测放大器及写入驱动器。另外，若DRAM采用X16 I/O配置及8位预取，则DRAM在一个存储体中包括128个数据线感测放大器及写入驱动器。
发明内容
因此，本发明的目的为提供一种共享数据线感测放大器及写入驱动器以减小芯片尺寸并改良操作速度的半导体存储装置。
根据本发明的一方面，提供一种半导体存储装置，其包括第一及第二存储体、全域数据线、第一及第二数据线、数据发送器，及切换器。该全域数据线配置于第一与第二存储体之间，且由该第一及该第二存储体共同共享。第一及第二局域数据线分别配置于第一及第二存储体中。该数据发送器经配置以在全域数据线与第一及第二局域数据线之间发送数据。该切换器经配置以响应于对应的存储体选择信号而将该数据发送器与第一或第二局域数据线耦接。
数据发送器包括写入驱动器和数据线感测放大器。该写入驱动器经配置以将在全域数据线处加载的数据发送至第一及第二局域数据线中的一个。该数据线感测放大器经配置以将在第一及第二局域数据线中的一者处加载的数据发送至该全域数据线。
根据本发明的另一方面，提供一种半导体存储装置，其包括多个存储体、多个全域数据线，及多个数据发送器。所述全域数据线由该多个存储体共同共享。每一数据发送器由对应的两个相邻存储体共同共享，以在全域数据与两个相邻存储体之间发送数据。每一存储体包括多个局域数据线，及对应于所述局域数据线的多个切换器，所述切换器经配置以响应于对应的存储体选择信号而将数据发送器与对应的局域数据线选择性地耦接。
每一数据发送器包括写入驱动器，及数据线感测放大器。该写入驱动器经配置以将在全域数据线处加载的数据发送至分别包括于相互相邻的对应的两个存储体中的局域数据线中的一个。数据线感测放大器经配置以将在分别包括于相互相邻的对应的两个存储体中的局域数据线中之一者处加载的数据发送至全域数据线。
附图说明
从结合附图对优选实施例的下列描述中，本发明的上述和其它目的和特征将变得更加明显，其中：
图1为根据本发明实施例的半导体存储装置的方块图，其包括数据线感测放大器及写入驱动器；
图2为根据本发明另一实施例的半导体存储装置的方块图；
图3为描绘图2中所示半导体存储装置的局域部分的详细方块图；及
图4为说明图3中所示半导体存储装置的操作的波形图。
主要组件符号说明：
BANK0至BANK3           存储体
BANKi                  第一存储体
BANKj                  第二存储体
DBSA                   数据线感测放大器
WDRV                   写入驱动器
LIOi，LIObj            第一局域I/O线对
LIOj，LIObj            第二局域I/O线对
GIO                    全域I/O线
T0至T3                 切换器
LIO_SWITCHi            第一存储体选择信号
LIO_SWITCHj            第二存储体选择信号
WDRV_EN                写入驱动启用信号
DBSA_EN                数据线感测放大器启用信号
具体实施方式
在下文中，将参看附图详细描述根据本发明的半导体存储装置。
图1为根据本发明的实施例的半导体存储装置的方块图，其包括数据线感测放大器及写入驱动器。
如图1中所示，半导体存储装置包括四个存储体BANK0至BANK3。每一存储体包括其自身的数据线感测放大器DBSA及写入驱动器WDRV。因此，当半导体存储装置采用X16 I/O配置及4位预取时，每一存储体包括六十四个数据线感测放大器DBSA及写入驱动器WDRV。亦即，图1中所示的半导体存储装置包括总共两百五十六个数据线感测放大器DBSA及写入驱动器WDRV。
随着图1中所示半导体存储装置的密度增加及预取模式增加，该半导体存储装置中所包括的数据线感测放大器DBSA及写入驱动器WDRV的数目亦增加。因此，半导体存储装置的总芯片尺寸增加。
图2为展示根据本发明的另一实施例的半导体存储装置的方块图。
如图2中所示，半导体存储装置中的两个相邻存储体共享一写入驱动器WDRV及一数据线感测放大器DBSA。因此，当包括四个存储体的半导体存储装置采用X16 I/O配置及4位预取时，该半导体存储装置中包括一百二十八个写入驱动器WDRV及数据线感测放大器DBSA。亦即，与图1中所示的半导体装置相比，共享写入驱动器WDRV及数据线感测放大器DBSA的半导体存储装置仅包括一半数目的写入驱动器WDRV及数据线感测放大器DBSA。
图3为描绘图2中所示半导体存储装置的一部分的详细方块图。
如图3中所示，分别包括于两个相邻存储体(即，第一存储体BANKi及第二存储体BANKj)中的第一局域I/O线对LIOi及LIObj以及第二局域I/O线对LIOj及LIObj共同地共享一写入驱动器WDRV及一数据线感测放大器DBSA。写入驱动器WDRV将在全域I/O线GIO处加载的数据选择性地发送至第一局域I/O线对LIOi及LIObi，或第二局域I/O线对LIOj及LIObj。数据线感测放大器DBSA将在第一局域I/O线对LIOi及LIObi以及第二局域I/O线对LIOj及LIObj中之一者处加载的数据选择性地发送至全域I/O线GIO。
第一及第二存储体BANKi及BANKj中的每一个包括切换器T0至T3，用于响应于对应存储体选择信号LIO_SWITCHi及LIO_SWITCHj，将写入驱动器WDRV及数据线感测放大器DBSA与第一局域I/O线对LIOi及LIObi以及第二局域I/O线对LIOj及LIObj选择性地耦接。当假定存储体选择信号LIO_SWITCHi及LIO_SWITCHj为高有效信号时，可通过NMOS晶体管建构切换器T0至T3。在其它状况下，可通过各种逻辑块适当地建构该等切换器。
图4为说明在将数据写入第一存储体BANKi中的状况下，图3所示半导体存储装置的操作的波形。
在输入对于第一存储体BANKi的写指令之后，经由全域I/O线GIO将对应数据发送至写入驱动器WDRV。响应于第一存储体选择信号LIO_SWITCHi，而开启第一存储体BANKi中的切换器T0及T1。响应于设定写入驱动器WDRV的驱动时间的写入驱动启用信号WDRV_EN，驱动写入驱动器WDRV。因此，在全域I/O线GIO处加载的数据被发送至第一局域I/O线对LIOi及LIObi。
若输入对于第一存储体BANKi的读指令，则将在位线感测放大器中放大的对应数据发送至第一局域I/O线对LIOi及LIObi。响应于第一存储体选择信号LIO_SWITCHi而开启第一存储体BANKi中的切换器T0及T1。响应于设定数据线感测放大器DBSA的驱动时间的数据线感测放大器启用信号DBSA_EN，而驱动数据线感测放大器DBSA。因此，在第一局域I/O线对LIOi及LIObi处加载的数据被发送至全域I/O线GIO。
若输入对于第二存储体BANKj的写指令，则经由全域I/O线GIO将对应数据发送至写入驱动器WDRV。响应于第二存储体选择信号LIO_SWITCHj，而开启第二存储体BANKj中的切换器T2及T3。响应于写入驱动启用信号WDRV_EN，而驱动写入驱动器WRDV。因此，在全域I/O线GIO处加载的数据被发送至第二局域I/O线对LIOj及LIObj。
若输入对于第二存储体BANKj的读指令，则将在位线感测放大器中放大的对应数据发送至第二局域I/O线对LIOj及LIObj。响应于第二存储体选择信号LIO_SWITCHj，而开启第二存储体BANKj中的切换器T2及T3。响应于数据线感测放大器启用信号DBSA_EN，而驱动数据线感测放大器DBSA。因此，在第二局域I/O线对LIOj及LIObj处加载的数据被发送至全域I/O线GIO。
如上所述，在全域I/O线GIO与第二存储体BANKj中的第二局域I/O线对LIOj及LIObj之间的数据发送与在全域I/O线GIO与第一存储体BANKi中的第一局域I/O线对LIOi及LIObi之间的数据发送相同。
因此，图2中所示的半导体存储装置通过在两个相邻存储体之间共享写入驱动器WDRV及数据线感测放大器DBSA而使得可减少写入驱动器WDRV及数据线感测放大器DBSA的数目。举例而言，在512M DDR3的状况下，字驱动器WDRV及数据线感测放大器DBSA的数目可从1024减少至512。因此，单元效率(单元面积占总芯片面积之比)约增加了1.5％。另外，净晶粒(自一晶圆产生的芯片的数目)亦增加了约3.5％至约5.7％。
另外，减少了连接至全域I/O线GIO的写入驱动器WDRV及数据线感测放大器DBSA的数目，因此亦减少了全域I/O线GIO上的负载。因此，半导体存储装置以高速执行读取及写入操作。
本申请含有与在2005年9月28日及2005年12月29日于韩国专利局申请的韩国专利申请第2005-90844号及第2005-134011号有关的主题，这些专利申请的全部内容以引用的方式并入本文中。
尽管已关于特殊实施例对本发明进行了描述，但本领域的技术人员将明显看出，在不背离如以下权利要求所界定的本发明的精神及范围的情况下，可进行各种改变及修正。

Claims (4)

1.一种半导体存储装置，其包含：
第一对存储体及第二对存储体；
配置于该第一对存储体中对应第一和第二存储体中的第一和第二局域数据线；
配置于该第二对存储体中对应第一和第二存储体中的第一和第二局域数据线；
全域数据线，其物理地位于该第一对存储体的第一与第二存储体之间，并延伸且物理地位于该第二对存储体的第一与第二存储体之间，其中该全域数据线由该第一对存储体的第一和第二存储体共同地共享用于输入数据和输出数据；
数据发送器，其经配置以在该全域数据线与该第一对存储体的第一或第二局域数据线之间发送数据；及
切换器，其经配置以响应于对应于第一或第二存储体选择信号，而将该数据发送器与该第一对存储体的第一或第二局域数据线相耦接。
2.如权利要求1所述的半导体存储装置，其中该数据发送器包括：
写入驱动器，其经配置以将在该全域数据线处加载的数据发送至该第一对存储体的第一与第二存储体的第一局域数据线及该第二局域数据线中的一个；及
数据线感测放大器，其经配置以将在该第一对存储体的第一与第二存储体的第一局域数据线及该第二局域数据线中之一者处加载的数据发送至该全域数据线。
3.如权利要求2所述的半导体存储装置，其中该切换器包括：
第一切换器，其经配置以响应于第一存储体选择信号，而将该第一局域数据线与该数据发送器相连接；及
第二切换器，其经配置以响应于第二存储体选择信号，而将该第二局域数据线与该数据发送器相连接。
4.如权利要求3所述的半导体存储装置，其中该第一切换器及该第二切换器包含NMOS晶体管。
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