JPH08153856A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08153856A JPH08153856A JP6293050A JP29305094A JPH08153856A JP H08153856 A JPH08153856 A JP H08153856A JP 6293050 A JP6293050 A JP 6293050A JP 29305094 A JP29305094 A JP 29305094A JP H08153856 A JPH08153856 A JP H08153856A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 階層化ビット線方式の半導体記憶装置に関
し、より一層の高速化および低消費電力化を行うことの
できる半導体記憶装置の提供を目的とする。 【構成】 ローカルビット線LBLZ0,LBLZ1 およびグロー
バルビット線GBLZ,GBLX を有する階層化ビット線方式の
半導体記憶装置であって、前記ローカルビット線LBLZ0,
LBLZ1 と前記グローバルビット線GBLZの接続点となるト
ランスファゲートTG0,TG1 を該ローカルビット線LBLZ0,
LBLZ1 の中央付近に設けるように構成する。
し、より一層の高速化および低消費電力化を行うことの
できる半導体記憶装置の提供を目的とする。 【構成】 ローカルビット線LBLZ0,LBLZ1 およびグロー
バルビット線GBLZ,GBLX を有する階層化ビット線方式の
半導体記憶装置であって、前記ローカルビット線LBLZ0,
LBLZ1 と前記グローバルビット線GBLZの接続点となるト
ランスファゲートTG0,TG1 を該ローカルビット線LBLZ0,
LBLZ1 の中央付近に設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、階層化ビット線方式の半導体記憶装置に関する。
近年、半導体技術の進歩に伴って、半導体記憶装置も高
集積化および大容量化されており、同時に、高速化およ
び低消費電力化の要求もされている。そのため、メモリ
セルアレイ部のセンスアンプによる増幅時間の短縮およ
び消費電力の低減を行なうことのできる半導体記憶装置
の提供が要望されている。
特に、階層化ビット線方式の半導体記憶装置に関する。
近年、半導体技術の進歩に伴って、半導体記憶装置も高
集積化および大容量化されており、同時に、高速化およ
び低消費電力化の要求もされている。そのため、メモリ
セルアレイ部のセンスアンプによる増幅時間の短縮およ
び消費電力の低減を行なうことのできる半導体記憶装置
の提供が要望されている。
【０００２】
【従来の技術】近年、半導体記憶装置（例えば、ＤＲＡ
Ｍ：Dynamic Random Access Memory)は、６４Ｍビット,
或いは, ２５６Ｍビットというように大容量化されて
いる。そして、処理データの大規模化および周辺機器の
高速化に伴って、半導体記憶装置に対する動作速度の高
速化の要求も強くなっている。さらに、半導体記憶装置
をバッテリ駆動によるノート型のパーソナルコンピュー
タや携帯機器に使用する場合だけでなく、半導体記憶装
置の消費電力を低減することも重要視されて来ている。
Ｍ：Dynamic Random Access Memory)は、６４Ｍビット,
或いは, ２５６Ｍビットというように大容量化されて
いる。そして、処理データの大規模化および周辺機器の
高速化に伴って、半導体記憶装置に対する動作速度の高
速化の要求も強くなっている。さらに、半導体記憶装置
をバッテリ駆動によるノート型のパーソナルコンピュー
タや携帯機器に使用する場合だけでなく、半導体記憶装
置の消費電力を低減することも重要視されて来ている。
【０００３】このような要求を満たすものとして、階層
化ビット線方式のＤＲＡＭ（半導体記憶装置）が提案さ
れている。この階層化ビット線方式は、多層金属配線を
利用して、ビット線をグローバルビット線とポリシリコ
ンまたはポリサイドからなるローカルビット線とに分
け、該グローバルビット線とローカルビット線との間に
トランスファゲートを設けるようになっている。そし
て、階層化ビット線方式は、アクセスの掛かったワード
線が存在するメモリセルアレイ中のトランスファゲート
だけを開く（スイッチオンする）ことにより、ビット線
の低容量化および低時定数化を図るようになっている。
化ビット線方式のＤＲＡＭ（半導体記憶装置）が提案さ
れている。この階層化ビット線方式は、多層金属配線を
利用して、ビット線をグローバルビット線とポリシリコ
ンまたはポリサイドからなるローカルビット線とに分
け、該グローバルビット線とローカルビット線との間に
トランスファゲートを設けるようになっている。そし
て、階層化ビット線方式は、アクセスの掛かったワード
線が存在するメモリセルアレイ中のトランスファゲート
だけを開く（スイッチオンする）ことにより、ビット線
の低容量化および低時定数化を図るようになっている。
【０００４】図７は本発明に対応する関連技術としての
半導体記憶装置の一例を示す回路図である。同図におい
て、参照符号GBLX,GBLZ はグローバルビット線,LBL0X,L
BL0Z;LBL1X,LBL1Zはローカルビット線,WL はワード線,D
BX,DBZはデータ信号線、TGφ,TG1はトランスファゲー
ト, SAはセンスアンプ, そして, MCはメモリセルを示し
ている。また、参照符号φX0, φX1はローカルビット線
選択信号, CLはコラム選択信号, TGRX,TGRZ,TGR0,TGR1
はリセット用トランスファゲート, そして, ＶRは基準
電圧を示している。ここで、各ワード線WLと各ローカル
ビット線LBL0X,LBL0Z,LBL1X,LBL1Z との間には、それぞ
れメモリセルMCが設けられている。尚、ローカルビット
線対LBL0X,LBL0Z に対しては、例えば、ｎ＋１本のワー
ド線 WL(φ-o〜φ-n) が設けられ、また、ローカルビッ
ト線対LBL1X,LBL1Z に対しては、例えば、ｎ＋１本のワ
ード線WL(1-o〜1-n)が設けらている。
半導体記憶装置の一例を示す回路図である。同図におい
て、参照符号GBLX,GBLZ はグローバルビット線,LBL0X,L
BL0Z;LBL1X,LBL1Zはローカルビット線,WL はワード線,D
BX,DBZはデータ信号線、TGφ,TG1はトランスファゲー
ト, SAはセンスアンプ, そして, MCはメモリセルを示し
ている。また、参照符号φX0, φX1はローカルビット線
選択信号, CLはコラム選択信号, TGRX,TGRZ,TGR0,TGR1
はリセット用トランスファゲート, そして, ＶRは基準
電圧を示している。ここで、各ワード線WLと各ローカル
ビット線LBL0X,LBL0Z,LBL1X,LBL1Z との間には、それぞ
れメモリセルMCが設けられている。尚、ローカルビット
線対LBL0X,LBL0Z に対しては、例えば、ｎ＋１本のワー
ド線 WL(φ-o〜φ-n) が設けられ、また、ローカルビッ
ト線対LBL1X,LBL1Z に対しては、例えば、ｎ＋１本のワ
ード線WL(1-o〜1-n)が設けらている。
【０００５】図７に示されるように、関連技術の半導体
記憶装置においては、ローカルビット線LBL0X,LBL0Z,LB
L1X,LBL1Z とグローバルビット線GBLX,GBLZ の接続点と
なるトランスファゲートTGφ,TG1は、それぞれローカル
ビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けられて
いる。また、図７に示す関連技術の半導体記憶装置にお
いて、グローバルビット線は、２本の相補の信号線GBL
X,GBLZ として構成されている。
記憶装置においては、ローカルビット線LBL0X,LBL0Z,LB
L1X,LBL1Z とグローバルビット線GBLX,GBLZ の接続点と
なるトランスファゲートTGφ,TG1は、それぞれローカル
ビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けられて
いる。また、図７に示す関連技術の半導体記憶装置にお
いて、グローバルビット線は、２本の相補の信号線GBL
X,GBLZ として構成されている。
【０００６】図８は半導体記憶装置におけるメモリセル
MCの一例を示す図である。同図に示されるように、メモ
リセルMCは、ゲートトランジスタＱおよび容量Ｃにより
構成され、該トランジスタＱのドレインはローカルビッ
ト線LBL(LBL0X,LBL0Z,LBL1X,LBL1Z)に接続され、ゲート
はワード線WLに接続され、そして、ソースは容量Ｃを介
して電源Ｖp に接続されている。
MCの一例を示す図である。同図に示されるように、メモ
リセルMCは、ゲートトランジスタＱおよび容量Ｃにより
構成され、該トランジスタＱのドレインはローカルビッ
ト線LBL(LBL0X,LBL0Z,LBL1X,LBL1Z)に接続され、ゲート
はワード線WLに接続され、そして、ソースは容量Ｃを介
して電源Ｖp に接続されている。
【０００７】
【発明が解決しようとする課題】上述したように、図７
に示す関連技術の半導体記憶装置では、グローバルビッ
ト線GBLX,GBLZ との接続を制御するトランスファゲート
TGφ,TG1は、各ローカルビット線LBL0X,LBL0Z,LBL1X,LB
L1Z の一端に設けられ、また、グローバルビット線は、
２本の相補の信号線GBLX,GBLZ として構成されている。
に示す関連技術の半導体記憶装置では、グローバルビッ
ト線GBLX,GBLZ との接続を制御するトランスファゲート
TGφ,TG1は、各ローカルビット線LBL0X,LBL0Z,LBL1X,LB
L1Z の一端に設けられ、また、グローバルビット線は、
２本の相補の信号線GBLX,GBLZ として構成されている。
【０００８】図９は図７の半導体記憶装置の動作を説明
するための各信号波形を示す図である。図９に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB が高レベル“Ｈ"(高電位の電
源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電
源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号
φx(φX0) φX1）が変化すると、対応するローカルビッ
ト線LBL0X,LBL0Z が選択されてグローバルビット線GBL
X,GBLZ に接続される。ここでは、ローカルビット線選
択信号φX1がＶcc＋α（または、Ｖii＋α）となってロ
ーカルビット線LBL0X,LBL0Z が選択（セレクト状態）さ
れ、ローカルビット線選択信号φX1が低レベル“Ｌ”と
なってローカルビット線LBL1X,LBL1Z が非選択（アンセ
レクト状態）される場合を考える。
するための各信号波形を示す図である。図９に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB が高レベル“Ｈ"(高電位の電
源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電
源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号
φx(φX0) φX1）が変化すると、対応するローカルビッ
ト線LBL0X,LBL0Z が選択されてグローバルビット線GBL
X,GBLZ に接続される。ここでは、ローカルビット線選
択信号φX1がＶcc＋α（または、Ｖii＋α）となってロ
ーカルビット線LBL0X,LBL0Z が選択（セレクト状態）さ
れ、ローカルビット線選択信号φX1が低レベル“Ｌ”と
なってローカルビット線LBL1X,LBL1Z が非選択（アンセ
レクト状態）される場合を考える。
【０００９】次いで、所定のワード線WLが選択される
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBL0X,LBL0Z を介してグローバルビット
線GBLX,GBLZ に現出する。このとき、関連技術の半導体
記憶装置では、トランスファゲートTGφがローカルビッ
ト線LBL0X,LBL0Z の一端に設けられているため、ビット
線(LBL0X,LBL0Z) の配線抵抗および信号伝送時定数が大
きくなって、読み出し時間（ｔ）が増大することにもな
る。すなわち、ビット線LBL0X,LBL0Z(GBLX,GBLZ)に十分
な差電圧が生じるまでの時間（ｔ）を短縮するために
は、例えば、ローカルビット線の長さを短くして該ロー
カルビット線の数を増大し、且つ、トランスファゲート
の数および該トランスファゲートを制御する信号線（信
号φX ）の数を増大する必要があった。
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBL0X,LBL0Z を介してグローバルビット
線GBLX,GBLZ に現出する。このとき、関連技術の半導体
記憶装置では、トランスファゲートTGφがローカルビッ
ト線LBL0X,LBL0Z の一端に設けられているため、ビット
線(LBL0X,LBL0Z) の配線抵抗および信号伝送時定数が大
きくなって、読み出し時間（ｔ）が増大することにもな
る。すなわち、ビット線LBL0X,LBL0Z(GBLX,GBLZ)に十分
な差電圧が生じるまでの時間（ｔ）を短縮するために
は、例えば、ローカルビット線の長さを短くして該ロー
カルビット線の数を増大し、且つ、トランスファゲート
の数および該トランスファゲートを制御する信号線（信
号φX ）の数を増大する必要があった。
【００１０】さらに、関連技術の半導体記憶装置では、
通常、金属配線（例えば、アルミニウム配線）により形
成されるグローバルビット線GBLX,GBLZ を相補の２本設
ける必要があり、製造技術の問題から上記金属配線間の
ピッチを短くすることができず、集積度が低下すること
にもなっている。尚、図９において、例えば、データの
読み出し処理が終了すると、/RAS信号が低レベル“Ｌ”
から高レベル“Ｈ”に変化し、ワード線WLのレベルが低
レベル“Ｌ”となり、また、ビット線リセット信号φB
も低レベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバ
ルビット線GBLX,GBLZ のレベルを基準電圧（基準電位）
Ｖ R とする。そして、ローカルビット線選択信号φx(φ
X0）の電位もＶcc＋α（または、Ｖii＋α）からＶcc
（または、Ｖii）となり、ローカルビット線LBL0X,LBL0
Z とグローバルビット線GBLX,GBLZ との接続が初期状態
に戻る。
通常、金属配線（例えば、アルミニウム配線）により形
成されるグローバルビット線GBLX,GBLZ を相補の２本設
ける必要があり、製造技術の問題から上記金属配線間の
ピッチを短くすることができず、集積度が低下すること
にもなっている。尚、図９において、例えば、データの
読み出し処理が終了すると、/RAS信号が低レベル“Ｌ”
から高レベル“Ｈ”に変化し、ワード線WLのレベルが低
レベル“Ｌ”となり、また、ビット線リセット信号φB
も低レベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバ
ルビット線GBLX,GBLZ のレベルを基準電圧（基準電位）
Ｖ R とする。そして、ローカルビット線選択信号φx(φ
X0）の電位もＶcc＋α（または、Ｖii＋α）からＶcc
（または、Ｖii）となり、ローカルビット線LBL0X,LBL0
Z とグローバルビット線GBLX,GBLZ との接続が初期状態
に戻る。
【００１１】本発明は、上述した従来の半導体記憶装置
が有する課題に鑑み、ローカルビット線の数を増やすこ
となく、より一層の高速化および低消費電力化を行うこ
とのできる半導体記憶装置の提供を目的とする。さら
に、本発明は、金属配線で形成されるグローバルライン
の本数を半減することによって、より一層の高集積化を
図ることも目的とする。
が有する課題に鑑み、ローカルビット線の数を増やすこ
となく、より一層の高速化および低消費電力化を行うこ
とのできる半導体記憶装置の提供を目的とする。さら
に、本発明は、金属配線で形成されるグローバルライン
の本数を半減することによって、より一層の高集積化を
図ることも目的とする。
【００１２】
【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の原理構成を示す回路図である。本発明の第
１の形態によれば、ローカルビット線LBLZφ,LBLZ1およ
びグローバルビット線GBLZ,GBLX を有する階層化ビット
線方式の半導体記憶装置であって、前記ローカルビット
線LBLZφ,LBLZ1と前記グローバルビット線GBLZの接続点
となるトランスファゲートTGφ,TG1を該ローカルビット
線LBLZφ,LBLZ1の中央付近に設けるようにしたことを特
徴とする半導体記憶装置が提供される。
体記憶装置の原理構成を示す回路図である。本発明の第
１の形態によれば、ローカルビット線LBLZφ,LBLZ1およ
びグローバルビット線GBLZ,GBLX を有する階層化ビット
線方式の半導体記憶装置であって、前記ローカルビット
線LBLZφ,LBLZ1と前記グローバルビット線GBLZの接続点
となるトランスファゲートTGφ,TG1を該ローカルビット
線LBLZφ,LBLZ1の中央付近に設けるようにしたことを特
徴とする半導体記憶装置が提供される。
【００１３】さらに、本発明の第２の形態によれば、ロ
ーカルビット線LBLZφ,LBLZ1およびグローバルビット線
GBLZ,GBLX を有する階層化ビット線方式の半導体記憶装
置であって、前記ローカルビット線LBLZφ,LBLZ1を単一
のグローバルビット線GBLZに接続し、該グローバルビッ
ト線GBLZの電位を基準電位ＶR との間で差動増幅するよ
うにしたことを特徴とする半導体記憶装置が提供され
る。
ーカルビット線LBLZφ,LBLZ1およびグローバルビット線
GBLZ,GBLX を有する階層化ビット線方式の半導体記憶装
置であって、前記ローカルビット線LBLZφ,LBLZ1を単一
のグローバルビット線GBLZに接続し、該グローバルビッ
ト線GBLZの電位を基準電位ＶR との間で差動増幅するよ
うにしたことを特徴とする半導体記憶装置が提供され
る。
【００１４】
【作用】本発明の半導体記憶装置の第１の形態によれ
ば、トランスファゲートTGφ,TG1は、ローカルビット線
LBLZφ,LBLZ1の中央付近に設けるようになっている。さ
らに、本発明の半導体記憶装置の第２の形態によれば、
ローカルビット線LBLZφ,LBLZ1を単一のグローバルビッ
ト線GBLZに接続し、このグローバルビット線GBLZの電位
を基準電位ＶR との間で差動増幅するようになってい
る。
ば、トランスファゲートTGφ,TG1は、ローカルビット線
LBLZφ,LBLZ1の中央付近に設けるようになっている。さ
らに、本発明の半導体記憶装置の第２の形態によれば、
ローカルビット線LBLZφ,LBLZ1を単一のグローバルビッ
ト線GBLZに接続し、このグローバルビット線GBLZの電位
を基準電位ＶR との間で差動増幅するようになってい
る。
【００１５】図１において、参照符号GBLZはグローバル
ビット線、LBLZφ,LBLZ1はローカルビット線、WLはワー
ド線,DBX,DBZはデータ信号線、TGφ,TG1はトランスファ
ゲート、そして、MCはメモリセルを示している。また、
参照符号φX0, φX1はローカルビット線選択信号, CLは
コラム選択信号, そして, ＶR は基準電圧を示してい
る。ここで、各ワード線WLと各ローカルビット線LBLZ
φ,LBLZ1との間には、それぞれメモリセルMCが設けられ
ている。尚、ローカルビット線LBLZφ LBLZ1は、それぞ
れ一対設けられている。さらに、ローカルビット線LBLZ
φに対しては、例えば、ｎ＋１本のワード線 WL(φ-o〜
φ-n) が設けられ、また、ローカルビット線LBLZ1 に対
しては、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設
けらている。また、メモリセルMCの構成は、前述した図
８に示すものと同様である。
ビット線、LBLZφ,LBLZ1はローカルビット線、WLはワー
ド線,DBX,DBZはデータ信号線、TGφ,TG1はトランスファ
ゲート、そして、MCはメモリセルを示している。また、
参照符号φX0, φX1はローカルビット線選択信号, CLは
コラム選択信号, そして, ＶR は基準電圧を示してい
る。ここで、各ワード線WLと各ローカルビット線LBLZ
φ,LBLZ1との間には、それぞれメモリセルMCが設けられ
ている。尚、ローカルビット線LBLZφ LBLZ1は、それぞ
れ一対設けられている。さらに、ローカルビット線LBLZ
φに対しては、例えば、ｎ＋１本のワード線 WL(φ-o〜
φ-n) が設けられ、また、ローカルビット線LBLZ1 に対
しては、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設
けらている。また、メモリセルMCの構成は、前述した図
８に示すものと同様である。
【００１６】図１に示されるように、本発明の半導体記
憶装置においては、ローカルビット線LBLZφ,LBLZ1とグ
ローバルビット線GBLZの接続点となるトランスファゲー
トTGφ,TG1をローカルビット線LBLZφ,LBLZ1の中央に設
けるようになっている。これにより、各トランスファゲ
ートTGφ,TG1と各ローカルビット線LBLZφ,LBLZ1の端部
のメモリセルMCとの長さを図７に示す関連技術の半導体
記憶装置におけるものの約半分（略ローカルビット線の
半分の長さ）とし、ビット線の抵抗を低減するようにな
っている。
憶装置においては、ローカルビット線LBLZφ,LBLZ1とグ
ローバルビット線GBLZの接続点となるトランスファゲー
トTGφ,TG1をローカルビット線LBLZφ,LBLZ1の中央に設
けるようになっている。これにより、各トランスファゲ
ートTGφ,TG1と各ローカルビット線LBLZφ,LBLZ1の端部
のメモリセルMCとの長さを図７に示す関連技術の半導体
記憶装置におけるものの約半分（略ローカルビット線の
半分の長さ）とし、ビット線の抵抗を低減するようにな
っている。
【００１７】さらに、図７と図１との比較から明らかな
ように、本発明の半導体記憶装置においては、関連技術
における相補の（２本の）グローバルビット線GBLX,GBL
Z にそれぞれ接続していた２対のローカルビット線LBL0
X,LBL0Z;LBL1X,LBL1Z(LBLZφ,LBLZ1) を、単一の（１方
の）グローバルビット線GBLZにのみ接続し、他方のグロ
ーバルビット線GBLXを除去するようになっている。そし
て、本発明の半導体記憶装置は、グローバルビット線GB
LXの電位を基準電位ＶR との間で差動増幅することによ
り、グローバルビット線の数を低減（半減）すると共
に、ビット線の充放電電流を削減してセンスアンプの増
幅時間を短縮するようになっている。
ように、本発明の半導体記憶装置においては、関連技術
における相補の（２本の）グローバルビット線GBLX,GBL
Z にそれぞれ接続していた２対のローカルビット線LBL0
X,LBL0Z;LBL1X,LBL1Z(LBLZφ,LBLZ1) を、単一の（１方
の）グローバルビット線GBLZにのみ接続し、他方のグロ
ーバルビット線GBLXを除去するようになっている。そし
て、本発明の半導体記憶装置は、グローバルビット線GB
LXの電位を基準電位ＶR との間で差動増幅することによ
り、グローバルビット線の数を低減（半減）すると共
に、ビット線の充放電電流を削減してセンスアンプの増
幅時間を短縮するようになっている。
【００１８】図２は図１の半導体記憶装置の動作を説明
するための各信号波形を示す図である。図２に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB （図１では省略）が高レベル
“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低レベル
“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ローカル
ビット線選択信号φx(φ X0, φX1）が変化すると、対応
するローカルビット線LBLZφ,LBLZ1が選択されてグロー
バルビット線GBLZに接続される。
するための各信号波形を示す図である。図２に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB （図１では省略）が高レベル
“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低レベル
“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ローカル
ビット線選択信号φx(φ X0, φX1）が変化すると、対応
するローカルビット線LBLZφ,LBLZ1が選択されてグロー
バルビット線GBLZに接続される。
【００１９】次いで、所定のワード線WLが選択される
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBLZφを介してグローバルビット線GBLZ
に現出する。このとき、本発明の半導体記憶装置では、
トランスファゲートTGφ(TG1)がローカルビット線LBLZ
φ(LBLZ1) の中央付近に設けられているため、選択され
たメモリセルMCによる電位の変化を短時間の内にビット
線へ伝えることができる。すなわち、例えば、選択され
たメモリセルMCがトランスファゲートTGφから最も遠い
場合でも、その距離はローカルビット線LBLZφの半分以
下になるため、ビット線（ローカルビット線LBLZφ）に
よる抵抗が低減され、選択されたメモリセルMCによるロ
ーカルビット線LBLZφの電位の変化が短時間で（高速
に）グローバルビット線GBLZへ伝えられることになる。
このことは、図２に示されるビット線の電位の変化時間
Ｔが、前述した図９に示す変化時間ｔよりも短い（約半
分）ことにより示される。
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBLZφを介してグローバルビット線GBLZ
に現出する。このとき、本発明の半導体記憶装置では、
トランスファゲートTGφ(TG1)がローカルビット線LBLZ
φ(LBLZ1) の中央付近に設けられているため、選択され
たメモリセルMCによる電位の変化を短時間の内にビット
線へ伝えることができる。すなわち、例えば、選択され
たメモリセルMCがトランスファゲートTGφから最も遠い
場合でも、その距離はローカルビット線LBLZφの半分以
下になるため、ビット線（ローカルビット線LBLZφ）に
よる抵抗が低減され、選択されたメモリセルMCによるロ
ーカルビット線LBLZφの電位の変化が短時間で（高速
に）グローバルビット線GBLZへ伝えられることになる。
このことは、図２に示されるビット線の電位の変化時間
Ｔが、前述した図９に示す変化時間ｔよりも短い（約半
分）ことにより示される。
【００２０】このグローバルビット線GBLZの電位の変化
（図２では、高電位側への変化）は、カレントミラーア
ンプ（差動増幅器）Ａに供給された基準電圧（基準電
位）Ｖ R との間で差動増幅される。ここで、図１に示さ
れるように、カレントミラーアンプＡの出力（GBLX) は
インバータ（増幅器）Ａ' を介してグローバルビット線
GBLZが接続されたカレントミラーアンプＡの入力端子に
フィードバックされ、これにより、グローバルビット線
GBLZの電位が電位がＶcc（または、Ｖii：高レベル
“Ｈ")となり、また、信号線（グローバルビット線GBLX
に対応) の電位がＶss（低レベル“Ｌ")に変化する。さ
らに、コラム選択信号CLが低レベル“Ｌ"(Ｖss）から高
レベル“Ｈ"(ＶccまたはＶii）へ変化すると、トランス
ファゲートTGDX,TGDZ がスイッチオンし、信号線（相補
のグローバルビット線に対応)GBLX,GBLZの電位がデータ
信号線DBX,DBZ に伝えられて外部へ出力されるようにな
っている。
（図２では、高電位側への変化）は、カレントミラーア
ンプ（差動増幅器）Ａに供給された基準電圧（基準電
位）Ｖ R との間で差動増幅される。ここで、図１に示さ
れるように、カレントミラーアンプＡの出力（GBLX) は
インバータ（増幅器）Ａ' を介してグローバルビット線
GBLZが接続されたカレントミラーアンプＡの入力端子に
フィードバックされ、これにより、グローバルビット線
GBLZの電位が電位がＶcc（または、Ｖii：高レベル
“Ｈ")となり、また、信号線（グローバルビット線GBLX
に対応) の電位がＶss（低レベル“Ｌ")に変化する。さ
らに、コラム選択信号CLが低レベル“Ｌ"(Ｖss）から高
レベル“Ｈ"(ＶccまたはＶii）へ変化すると、トランス
ファゲートTGDX,TGDZ がスイッチオンし、信号線（相補
のグローバルビット線に対応)GBLX,GBLZの電位がデータ
信号線DBX,DBZ に伝えられて外部へ出力されるようにな
っている。
【００２１】そして、データの読み出し処理が終了する
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、ビット線リセット信号φB も低レベル“Ｌ”から高
レベル“Ｈ”へ戻って信号線（グローバルビット線)GBL
X,GBLZのレベルを基準電圧ＶR とする。このとき、ロー
カルビット線選択信号φx(φX0, φX1）の電位もＶcc＋
α（または、Ｖii＋α）からＶcc（または、Ｖii）とな
り、ローカルビット線LBLZφ,LBLZ1とグローバルビット
線GBLZとの接続が初期状態に戻る。
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、ビット線リセット信号φB も低レベル“Ｌ”から高
レベル“Ｈ”へ戻って信号線（グローバルビット線)GBL
X,GBLZのレベルを基準電圧ＶR とする。このとき、ロー
カルビット線選択信号φx(φX0, φX1）の電位もＶcc＋
α（または、Ｖii＋α）からＶcc（または、Ｖii）とな
り、ローカルビット線LBLZφ,LBLZ1とグローバルビット
線GBLZとの接続が初期状態に戻る。
【００２２】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の実施例を説明する。図３は本発明の半導体記憶
装置の一実施例を示す回路図である。同図において、参
照符号GBLZはグローバルビット線、LBLZφ,LBLZ1はロー
カルビット線、WLはワード線,DBX,DBZはデータ信号線、
TGφ,TG1はトランスファゲート、そして、MCはメモリセ
ルを示している。また、参照符号φX0, φX1はローカル
ビット線選択信号, CLはコラム選択信号, そして, ＶR
は基準電圧を示している。また、図３において、参照符
号Ａはカレントミラーアンプ（差動増幅器),Ａ' はイン
バータ（増幅器),φB はビット線リセット信号, φ1 は
カレントミラーアンプの活性化信号, φ2 は再書き込み
用インバータの活性化信号,CLRは読み出し用コラム選択
信号, そして,CLWは書き込み用コラム選択信号を示して
いる。
憶装置の実施例を説明する。図３は本発明の半導体記憶
装置の一実施例を示す回路図である。同図において、参
照符号GBLZはグローバルビット線、LBLZφ,LBLZ1はロー
カルビット線、WLはワード線,DBX,DBZはデータ信号線、
TGφ,TG1はトランスファゲート、そして、MCはメモリセ
ルを示している。また、参照符号φX0, φX1はローカル
ビット線選択信号, CLはコラム選択信号, そして, ＶR
は基準電圧を示している。また、図３において、参照符
号Ａはカレントミラーアンプ（差動増幅器),Ａ' はイン
バータ（増幅器),φB はビット線リセット信号, φ1 は
カレントミラーアンプの活性化信号, φ2 は再書き込み
用インバータの活性化信号,CLRは読み出し用コラム選択
信号, そして,CLWは書き込み用コラム選択信号を示して
いる。
【００２３】各ワード線WLと各ローカルビット線LBLZ
φ,LBLZ1との間には、それぞれメモリセルMCが設けら
れ、また、ローカルビット線LBLZφ LBLZ1は、それぞれ
一対設けられている。さらに、ローカルビット線LBLZφ
に対しては、例えば、ｎ＋１本のワード線 WL(φ-o〜φ
-n) が設けられ、また、ローカルビット線LBLZ1 に対し
ては、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設け
らている。
φ,LBLZ1との間には、それぞれメモリセルMCが設けら
れ、また、ローカルビット線LBLZφ LBLZ1は、それぞれ
一対設けられている。さらに、ローカルビット線LBLZφ
に対しては、例えば、ｎ＋１本のワード線 WL(φ-o〜φ
-n) が設けられ、また、ローカルビット線LBLZ1 に対し
ては、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設け
らている。
【００２４】図３に示されるように、本実施例の半導体
記憶装置においては、ローカルビット線LBLZφ,LBLZ1と
グローバルビット線GBLZの接続点となるトランスファゲ
ートTGφ,TG1をローカルビット線LBLZφ,LBLZ1の中央に
設けるようになっている。すなわち、２本のローカルビ
ット線LBLZφと１本のグローバルビット線GBLZとの接続
を制御する２つのトランスファゲート（Ｎチャネル型Ｍ
ＯＳトランジスタ）TGφは、該ローカルビット線LBLZφ
の中央付近に設けられ、同様に、２本のローカルビット
線LBLZ1 と１本のグローバルビット線GBLZとの接続を制
御する２つのトランスファゲート（Ｎチャネル型ＭＯＳ
トランジスタ）TG1 は、該ローカルビット線LBLZ1 の中
央付近に設けられている。これにより、各トランスファ
ゲートTGφ,TG1と各ローカルビット線LBLZφ,LBLZ1の端
部のメモリセルMCとの長さを図７に示す関連技術の半導
体記憶装置におけるものの約半分（略ローカルビット線
の半分の長さ）とし、ビット線の抵抗を低減するように
なっている。ここで、各トランスファゲートTGφ,TG1
は、ローカルビット線選択信号φX0, φX1によりスイッ
チング制御されるようになっている。
記憶装置においては、ローカルビット線LBLZφ,LBLZ1と
グローバルビット線GBLZの接続点となるトランスファゲ
ートTGφ,TG1をローカルビット線LBLZφ,LBLZ1の中央に
設けるようになっている。すなわち、２本のローカルビ
ット線LBLZφと１本のグローバルビット線GBLZとの接続
を制御する２つのトランスファゲート（Ｎチャネル型Ｍ
ＯＳトランジスタ）TGφは、該ローカルビット線LBLZφ
の中央付近に設けられ、同様に、２本のローカルビット
線LBLZ1 と１本のグローバルビット線GBLZとの接続を制
御する２つのトランスファゲート（Ｎチャネル型ＭＯＳ
トランジスタ）TG1 は、該ローカルビット線LBLZ1 の中
央付近に設けられている。これにより、各トランスファ
ゲートTGφ,TG1と各ローカルビット線LBLZφ,LBLZ1の端
部のメモリセルMCとの長さを図７に示す関連技術の半導
体記憶装置におけるものの約半分（略ローカルビット線
の半分の長さ）とし、ビット線の抵抗を低減するように
なっている。ここで、各トランスファゲートTGφ,TG1
は、ローカルビット線選択信号φX0, φX1によりスイッ
チング制御されるようになっている。
【００２５】さらに、図７と図３との比較から明らかな
ように、本実施例の半導体記憶装置においては、関連技
術における相補の（２本の）グローバルビット線GBLX,G
BLZにそれぞれ接続していた２対のローカルビット線LBL
0X,LBL0Z;LBL1X,LBL1Z(LBLZφ,LBLZ1) を、単一の（１
方の）グローバルビット線GBLZにのみ接続し、他方のグ
ローバルビット線GBLXを除去するようになっている。そ
して、本実施例の半導体記憶装置は、カレントミラーア
ンプＡにより、グローバルビット線GBLZの電位を基準電
位ＶR との間で差動増幅することにより、グローバルビ
ット線の数を低減（半減）すると共に、ビット線の充放
電電流を削減してセンスアンプの増幅時間を短縮するよ
うになっている。ここで、グローバルビット線GBLZの両
端には、ゲートにビット線リセット信号φB が供給され
たリセット用トランジスタTGR およびトランジスタ33が
設けられ、該ビット線リセット信号φB （φB が高レベ
ル“Ｈ”のとき）によりグローバルビット線GBLZのレベ
ルを基準電圧（基準電位）ＶR とするようになってい
る。尚、後述するカレントミラーアンプＡの出力信号線
（GBLX）も、ゲートにビット線リセット信号φB が供給
されたリセット用のトランジスタ31により基準電圧ＶR
にリセットされるようになっている。
ように、本実施例の半導体記憶装置においては、関連技
術における相補の（２本の）グローバルビット線GBLX,G
BLZにそれぞれ接続していた２対のローカルビット線LBL
0X,LBL0Z;LBL1X,LBL1Z(LBLZφ,LBLZ1) を、単一の（１
方の）グローバルビット線GBLZにのみ接続し、他方のグ
ローバルビット線GBLXを除去するようになっている。そ
して、本実施例の半導体記憶装置は、カレントミラーア
ンプＡにより、グローバルビット線GBLZの電位を基準電
位ＶR との間で差動増幅することにより、グローバルビ
ット線の数を低減（半減）すると共に、ビット線の充放
電電流を削減してセンスアンプの増幅時間を短縮するよ
うになっている。ここで、グローバルビット線GBLZの両
端には、ゲートにビット線リセット信号φB が供給され
たリセット用トランジスタTGR およびトランジスタ33が
設けられ、該ビット線リセット信号φB （φB が高レベ
ル“Ｈ”のとき）によりグローバルビット線GBLZのレベ
ルを基準電圧（基準電位）ＶR とするようになってい
る。尚、後述するカレントミラーアンプＡの出力信号線
（GBLX）も、ゲートにビット線リセット信号φB が供給
されたリセット用のトランジスタ31により基準電圧ＶR
にリセットされるようになっている。
【００２６】図３に示されるように、カレントミラーア
ンプ（差動増幅器）Ａは、Ｐチャネル型ＭＯＳトランジ
スタ11,12 およびＮチャネル型ＭＯＳトランジスタ13,1
4,15,16 で構成され、グローバルビット線GBLZはトラン
ジスタ13のゲートに接続され、また、基準電圧ＶR はト
ランジスタ14のゲートに印加されるようになっている。
また、トライステート型のインバータ（増幅器）Ａ'
は、Ｐチャネル型ＭＯＳトランジスタ21,22 およびＮチ
ャネル型ＭＯＳトランジスタ23,24 で構成され、グロー
バルビット線GBLZはトランジスタ22と23の接続個所に接
続され、また、カレントミラーアンプＡの出力信号（GB
LX）はトランジスタ22および23のゲートに供給されてい
る。ここで、トランジスタ24のゲートにはナンドゲート
41の出力が供給され、また、トランジスタ21のゲートに
はインバータ42を介してナンドゲート41の出力が供給さ
れている。尚、ナンドゲート41およびインバータ42で構
成される制御回路Ｂは、例えば、コラムデコーダ単位に
設ければよく、複数のセンスアンプで共用することがで
きる。また、ナンドゲート41の入力には、再書き込み用
インバータの活性化信号φ2,および, 書き込み用コラム
選択信号CLW が供給され、該信号φ2,CLW によりインバ
ータＡ' の動作を制御するようになっている。
ンプ（差動増幅器）Ａは、Ｐチャネル型ＭＯＳトランジ
スタ11,12 およびＮチャネル型ＭＯＳトランジスタ13,1
4,15,16 で構成され、グローバルビット線GBLZはトラン
ジスタ13のゲートに接続され、また、基準電圧ＶR はト
ランジスタ14のゲートに印加されるようになっている。
また、トライステート型のインバータ（増幅器）Ａ'
は、Ｐチャネル型ＭＯＳトランジスタ21,22 およびＮチ
ャネル型ＭＯＳトランジスタ23,24 で構成され、グロー
バルビット線GBLZはトランジスタ22と23の接続個所に接
続され、また、カレントミラーアンプＡの出力信号（GB
LX）はトランジスタ22および23のゲートに供給されてい
る。ここで、トランジスタ24のゲートにはナンドゲート
41の出力が供給され、また、トランジスタ21のゲートに
はインバータ42を介してナンドゲート41の出力が供給さ
れている。尚、ナンドゲート41およびインバータ42で構
成される制御回路Ｂは、例えば、コラムデコーダ単位に
設ければよく、複数のセンスアンプで共用することがで
きる。また、ナンドゲート41の入力には、再書き込み用
インバータの活性化信号φ2,および, 書き込み用コラム
選択信号CLW が供給され、該信号φ2,CLW によりインバ
ータＡ' の動作を制御するようになっている。
【００２７】すなわち、グローバルビット線GBLZの電位
は、カレントミラーアンプＡにより基準電位ＶR との間
で差動増幅され、また、該カレントミラーアンプＡの出
力(GBLX)は増幅器Ａ' を介してグローバルビット線GBLZ
と共にカレントミラーアンプＡの入力端子に供給されて
いる。これにより、相補のグローバルビット線GBLX,GBL
Z に対応する信号線が構成され、該信号線GBLX,GBLZ の
電位はトランスファゲート32,34(TGDX,TGDZ)を介してデ
ータ信号線DBWX,DBRX(DBX)およびDBWZ(DBZ) に伝えられ
て外部へ出力されるようになっている。ここで、トラン
スファゲート32は、ゲートに読み出し用コラム選択信号
CLR が供給されたトランジスタ321 およびゲートに書き
込み用コラム選択信号CLW が供給されたトランジスタ32
2 で構成され、読み出しおよび書き込み時に選択される
ようになっており、また、トランスファゲート33は、ゲ
ートに書き込み用コラム選択信号CLW が供給されたトラ
ンジスタで構成され、書き込み時に選択されるようにな
っている。尚、参照符号DBWX,DBWZ は書き込み用のデー
タ信号線, DBRXは読み出し用のデータ信号線を示し、デ
ータ信号線DBX は書き込みおよび読み出し両方のデータ
信号線DBWX,DBRX として使用される。
は、カレントミラーアンプＡにより基準電位ＶR との間
で差動増幅され、また、該カレントミラーアンプＡの出
力(GBLX)は増幅器Ａ' を介してグローバルビット線GBLZ
と共にカレントミラーアンプＡの入力端子に供給されて
いる。これにより、相補のグローバルビット線GBLX,GBL
Z に対応する信号線が構成され、該信号線GBLX,GBLZ の
電位はトランスファゲート32,34(TGDX,TGDZ)を介してデ
ータ信号線DBWX,DBRX(DBX)およびDBWZ(DBZ) に伝えられ
て外部へ出力されるようになっている。ここで、トラン
スファゲート32は、ゲートに読み出し用コラム選択信号
CLR が供給されたトランジスタ321 およびゲートに書き
込み用コラム選択信号CLW が供給されたトランジスタ32
2 で構成され、読み出しおよび書き込み時に選択される
ようになっており、また、トランスファゲート33は、ゲ
ートに書き込み用コラム選択信号CLW が供給されたトラ
ンジスタで構成され、書き込み時に選択されるようにな
っている。尚、参照符号DBWX,DBWZ は書き込み用のデー
タ信号線, DBRXは読み出し用のデータ信号線を示し、デ
ータ信号線DBX は書き込みおよび読み出し両方のデータ
信号線DBWX,DBRX として使用される。
【００２８】図４は図３の半導体記憶装置における読み
出し動作を説明するための各信号波形を示す図である。
図４に示されるように、まず、読み出し動作が開始され
ると、/RAS（ロウ・アドレス・ストローブ）信号が高レ
ベル“Ｈ”から低レベル“Ｌ”に変化し、ビット線リセ
ット信号φB が高レベル“Ｈ"(高電位の電源電圧Ｖccま
たはＶii）から低レベル“Ｌ"(低電位の電源電圧Ｖss）
へ立ち下がり、グローバルビット線GBLZおよびカレント
ミラーアンプＡの出力信号線（GBLX）のレベルが基準電
圧ＶR から解放される。
出し動作を説明するための各信号波形を示す図である。
図４に示されるように、まず、読み出し動作が開始され
ると、/RAS（ロウ・アドレス・ストローブ）信号が高レ
ベル“Ｈ”から低レベル“Ｌ”に変化し、ビット線リセ
ット信号φB が高レベル“Ｈ"(高電位の電源電圧Ｖccま
たはＶii）から低レベル“Ｌ"(低電位の電源電圧Ｖss）
へ立ち下がり、グローバルビット線GBLZおよびカレント
ミラーアンプＡの出力信号線（GBLX）のレベルが基準電
圧ＶR から解放される。
【００２９】さらに、ローカルビット線選択信号φx(φ
X0, φX1）が変化すると、対応するローカルビット線LB
LZφ,LBLZ1が選択されてグローバルビット線GBLZに接続
される。具体的に、一方のローカルビット線選択信号φ
X0の電位がＶcc（または、Ｖii）からＶcc＋α（また
は、Ｖii＋α）に変化する（セレクト状態）と、該信号
φX0がゲートに供給されたトランスファゲートTGφ（２
つ）がスイッチオンとなってローカルビット線LBLZφ
（２本）とグローバルビット線GBLZが接続され、また、
他方のローカルビット線選択信号φX1の電位がＶcc（ま
たは、Ｖii）からＶssに変化する（アンセレクト状態）
と、該信号φX1がゲートに供給されたトランスファゲー
トTG1(２つ）がスイッチオフとなりローカルビット線LB
LZφ（２本）とグローバルビット線GBLZとは遮断され
る。すなわち、一方の（或いは、１つの）ローカルビッ
ト線対LBLZφがグローバルビット線GBLZに接続される。
X0, φX1）が変化すると、対応するローカルビット線LB
LZφ,LBLZ1が選択されてグローバルビット線GBLZに接続
される。具体的に、一方のローカルビット線選択信号φ
X0の電位がＶcc（または、Ｖii）からＶcc＋α（また
は、Ｖii＋α）に変化する（セレクト状態）と、該信号
φX0がゲートに供給されたトランスファゲートTGφ（２
つ）がスイッチオンとなってローカルビット線LBLZφ
（２本）とグローバルビット線GBLZが接続され、また、
他方のローカルビット線選択信号φX1の電位がＶcc（ま
たは、Ｖii）からＶssに変化する（アンセレクト状態）
と、該信号φX1がゲートに供給されたトランスファゲー
トTG1(２つ）がスイッチオフとなりローカルビット線LB
LZφ（２本）とグローバルビット線GBLZとは遮断され
る。すなわち、一方の（或いは、１つの）ローカルビッ
ト線対LBLZφがグローバルビット線GBLZに接続される。
【００３０】次いで、所定のワード線WL（アドレス信号
に対応して選択される任意の１本のワード線）が選択さ
れ、また、カレントミラーアンプの活性化信号φ1 が高
レベル“Ｈ" になると、カレントミラーアンプＡが活性
化され、さらに、読み出し用コラム選択信号CLR が高レ
ベル“Ｈ" になると、トランジスタ（トランスファゲー
ト)321がスイッチ・オンとなって、カレントミラーアン
プＡの出力信号線GBLXがデータ信号線DBX(DBRX) に接続
される。これにより、上記選択された所定のワード線WL
に接続されたメモリセルMCの内容がローカルビット線LB
LZφを介してグローバルビット線GBLZに現出する。ここ
で、本実施例では、読み出し用コラム選択信号CLR を、
読み出し信号の増幅前に高レベル“Ｈ" とし、カレント
ミラーアンプの出力線GBLXをデータ信号線DBX(DBRX) に
接続しておくことができ、読み出し動作をより一層高速
化することができる。
に対応して選択される任意の１本のワード線）が選択さ
れ、また、カレントミラーアンプの活性化信号φ1 が高
レベル“Ｈ" になると、カレントミラーアンプＡが活性
化され、さらに、読み出し用コラム選択信号CLR が高レ
ベル“Ｈ" になると、トランジスタ（トランスファゲー
ト)321がスイッチ・オンとなって、カレントミラーアン
プＡの出力信号線GBLXがデータ信号線DBX(DBRX) に接続
される。これにより、上記選択された所定のワード線WL
に接続されたメモリセルMCの内容がローカルビット線LB
LZφを介してグローバルビット線GBLZに現出する。ここ
で、本実施例では、読み出し用コラム選択信号CLR を、
読み出し信号の増幅前に高レベル“Ｈ" とし、カレント
ミラーアンプの出力線GBLXをデータ信号線DBX(DBRX) に
接続しておくことができ、読み出し動作をより一層高速
化することができる。
【００３１】このとき、本実施例の半導体記憶装置で
は、トランスファゲートTGφ(TG1) がローカルビット線
LBLZφ(LBLZ1) の中央付近に設けられているため、選択
されたメモリセルMCによる電位の変化を短時間の内にビ
ット線へ伝えることができる。すなわち、例えば、選択
されたメモリセルMCがトランスファゲートTGφから最も
遠い場合でも、その距離はローカルビット線LBLZφの半
分以下になるため、ビット線（ローカルビット線LBLZ
φ）による抵抗が低減され、選択されたメモリセルMCに
よるローカルビット線LBLZφの電位の変化が短時間で
（高速に）グローバルビット線GBLZへ伝えられることに
なる。このことは、図４に示されるビット線の電位の変
化時間Ｔが、前述した図９に示す変化時間ｔよりも短い
こと（約半分）により示される。
は、トランスファゲートTGφ(TG1) がローカルビット線
LBLZφ(LBLZ1) の中央付近に設けられているため、選択
されたメモリセルMCによる電位の変化を短時間の内にビ
ット線へ伝えることができる。すなわち、例えば、選択
されたメモリセルMCがトランスファゲートTGφから最も
遠い場合でも、その距離はローカルビット線LBLZφの半
分以下になるため、ビット線（ローカルビット線LBLZ
φ）による抵抗が低減され、選択されたメモリセルMCに
よるローカルビット線LBLZφの電位の変化が短時間で
（高速に）グローバルビット線GBLZへ伝えられることに
なる。このことは、図４に示されるビット線の電位の変
化時間Ｔが、前述した図９に示す変化時間ｔよりも短い
こと（約半分）により示される。
【００３２】さらに、図４に示されるように、再書き込
み用インバータの活性化信号φ2 が高レベル“Ｈ" にな
るが、ナンドゲート41に入力される書き込み用コラム選
択信号CLW は低レベル“Ｌ" であるため、ナンドゲート
41の出力は高レベル“Ｈ”となりトライステート型のイ
ンバータ（増幅器）Ａ' が活性化される。すなわち、上
記グローバルビット線GBLZの電位の変化（図４では、高
電位側への変化）は、カレントミラーアンプＡに供給さ
れた基準電圧ＶR との間で差動増幅され、該カレントミ
ラーアンプＡの出力信号（GBLX) の電位がインバータ
Ａ'におけるトランジスタ22,23 のゲートに印加され、
反転増幅されてグローバルビット線GBLZに出力される。
これにより、グローバルビット線GBLZとカレントミラー
アンプＡの出力信号（GBLX) との電位差が広げられるこ
とになる。そして、カレントミラーアンプＡの出力信号
（GBLX) は、トランジスタ321 を介してデータ信号線DB
RX(DBX) に伝えられて外部へ出力されるようになってい
る。尚、グローバルビット線GBLZの電位は、トランスフ
ァゲート（トランジスタ）33がオフ状態なので、データ
信号線DBZ に伝えられないようになっている。
み用インバータの活性化信号φ2 が高レベル“Ｈ" にな
るが、ナンドゲート41に入力される書き込み用コラム選
択信号CLW は低レベル“Ｌ" であるため、ナンドゲート
41の出力は高レベル“Ｈ”となりトライステート型のイ
ンバータ（増幅器）Ａ' が活性化される。すなわち、上
記グローバルビット線GBLZの電位の変化（図４では、高
電位側への変化）は、カレントミラーアンプＡに供給さ
れた基準電圧ＶR との間で差動増幅され、該カレントミ
ラーアンプＡの出力信号（GBLX) の電位がインバータ
Ａ'におけるトランジスタ22,23 のゲートに印加され、
反転増幅されてグローバルビット線GBLZに出力される。
これにより、グローバルビット線GBLZとカレントミラー
アンプＡの出力信号（GBLX) との電位差が広げられるこ
とになる。そして、カレントミラーアンプＡの出力信号
（GBLX) は、トランジスタ321 を介してデータ信号線DB
RX(DBX) に伝えられて外部へ出力されるようになってい
る。尚、グローバルビット線GBLZの電位は、トランスフ
ァゲート（トランジスタ）33がオフ状態なので、データ
信号線DBZ に伝えられないようになっている。
【００３３】そして、データの読み出し処理が終了する
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、カレントミラーアンプの活性化信号φ1 が高レベル
“Ｈ”から低レベル“Ｌ" になってカレントミラーアン
プＡが不活性とされ、ビット線リセット信号φB も低レ
ベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビッ
ト線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とす
る。さらに、ローカルビット線選択信号φx(φ X0,
φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト
状態）からＶcc（または、Ｖii）、或いは、Ｖss（アン
セレクト状態）からＶcc（または、Ｖii）となり、ロー
カルビット線LBLZφ,LBLZ1とグローバルビット線GBLZと
の接続が初期状態に戻される。
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、カレントミラーアンプの活性化信号φ1 が高レベル
“Ｈ”から低レベル“Ｌ" になってカレントミラーアン
プＡが不活性とされ、ビット線リセット信号φB も低レ
ベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビッ
ト線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とす
る。さらに、ローカルビット線選択信号φx(φ X0,
φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト
状態）からＶcc（または、Ｖii）、或いは、Ｖss（アン
セレクト状態）からＶcc（または、Ｖii）となり、ロー
カルビット線LBLZφ,LBLZ1とグローバルビット線GBLZと
の接続が初期状態に戻される。
【００３４】このように、例えば、読み出し時におい
て、本実施例では、グローバルビット線GBLZが読み出し
配線（データ信号線)DBRX(DBX)に直接接続されていない
ため、読み出し用コラム選択信号CLR を早い時期に活性
化することができる。さらに、ワード線WLが活性化され
ると、図７に示す関連技術の半導体記憶装置の約半分の
時定数でグローバルビット線GBLZに電位が供給され基準
電圧ＶR との間に差電圧がつく。すると、カレントミラ
ーアンプＡは、ワード線WLとほぼ同時にカレントミラー
アンプの活性化信号φ1 が活性化されているため、直ち
に差動増幅を行って出力信号GBLXを32(321) を介してデ
ータ信号線DBRX(DBX) ににセル情報を送り出し、高速な
アクセスが可能となる。ここで、出力信号GBLXの増幅
は、容量が小さいため高速に行なうことができ、再書き
込み用インバータＡ' の活性化信号φ 2 が出力される時
点では、既に増幅が終了しているため、グローバルビッ
ト線GBLZへの再書き込みも高速で行なわれる。しかも、
インバータＡ' における貫通電流はほとんど発生しない
ため、消費電流を十分に削減することが可能となる。具
体的に、ビット線の充放電電流は、通常の場合、図７に
示す関連技術の半導体記憶装置の約半分になる。さら
に、グローバルビット線GBLZのピッチを図７の半導体記
憶装置の約２倍に緩めることが可能なため、グローバル
ビット線の線間容量や相互干渉を低減するもできる。こ
れらの効果は、読み出し時だけでなく、以下に説明する
書き込み時においても同様に発揮される。
て、本実施例では、グローバルビット線GBLZが読み出し
配線（データ信号線)DBRX(DBX)に直接接続されていない
ため、読み出し用コラム選択信号CLR を早い時期に活性
化することができる。さらに、ワード線WLが活性化され
ると、図７に示す関連技術の半導体記憶装置の約半分の
時定数でグローバルビット線GBLZに電位が供給され基準
電圧ＶR との間に差電圧がつく。すると、カレントミラ
ーアンプＡは、ワード線WLとほぼ同時にカレントミラー
アンプの活性化信号φ1 が活性化されているため、直ち
に差動増幅を行って出力信号GBLXを32(321) を介してデ
ータ信号線DBRX(DBX) ににセル情報を送り出し、高速な
アクセスが可能となる。ここで、出力信号GBLXの増幅
は、容量が小さいため高速に行なうことができ、再書き
込み用インバータＡ' の活性化信号φ 2 が出力される時
点では、既に増幅が終了しているため、グローバルビッ
ト線GBLZへの再書き込みも高速で行なわれる。しかも、
インバータＡ' における貫通電流はほとんど発生しない
ため、消費電流を十分に削減することが可能となる。具
体的に、ビット線の充放電電流は、通常の場合、図７に
示す関連技術の半導体記憶装置の約半分になる。さら
に、グローバルビット線GBLZのピッチを図７の半導体記
憶装置の約２倍に緩めることが可能なため、グローバル
ビット線の線間容量や相互干渉を低減するもできる。こ
れらの効果は、読み出し時だけでなく、以下に説明する
書き込み時においても同様に発揮される。
【００３５】図５は図３の半導体記憶装置における書き
込み動作を説明するための各信号波形を示す図である。
図５に示されるように、まず、書き込み動作が開始され
ると、/RAS信号が高レベル“Ｈ”から低レベル“Ｌ”に
変化し、ビット線リセット信号φB が高レベル“Ｈ"(高
電位の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低
電位の電源電圧Ｖss）へ立ち下がり、グローバルビット
線GBLZおよびカレントミラーアンプＡの出力信号線（GB
LX）のレベルが基準電圧ＶR から解放される。
込み動作を説明するための各信号波形を示す図である。
図５に示されるように、まず、書き込み動作が開始され
ると、/RAS信号が高レベル“Ｈ”から低レベル“Ｌ”に
変化し、ビット線リセット信号φB が高レベル“Ｈ"(高
電位の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低
電位の電源電圧Ｖss）へ立ち下がり、グローバルビット
線GBLZおよびカレントミラーアンプＡの出力信号線（GB
LX）のレベルが基準電圧ＶR から解放される。
【００３６】さらに、ローカルビット線選択信号φx(φ
X0, φX1）が変化すると、対応するローカルビット線LB
LZφ,LBLZ1が選択されてグローバルビット線GBLZに接続
される。具体的に、一方のローカルビット線選択信号φ
X0の電位がＶcc（または、Ｖii）からＶcc＋α（また
は、Ｖii＋α）に変化する（セレクト状態）と、該信号
φX0がゲートに供給されたトランスファゲートTGφ（２
つ）がスイッチオンとなってローカルビット線LBLZφ
（２本）とグローバルビット線GBLZが接続され、また、
他方のローカルビット線選択信号φX1の電位がＶcc（ま
たは、Ｖii）からＶssに変化する（アンセレクト状態）
と、該信号φX1がゲートに供給されたトランスファゲー
トTG1(２つ）がスイッチオフとなりローカルビット線LB
LZφ（２本）とグローバルビット線GBLZとは遮断され
る。すなわち、一方の（或いは、１つの）ローカルビッ
ト線対LBLZφがグローバルビット線GBLZに接続される。
次いで、所定のワード線WL（アドレス信号に対応して選
択される任意の１本のワード線）が選択され、また、カ
レントミラーアンプの活性化信号φ1 が高レベル“Ｈ"
になると、カレントミラーアンプＡが活性化され、さら
に、書き込み用コラム選択信号CLW が高レベル“Ｈ" に
なると、トランジスタ（トランスファゲート)322がスイ
ッチ・オンとなって、カレントミラーアンプＡの出力信
号線GBLXがデータ信号線DBX(DBWX) に接続されると共
に、トランジスタ34がスイッチ・オンとなって、グロー
バルビット線GBLZがデータ信号線DBZ(DBWZ) に接続され
る。
X0, φX1）が変化すると、対応するローカルビット線LB
LZφ,LBLZ1が選択されてグローバルビット線GBLZに接続
される。具体的に、一方のローカルビット線選択信号φ
X0の電位がＶcc（または、Ｖii）からＶcc＋α（また
は、Ｖii＋α）に変化する（セレクト状態）と、該信号
φX0がゲートに供給されたトランスファゲートTGφ（２
つ）がスイッチオンとなってローカルビット線LBLZφ
（２本）とグローバルビット線GBLZが接続され、また、
他方のローカルビット線選択信号φX1の電位がＶcc（ま
たは、Ｖii）からＶssに変化する（アンセレクト状態）
と、該信号φX1がゲートに供給されたトランスファゲー
トTG1(２つ）がスイッチオフとなりローカルビット線LB
LZφ（２本）とグローバルビット線GBLZとは遮断され
る。すなわち、一方の（或いは、１つの）ローカルビッ
ト線対LBLZφがグローバルビット線GBLZに接続される。
次いで、所定のワード線WL（アドレス信号に対応して選
択される任意の１本のワード線）が選択され、また、カ
レントミラーアンプの活性化信号φ1 が高レベル“Ｈ"
になると、カレントミラーアンプＡが活性化され、さら
に、書き込み用コラム選択信号CLW が高レベル“Ｈ" に
なると、トランジスタ（トランスファゲート)322がスイ
ッチ・オンとなって、カレントミラーアンプＡの出力信
号線GBLXがデータ信号線DBX(DBWX) に接続されると共
に、トランジスタ34がスイッチ・オンとなって、グロー
バルビット線GBLZがデータ信号線DBZ(DBWZ) に接続され
る。
【００３７】ここで、図５に示されるように、再書き込
み用インバータの活性化信号φ2 が高レベル“Ｈ" にな
り、ナンドゲート41の出力は低レベル“Ｌ" となる。そ
の結果、トランジスタ21のゲートにはインバータ42を介
して高レベル“Ｈ" の信号が供給され、また、トランジ
スタ24のゲートには低レベル“Ｌ" が供給されて、イン
バータＡ' は活性化されず、オフ状態を維持する。
み用インバータの活性化信号φ2 が高レベル“Ｈ" にな
り、ナンドゲート41の出力は低レベル“Ｌ" となる。そ
の結果、トランジスタ21のゲートにはインバータ42を介
して高レベル“Ｈ" の信号が供給され、また、トランジ
スタ24のゲートには低レベル“Ｌ" が供給されて、イン
バータＡ' は活性化されず、オフ状態を維持する。
【００３８】そして、例えば、データ信号線DBWX(DBX),
DBWZ(DBZ) を介して与えられた信号により、グローバル
ビット線GBLZの電位が低レベル“Ｌ" （Ｖss）とされ、
また、信号線GBLXの電位が高レベル“Ｈ”とされる。こ
れにより、所定のセルMCに対する書き込みを行うが、こ
のときも、本実施例の半導体記憶装置では、トランスフ
ァゲートTGφ(TG1) がローカルビット線LBLZφ(LBLZ1)
の中央付近に設けられているため、ビット線の電位の変
化を短時間の内に選択されたメモリセルMCへ伝えること
ができる。すなわち、例えば、選択されたメモリセルMC
がトランスファゲートTGφから最も遠い場合でも、その
距離はローカルビット線LBLZφの半分以下になるため、
ビット線（ローカルビット線LBLZφ）による抵抗が低減
され、ローカルビット線LBLZφを介して伝えられる書き
込み電圧を短時間（図５における参照符号Ｔ')で（高速
に）選択されたメモリセルMCに印加することができる。
DBWZ(DBZ) を介して与えられた信号により、グローバル
ビット線GBLZの電位が低レベル“Ｌ" （Ｖss）とされ、
また、信号線GBLXの電位が高レベル“Ｈ”とされる。こ
れにより、所定のセルMCに対する書き込みを行うが、こ
のときも、本実施例の半導体記憶装置では、トランスフ
ァゲートTGφ(TG1) がローカルビット線LBLZφ(LBLZ1)
の中央付近に設けられているため、ビット線の電位の変
化を短時間の内に選択されたメモリセルMCへ伝えること
ができる。すなわち、例えば、選択されたメモリセルMC
がトランスファゲートTGφから最も遠い場合でも、その
距離はローカルビット線LBLZφの半分以下になるため、
ビット線（ローカルビット線LBLZφ）による抵抗が低減
され、ローカルビット線LBLZφを介して伝えられる書き
込み電圧を短時間（図５における参照符号Ｔ')で（高速
に）選択されたメモリセルMCに印加することができる。
【００３９】さらに、データの書き込み処理が終了する
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、カレントミラーアンプの活性化信号φ1 が高レベル
“Ｈ”から低レベル“Ｌ" になってカレントミラーアン
プＡが不活性とされ、ビット線リセット信号φB も低レ
ベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビッ
ト線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とす
る。さらに、ローカルビット線選択信号φx(φ X0,
φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト
状態）からＶcc（または、Ｖii）、或いは、Ｖss（アン
セレクト状態）からＶcc（または、Ｖii）となり、ロー
カルビット線LBLZφ,LBLZ1とグローバルビット線GBLZと
の接続が初期状態に戻る。
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、カレントミラーアンプの活性化信号φ1 が高レベル
“Ｈ”から低レベル“Ｌ" になってカレントミラーアン
プＡが不活性とされ、ビット線リセット信号φB も低レ
ベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビッ
ト線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とす
る。さらに、ローカルビット線選択信号φx(φ X0,
φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト
状態）からＶcc（または、Ｖii）、或いは、Ｖss（アン
セレクト状態）からＶcc（または、Ｖii）となり、ロー
カルビット線LBLZφ,LBLZ1とグローバルビット線GBLZと
の接続が初期状態に戻る。
【００４０】上述したように、本発明の半導体記憶装置
は、ビット線抵抗が、例えば、図７に示す関連技術の半
導体記憶装置に比べて約半分となるため、カレントミラ
ーアンプ（差動増幅器）Ａのゲートに入力されるグロー
バルビット線GBLZの差電圧がつくまでの時間も約半分と
なる。また、カレントミラーアンプＡの出力信号GBLXは
グローバルビット線GBLZに直接接続されていないため、
容量が軽く増幅が速い。また、信号GBLXのレベルが速く
増幅されれば再書き込み用のインバータＡ' の増幅能力
も上がり、グローバルビット線（グローバルビット線の
信号）GBLZも速く増幅される。その結果、インバータ
Ａ' に流れるレベル不定時の貫通電流も少なくなり、さ
らに、相補２本のビット線を増幅する代わりに１本のみ
（１本のグローバルビット線GBLZ）を増幅する効果とあ
いまって消費電流を低減することが可能となる。その
上、１つのセンスアンプに接続されるグローバルビット
線GBLZが１本だけでよいため、グローバルビット線のピ
ッチを図７に示す関連技術の２倍にすることができ、パ
ターンの形成（レイアウト）の余裕が出る。このこと
は、例えば、高集積化の制限要因ともなっている金属配
線で形成されるグローバルビット線のピッチを２倍に広
げても同じ集積率を達成できることになり、該グローバ
ルビット線のピッチを製造技術（金属配線技術）に応じ
た長さとすることで、より一層の高集積化が可能とな
る。或いは、レイアウトの余裕により、ＤＲＡＭの歩留
りを向上させることにもなる。
は、ビット線抵抗が、例えば、図７に示す関連技術の半
導体記憶装置に比べて約半分となるため、カレントミラ
ーアンプ（差動増幅器）Ａのゲートに入力されるグロー
バルビット線GBLZの差電圧がつくまでの時間も約半分と
なる。また、カレントミラーアンプＡの出力信号GBLXは
グローバルビット線GBLZに直接接続されていないため、
容量が軽く増幅が速い。また、信号GBLXのレベルが速く
増幅されれば再書き込み用のインバータＡ' の増幅能力
も上がり、グローバルビット線（グローバルビット線の
信号）GBLZも速く増幅される。その結果、インバータ
Ａ' に流れるレベル不定時の貫通電流も少なくなり、さ
らに、相補２本のビット線を増幅する代わりに１本のみ
（１本のグローバルビット線GBLZ）を増幅する効果とあ
いまって消費電流を低減することが可能となる。その
上、１つのセンスアンプに接続されるグローバルビット
線GBLZが１本だけでよいため、グローバルビット線のピ
ッチを図７に示す関連技術の２倍にすることができ、パ
ターンの形成（レイアウト）の余裕が出る。このこと
は、例えば、高集積化の制限要因ともなっている金属配
線で形成されるグローバルビット線のピッチを２倍に広
げても同じ集積率を達成できることになり、該グローバ
ルビット線のピッチを製造技術（金属配線技術）に応じ
た長さとすることで、より一層の高集積化が可能とな
る。或いは、レイアウトの余裕により、ＤＲＡＭの歩留
りを向上させることにもなる。
【００４１】図６は本発明の半導体記憶装置の他の実施
例を示す回路図である。図６と図３との比較から明らか
なように、本実施例においては、図３におけるカレント
ミラーアンプ（差動増幅器）Ａ, トライステート型イン
バータ（増幅器）Ａ',および, 制御回路Ｂを、センスア
ンプＳにより構成したものである。尚、トランスファゲ
ート（トランジスタ）34,32(321,322)は、図３と同様で
ある。図６に示されるように、センスアンプＳは、Ｎチ
ャネル型ＭＯＳトランジスタ51,52,53,56 およびＰチャ
ネル型ＭＯＳトランジスタ54,55 で構成されている。ト
ランジスタ52,53;55,56 は交差接続され、トランジスタ
52,54 のゲートおよびトランジスタ53,55 のドレインの
共通接続個所は、グローバルビット線GBLZに接続される
と共に、トランスファゲート34を介して信号線DBZ(DBW
Z) に接続され、また、トランジスタ53,55 のゲートお
よびトランジスタ52,54 のドレインの共通接続個所（信
号：GBLX')は、トランスファゲート32(321,322) を介し
て信号線DBX(DBWX,DBRX)に接続されている。さらに、ト
ランジスタ52,53 のソースおよびトランジスタ51のソー
スは共通接続され、信号NSA が供給されており、また、
トランジスタ54,55 のソースは共通接続され、信号PSA
が供給されている。ここで、参照符号NSA,PSA は、セン
スアンプＳを駆動制御するための信号を示している。ま
た、トランジスタ51のドレインおよびトランジスタ56の
ドレインは、グローバルビット線GBLZに接続されてい
る。
例を示す回路図である。図６と図３との比較から明らか
なように、本実施例においては、図３におけるカレント
ミラーアンプ（差動増幅器）Ａ, トライステート型イン
バータ（増幅器）Ａ',および, 制御回路Ｂを、センスア
ンプＳにより構成したものである。尚、トランスファゲ
ート（トランジスタ）34,32(321,322)は、図３と同様で
ある。図６に示されるように、センスアンプＳは、Ｎチ
ャネル型ＭＯＳトランジスタ51,52,53,56 およびＰチャ
ネル型ＭＯＳトランジスタ54,55 で構成されている。ト
ランジスタ52,53;55,56 は交差接続され、トランジスタ
52,54 のゲートおよびトランジスタ53,55 のドレインの
共通接続個所は、グローバルビット線GBLZに接続される
と共に、トランスファゲート34を介して信号線DBZ(DBW
Z) に接続され、また、トランジスタ53,55 のゲートお
よびトランジスタ52,54 のドレインの共通接続個所（信
号：GBLX')は、トランスファゲート32(321,322) を介し
て信号線DBX(DBWX,DBRX)に接続されている。さらに、ト
ランジスタ52,53 のソースおよびトランジスタ51のソー
スは共通接続され、信号NSA が供給されており、また、
トランジスタ54,55 のソースは共通接続され、信号PSA
が供給されている。ここで、参照符号NSA,PSA は、セン
スアンプＳを駆動制御するための信号を示している。ま
た、トランジスタ51のドレインおよびトランジスタ56の
ドレインは、グローバルビット線GBLZに接続されてい
る。
【００４２】この図６に示すように、本発明の半導体記
憶装置は、図３に示すようなカレントミラーアンプＡお
よびインバータＡ' を用いて構成することができるだけ
でなく、センスアンプＳを用いて構成することもでき
る。この場合、センスアンプＳを構成する素子数を削減
することができるが、グローバル線GBLZの増幅ノイズの
影響を信号（信号線)GBLX'が受け易いので、該グローバ
ル線GBLZと隣接するセンスアンプＳ' のグローバル線GB
LZ' との間に、セル対向電位Ｖp が印加された配線LLを
設置することにより、隣接するグローバルビット線GBL
Z,GBLZ'間の相互干渉ノイズを更に低減させることがで
きる。このように、隣接するグローバルビット線GBLZ,G
BLZ'間にセル対向電位Ｖp が印加された配線LLを設置す
ると、例えば、金属配線のピッチは図７に示す関連技術
と同じになり、レイアウト上の利点はなくなるが、高速
読み出しおよび低消費電力を実現することは可能であ
る。
憶装置は、図３に示すようなカレントミラーアンプＡお
よびインバータＡ' を用いて構成することができるだけ
でなく、センスアンプＳを用いて構成することもでき
る。この場合、センスアンプＳを構成する素子数を削減
することができるが、グローバル線GBLZの増幅ノイズの
影響を信号（信号線)GBLX'が受け易いので、該グローバ
ル線GBLZと隣接するセンスアンプＳ' のグローバル線GB
LZ' との間に、セル対向電位Ｖp が印加された配線LLを
設置することにより、隣接するグローバルビット線GBL
Z,GBLZ'間の相互干渉ノイズを更に低減させることがで
きる。このように、隣接するグローバルビット線GBLZ,G
BLZ'間にセル対向電位Ｖp が印加された配線LLを設置す
ると、例えば、金属配線のピッチは図７に示す関連技術
と同じになり、レイアウト上の利点はなくなるが、高速
読み出しおよび低消費電力を実現することは可能であ
る。
【００４３】
【発明の効果】以上、詳述したように、本発明の半導体
記憶装置によれば、トランスファゲートをローカルビッ
ト線の中央付近に設けることによって、ローカルビット
線の数を増やすことなく、より一層の高速化および低消
費電力化を行うことができる。
記憶装置によれば、トランスファゲートをローカルビッ
ト線の中央付近に設けることによって、ローカルビット
線の数を増やすことなく、より一層の高速化および低消
費電力化を行うことができる。
【図１】本発明に係る半導体記憶装置の原理構成を示す
回路図である。
回路図である。
【図２】図１の半導体記憶装置の動作を説明するための
各信号波形を示す図である。
各信号波形を示す図である。
【図３】本発明の半導体記憶装置の一実施例を示す回路
図である。
図である。
【図４】図３の半導体記憶装置における読み出し動作を
説明するための各信号波形を示す図である。
説明するための各信号波形を示す図である。
【図５】図３の半導体記憶装置における書き込み動作を
説明するための各信号波形を示す図である。
説明するための各信号波形を示す図である。
【図６】本発明の半導体記憶装置の他の実施例を示す回
路図である。
路図である。
【図７】本発明に対応する関連技術としての半導体記憶
装置の一例を示す回路図である。
装置の一例を示す回路図である。
【図８】半導体記憶装置におけるメモリセルの一例を示
す図である。
す図である。
【図９】図７の半導体記憶装置の動作を説明するための
各信号波形を示す図である。
各信号波形を示す図である。
Ａ…カレントミラーアンプ（差動増幅器） Ａ' …トライステート型インバータ（増幅器） Ｂ…制御回路 Ｓ…センスアンプ CLR …読み出し用コラム選択信号 CLW …書き込み用コラム選択信号 DBX,DBZ …データ信号線 GBLZ,(GBLX) …グローバルビット線 LBLZφ,LBLZ1…ローカルビット線 MC…メモリセル TGφ,TG1…トランスファゲート ＶR …基準電圧 φ1 …カレントミラーアンプの活性化信号 φ2 …再書き込み用インバータの活性化信号 φB …ビット線リセット信号 φX0, φX1…ローカルビット線選択信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年６月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体記憶装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、階層化ビット線方式の半導体記憶装置に関する。
近年、半導体技術の進歩に伴って、半導体記憶装置も高
集積化および大容量化されており、同時に、高速化およ
び低消費電力化の要求もされている。そのため、メモリ
セルアレイ部のセンスアンプによる増幅時間の短縮およ
び消費電力の低減を行なうことのできる半導体記憶装置
の提供が要望されている。
特に、階層化ビット線方式の半導体記憶装置に関する。
近年、半導体技術の進歩に伴って、半導体記憶装置も高
集積化および大容量化されており、同時に、高速化およ
び低消費電力化の要求もされている。そのため、メモリ
セルアレイ部のセンスアンプによる増幅時間の短縮およ
び消費電力の低減を行なうことのできる半導体記憶装置
の提供が要望されている。
【０００２】
【従来の技術】近年、半導体記憶装置（例えば、ＤＲＡ
Ｍ：Dynamic Random Access Memory)は、６４Ｍビット,
或いは, ２５６Ｍビットというように大容量化されて
いる。そして、処理データの大規模化および周辺機器の
高速化に伴って、半導体記憶装置に対する動作速度の高
速化の要求も強くなっている。さらに、半導体記憶装置
をバッテリ駆動によるノート型のパーソナルコンピュー
タや携帯機器に使用する場合だけでなく、半導体記憶装
置の消費電力を低減することも重要視されて来ている。
Ｍ：Dynamic Random Access Memory)は、６４Ｍビット,
或いは, ２５６Ｍビットというように大容量化されて
いる。そして、処理データの大規模化および周辺機器の
高速化に伴って、半導体記憶装置に対する動作速度の高
速化の要求も強くなっている。さらに、半導体記憶装置
をバッテリ駆動によるノート型のパーソナルコンピュー
タや携帯機器に使用する場合だけでなく、半導体記憶装
置の消費電力を低減することも重要視されて来ている。
【０００３】このような要求を満たすものとして、階層
化ビット線方式のＤＲＡＭ（半導体記憶装置）が提案さ
れている。この階層化ビット線方式は、多層金属配線を
利用して、ビット線をグローバルビット線とポリシリコ
ンまたはポリサイドからなるローカルビット線とに分
け、該グローバルビット線とローカルビット線との間に
トランスファゲートを設けるようになっている。そし
て、階層化ビット線方式は、アクセスの掛かったワード
線が存在するメモリセルアレイ中のトランスファゲート
だけを開く（スイッチオンする）ことにより、ビット線
の低容量化および低時定数化を図るようになっている。
化ビット線方式のＤＲＡＭ（半導体記憶装置）が提案さ
れている。この階層化ビット線方式は、多層金属配線を
利用して、ビット線をグローバルビット線とポリシリコ
ンまたはポリサイドからなるローカルビット線とに分
け、該グローバルビット線とローカルビット線との間に
トランスファゲートを設けるようになっている。そし
て、階層化ビット線方式は、アクセスの掛かったワード
線が存在するメモリセルアレイ中のトランスファゲート
だけを開く（スイッチオンする）ことにより、ビット線
の低容量化および低時定数化を図るようになっている。
【０００４】図７は本発明に対応する関連技術としての
半導体記憶装置の一例を示す回路図である。同図におい
て、参照符号GBLX,GBLZ はグローバルビット線,LBL0X,L
BL0Z;LBL1X,LBL1Zはローカルビット線,WL はワード線,D
BX,DBZはデータ信号線、TG0,TG1 はトランスファゲー
ト, SAはセンスアンプ, そして, MCはメモリセルを示し
ている。また、参照符号φX0, φX1はローカルビット線
選択信号, CLはコラム選択信号, TGRX,TGRZ,TGR0,TGR1
はリセット用トランスファゲート, そして, ＶRは基準
電圧を示している。ここで、各ワード線WLと各ローカル
ビット線LBL0X,LBL0Z,LBL1X,LBL1Z との間には、それぞ
れメモリセルMCが設けられている。尚、ローカルビット
線対LBL0X,LBL0Z に対しては、例えば、ｎ＋１本のワー
ド線WL(0-o〜0-n)が設けられ、また、ローカルビット線
対LBL1X,LBL1Z に対しては、例えば、ｎ＋１本のワード
線WL(1-o〜1-n)が設けらている。
半導体記憶装置の一例を示す回路図である。同図におい
て、参照符号GBLX,GBLZ はグローバルビット線,LBL0X,L
BL0Z;LBL1X,LBL1Zはローカルビット線,WL はワード線,D
BX,DBZはデータ信号線、TG0,TG1 はトランスファゲー
ト, SAはセンスアンプ, そして, MCはメモリセルを示し
ている。また、参照符号φX0, φX1はローカルビット線
選択信号, CLはコラム選択信号, TGRX,TGRZ,TGR0,TGR1
はリセット用トランスファゲート, そして, ＶRは基準
電圧を示している。ここで、各ワード線WLと各ローカル
ビット線LBL0X,LBL0Z,LBL1X,LBL1Z との間には、それぞ
れメモリセルMCが設けられている。尚、ローカルビット
線対LBL0X,LBL0Z に対しては、例えば、ｎ＋１本のワー
ド線WL(0-o〜0-n)が設けられ、また、ローカルビット線
対LBL1X,LBL1Z に対しては、例えば、ｎ＋１本のワード
線WL(1-o〜1-n)が設けらている。
【０００５】図７に示されるように、関連技術の半導体
記憶装置においては、ローカルビット線LBL0X,LBL0Z,LB
L1X,LBL1Z とグローバルビット線GBLX,GBLZ の接続点と
なるトランスファゲートTG0,TG1 は、それぞれローカル
ビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けられて
いる。また、図７に示す関連技術の半導体記憶装置にお
いて、グローバルビット線は、２本の相補の信号線GBL
X,GBLZ として構成されている。
記憶装置においては、ローカルビット線LBL0X,LBL0Z,LB
L1X,LBL1Z とグローバルビット線GBLX,GBLZ の接続点と
なるトランスファゲートTG0,TG1 は、それぞれローカル
ビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けられて
いる。また、図７に示す関連技術の半導体記憶装置にお
いて、グローバルビット線は、２本の相補の信号線GBL
X,GBLZ として構成されている。
【０００６】図８は半導体記憶装置におけるメモリセル
MCの一例を示す図である。同図に示されるように、メモ
リセルMCは、ゲートトランジスタＱおよび容量Ｃにより
構成され、該トランジスタＱのドレインはローカルビッ
ト線LBL(LBL0X,LBL0Z,LBL1X,LBL1Z)に接続され、ゲート
はワード線WLに接続され、そして、ソースは容量Ｃを介
して電源Ｖp に接続されている。
MCの一例を示す図である。同図に示されるように、メモ
リセルMCは、ゲートトランジスタＱおよび容量Ｃにより
構成され、該トランジスタＱのドレインはローカルビッ
ト線LBL(LBL0X,LBL0Z,LBL1X,LBL1Z)に接続され、ゲート
はワード線WLに接続され、そして、ソースは容量Ｃを介
して電源Ｖp に接続されている。
【０００７】
【発明が解決しようとする課題】上述したように、図７
に示す関連技術の半導体記憶装置では、グローバルビッ
ト線GBLX,GBLZ との接続を制御するトランスファゲート
TG0,TG1 は、各ローカルビット線LBL0X,LBL0Z,LBL1X,LB
L1Z の一端に設けられ、また、グローバルビット線は、
２本の相補の信号線GBLX,GBLZ として構成されている。
に示す関連技術の半導体記憶装置では、グローバルビッ
ト線GBLX,GBLZ との接続を制御するトランスファゲート
TG0,TG1 は、各ローカルビット線LBL0X,LBL0Z,LBL1X,LB
L1Z の一端に設けられ、また、グローバルビット線は、
２本の相補の信号線GBLX,GBLZ として構成されている。
【０００８】図９は図７の半導体記憶装置の動作を説明
するための各信号波形を示す図である。図９に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB が高レベル“Ｈ"(高電位の電
源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電
源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号
φx(φX0) φX1）が変化すると、対応するローカルビッ
ト線LBL0X,LBL0Z が選択されてグローバルビット線GBL
X,GBLZ に接続される。ここでは、ローカルビット線選
択信号φX0がＶcc＋α（または、Ｖii＋α）となってロ
ーカルビット線LBL0X,LBL0Z が選択（セレクト状態）さ
れ、ローカルビット線選択信号φX1が低レベル“Ｌ”と
なってローカルビット線LBL1X,LBL1Z が非選択（アンセ
レクト状態）される場合を考える。
するための各信号波形を示す図である。図９に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB が高レベル“Ｈ"(高電位の電
源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電
源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号
φx(φX0) φX1）が変化すると、対応するローカルビッ
ト線LBL0X,LBL0Z が選択されてグローバルビット線GBL
X,GBLZ に接続される。ここでは、ローカルビット線選
択信号φX0がＶcc＋α（または、Ｖii＋α）となってロ
ーカルビット線LBL0X,LBL0Z が選択（セレクト状態）さ
れ、ローカルビット線選択信号φX1が低レベル“Ｌ”と
なってローカルビット線LBL1X,LBL1Z が非選択（アンセ
レクト状態）される場合を考える。
【０００９】次いで、所定のワード線WLが選択される
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBL0X,LBL0Z を介してグローバルビット
線GBLX,GBLZ に現出する。このとき、関連技術の半導体
記憶装置では、トランスファゲートTG0 がローカルビッ
ト線LBL0X,LBL0Z の一端に設けられているため、ビット
線(LBL0X,LBL0Z) の配線抵抗および信号伝送時定数が大
きくなって、読み出し時間（ｔ）が増大することにもな
る。すなわち、ビット線LBL0X,LBL0Z(GBLX,GBLZ)に十分
な差電圧が生じるまでの時間（ｔ）を短縮するために
は、例えば、ローカルビット線の長さを短くして該ロー
カルビット線の数を増大し、且つ、トランスファゲート
の数および該トランスファゲートを制御する信号線（信
号φX ）の数を増大する必要があった。
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBL0X,LBL0Z を介してグローバルビット
線GBLX,GBLZ に現出する。このとき、関連技術の半導体
記憶装置では、トランスファゲートTG0 がローカルビッ
ト線LBL0X,LBL0Z の一端に設けられているため、ビット
線(LBL0X,LBL0Z) の配線抵抗および信号伝送時定数が大
きくなって、読み出し時間（ｔ）が増大することにもな
る。すなわち、ビット線LBL0X,LBL0Z(GBLX,GBLZ)に十分
な差電圧が生じるまでの時間（ｔ）を短縮するために
は、例えば、ローカルビット線の長さを短くして該ロー
カルビット線の数を増大し、且つ、トランスファゲート
の数および該トランスファゲートを制御する信号線（信
号φX ）の数を増大する必要があった。
【００１０】さらに、関連技術の半導体記憶装置では、
通常、金属配線（例えば、アルミニウム配線）により形
成されるグローバルビット線GBLX,GBLZ を相補の２本設
ける必要があり、製造技術の問題から上記金属配線間の
ピッチを短くすることができず、集積度が低下すること
にもなっている。尚、図９において、例えば、データの
読み出し処理が終了すると、/RAS信号が低レベル“Ｌ”
から高レベル“Ｈ”に変化し、ワード線WLのレベルが低
レベル“Ｌ”となり、また、ビット線リセット信号φB
も低レベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバ
ルビット線GBLX,GBLZ のレベルを基準電圧（基準電位）
Ｖ R とする。そして、ローカルビット線選択信号φx(φ
X0）の電位もＶcc＋α（または、Ｖii＋α）からＶcc
（または、Ｖii）となり、ローカルビット線LBL0X,LBL0
Z とグローバルビット線GBLX,GBLZ との接続が初期状態
に戻る。
通常、金属配線（例えば、アルミニウム配線）により形
成されるグローバルビット線GBLX,GBLZ を相補の２本設
ける必要があり、製造技術の問題から上記金属配線間の
ピッチを短くすることができず、集積度が低下すること
にもなっている。尚、図９において、例えば、データの
読み出し処理が終了すると、/RAS信号が低レベル“Ｌ”
から高レベル“Ｈ”に変化し、ワード線WLのレベルが低
レベル“Ｌ”となり、また、ビット線リセット信号φB
も低レベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバ
ルビット線GBLX,GBLZ のレベルを基準電圧（基準電位）
Ｖ R とする。そして、ローカルビット線選択信号φx(φ
X0）の電位もＶcc＋α（または、Ｖii＋α）からＶcc
（または、Ｖii）となり、ローカルビット線LBL0X,LBL0
Z とグローバルビット線GBLX,GBLZ との接続が初期状態
に戻る。
【００１１】本発明は、上述した従来の半導体記憶装置
が有する課題に鑑み、ローカルビット線の数を増やすこ
となく、より一層の高速化および低消費電力化を行うこ
とのできる半導体記憶装置の提供を目的とする。さら
に、本発明は、金属配線で形成されるグローバルライン
の本数を半減することによって、より一層の高集積化を
図ることも目的とする。
が有する課題に鑑み、ローカルビット線の数を増やすこ
となく、より一層の高速化および低消費電力化を行うこ
とのできる半導体記憶装置の提供を目的とする。さら
に、本発明は、金属配線で形成されるグローバルライン
の本数を半減することによって、より一層の高集積化を
図ることも目的とする。
【００１２】
【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の原理構成を示す回路図である。本発明の第
１の形態によれば、ローカルビット線LBLZ0,LBLZ1 およ
びグローバルビット線GBLZ,GBLX を有する階層化ビット
線方式の半導体記憶装置であって、前記ローカルビット
線LBLZ0,LBLZ1 と前記グローバルビット線GBLZの接続点
となるトランスファゲートTG0,TG1 を該ローカルビット
線LBLZ0,LBLZ1 の中央付近に設けるようにしたことを特
徴とする半導体記憶装置が提供される。
体記憶装置の原理構成を示す回路図である。本発明の第
１の形態によれば、ローカルビット線LBLZ0,LBLZ1 およ
びグローバルビット線GBLZ,GBLX を有する階層化ビット
線方式の半導体記憶装置であって、前記ローカルビット
線LBLZ0,LBLZ1 と前記グローバルビット線GBLZの接続点
となるトランスファゲートTG0,TG1 を該ローカルビット
線LBLZ0,LBLZ1 の中央付近に設けるようにしたことを特
徴とする半導体記憶装置が提供される。
【００１３】さらに、本発明の第２の形態によれば、ロ
ーカルビット線LBLZ0,LBLZ1 およびグローバルビット線
GBLZ,GBLX を有する階層化ビット線方式の半導体記憶装
置であって、前記ローカルビット線LBLZ0,LBLZ1 を単一
のグローバルビット線GBLZに接続し、該グローバルビッ
ト線GBLZの電位を基準電位ＶR との間で差動増幅するよ
うにしたことを特徴とする半導体記憶装置が提供され
る。
ーカルビット線LBLZ0,LBLZ1 およびグローバルビット線
GBLZ,GBLX を有する階層化ビット線方式の半導体記憶装
置であって、前記ローカルビット線LBLZ0,LBLZ1 を単一
のグローバルビット線GBLZに接続し、該グローバルビッ
ト線GBLZの電位を基準電位ＶR との間で差動増幅するよ
うにしたことを特徴とする半導体記憶装置が提供され
る。
【００１４】
【作用】本発明の半導体記憶装置の第１の形態によれ
ば、トランスファゲートTG0,TG1は、ローカルビット線L
BLZ0,LBLZ1 の中央付近に設けるようになっている。さ
らに、本発明の半導体記憶装置の第２の形態によれば、
ローカルビット線LBLZ0,LBLZ1 を単一のグローバルビッ
ト線GBLZに接続し、このグローバルビット線GBLZの電位
を基準電位ＶR との間で差動増幅するようになってい
る。
ば、トランスファゲートTG0,TG1は、ローカルビット線L
BLZ0,LBLZ1 の中央付近に設けるようになっている。さ
らに、本発明の半導体記憶装置の第２の形態によれば、
ローカルビット線LBLZ0,LBLZ1 を単一のグローバルビッ
ト線GBLZに接続し、このグローバルビット線GBLZの電位
を基準電位ＶR との間で差動増幅するようになってい
る。
【００１５】図１において、参照符号GBLZはグローバル
ビット線、LBLZ0,LBLZ1 はローカルビット線、WLはワー
ド線,DBX,DBZはデータ信号線、TG0,TG1 はトランスファ
ゲート、そして、MCはメモリセルを示している。また、
参照符号φX0, φX1はローカルビット線選択信号, CLは
コラム選択信号, そして, ＶR は基準電圧を示してい
る。ここで、各ワード線WLと各ローカルビット線LBLZ0,
LBLZ1 との間には、それぞれメモリセルMCが設けられて
いる。尚、ローカルビット線LBLZ0,LBLZ1 は、それぞれ
一対設けられている。さらに、ローカルビット線LBLZ0
に対しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)
が設けられ、また、ローカルビット線LBLZ1 に対して
は、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けら
ている。また、メモリセルMCの構成は、前述した図８に
示すものと同様である。
ビット線、LBLZ0,LBLZ1 はローカルビット線、WLはワー
ド線,DBX,DBZはデータ信号線、TG0,TG1 はトランスファ
ゲート、そして、MCはメモリセルを示している。また、
参照符号φX0, φX1はローカルビット線選択信号, CLは
コラム選択信号, そして, ＶR は基準電圧を示してい
る。ここで、各ワード線WLと各ローカルビット線LBLZ0,
LBLZ1 との間には、それぞれメモリセルMCが設けられて
いる。尚、ローカルビット線LBLZ0,LBLZ1 は、それぞれ
一対設けられている。さらに、ローカルビット線LBLZ0
に対しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)
が設けられ、また、ローカルビット線LBLZ1 に対して
は、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けら
ている。また、メモリセルMCの構成は、前述した図８に
示すものと同様である。
【００１６】図１に示されるように、本発明の半導体記
憶装置においては、ローカルビット線LBLZ0,LBLZ1 とグ
ローバルビット線GBLZの接続点となるトランスファゲー
トTG0,TG1 をローカルビット線LBLZ0,LBLZ1 の中央に設
けるようになっている。これにより、各トランスファゲ
ートTG0,TG1 と各ローカルビット線LBLZ0,LBLZ1 の端部
のメモリセルMCとの長さを図７に示す関連技術の半導体
記憶装置におけるものの約半分（略ローカルビット線の
半分の長さ）とし、ビット線の抵抗を低減するようにな
っている。
憶装置においては、ローカルビット線LBLZ0,LBLZ1 とグ
ローバルビット線GBLZの接続点となるトランスファゲー
トTG0,TG1 をローカルビット線LBLZ0,LBLZ1 の中央に設
けるようになっている。これにより、各トランスファゲ
ートTG0,TG1 と各ローカルビット線LBLZ0,LBLZ1 の端部
のメモリセルMCとの長さを図７に示す関連技術の半導体
記憶装置におけるものの約半分（略ローカルビット線の
半分の長さ）とし、ビット線の抵抗を低減するようにな
っている。
【００１７】さらに、図７と図１との比較から明らかな
ように、本発明の半導体記憶装置においては、関連技術
における相補の（２本の）グローバルビット線GBLX,GBL
Z にそれぞれ接続していた２対のローカルビット線LBL0
X,LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、単一の（１方
の）グローバルビット線GBLZにのみ接続し、他方のグロ
ーバルビット線GBLXを除去するようになっている。そし
て、本発明の半導体記憶装置は、グローバルビット線GB
LXの電位を基準電位ＶR との間で差動増幅することによ
り、グローバルビット線の数を低減（半減）すると共
に、ビット線の充放電電流を削減してセンスアンプの増
幅時間を短縮するようになっている。
ように、本発明の半導体記憶装置においては、関連技術
における相補の（２本の）グローバルビット線GBLX,GBL
Z にそれぞれ接続していた２対のローカルビット線LBL0
X,LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、単一の（１方
の）グローバルビット線GBLZにのみ接続し、他方のグロ
ーバルビット線GBLXを除去するようになっている。そし
て、本発明の半導体記憶装置は、グローバルビット線GB
LXの電位を基準電位ＶR との間で差動増幅することによ
り、グローバルビット線の数を低減（半減）すると共
に、ビット線の充放電電流を削減してセンスアンプの増
幅時間を短縮するようになっている。
【００１８】図２は図１の半導体記憶装置の動作を説明
するための各信号波形を示す図である。図２に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB （図１では省略）が高レベル
“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低レベル
“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ローカル
ビット線選択信号φx(φ X0, φX1）が変化すると、対応
するローカルビット線LBLZ0,LBLZ1 が選択されてグロー
バルビット線GBLZに接続される。
するための各信号波形を示す図である。図２に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB （図１では省略）が高レベル
“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低レベル
“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ローカル
ビット線選択信号φx(φ X0, φX1）が変化すると、対応
するローカルビット線LBLZ0,LBLZ1 が選択されてグロー
バルビット線GBLZに接続される。
【００１９】次いで、所定のワード線WLが選択される
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBLZ0 を介してグローバルビット線GBLZ
に現出する。このとき、本発明の半導体記憶装置では、
トランスファゲートTG0(TG1)がローカルビット線LBLZ0
(LBLZ1)の中央付近に設けられているため、選択された
メモリセルMCによる電位の変化を短時間の内にビット線
へ伝えることができる。すなわち、例えば、選択された
メモリセルMCがトランスファゲートTG0 から最も遠い場
合でも、その距離はローカルビット線LBLZ0 の半分以下
になるため、ビット線（ローカルビット線LBLZ0)による
抵抗が低減され、選択されたメモリセルMCによるローカ
ルビット線LBLZ0 の電位の変化が短時間で（高速に）グ
ローバルビット線GBLZへ伝えられることになる。このこ
とは、図２に示されるビット線の電位の変化時間Ｔが、
前述した図９に示す変化時間ｔよりも短い（約半分）こ
とにより示される。
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBLZ0 を介してグローバルビット線GBLZ
に現出する。このとき、本発明の半導体記憶装置では、
トランスファゲートTG0(TG1)がローカルビット線LBLZ0
(LBLZ1)の中央付近に設けられているため、選択された
メモリセルMCによる電位の変化を短時間の内にビット線
へ伝えることができる。すなわち、例えば、選択された
メモリセルMCがトランスファゲートTG0 から最も遠い場
合でも、その距離はローカルビット線LBLZ0 の半分以下
になるため、ビット線（ローカルビット線LBLZ0)による
抵抗が低減され、選択されたメモリセルMCによるローカ
ルビット線LBLZ0 の電位の変化が短時間で（高速に）グ
ローバルビット線GBLZへ伝えられることになる。このこ
とは、図２に示されるビット線の電位の変化時間Ｔが、
前述した図９に示す変化時間ｔよりも短い（約半分）こ
とにより示される。
【００２０】このグローバルビット線GBLZの電位の変化
（図２では、高電位側への変化）は、カレントミラーア
ンプ（差動増幅器）Ａに供給された基準電圧（基準電
位）Ｖ R との間で差動増幅される。ここで、図１に示さ
れるように、カレントミラーアンプＡの出力（GBLX) は
インバータ（増幅器）Ａ' を介してグローバルビット線
GBLZが接続されたカレントミラーアンプＡの入力端子に
フィードバックされ、これにより、グローバルビット線
GBLZの電位が電位がＶcc（または、Ｖii：高レベル
“Ｈ")となり、また、信号線（グローバルビット線GBLX
に対応) の電位がＶss（低レベル“Ｌ")に変化する。さ
らに、コラム選択信号CLが低レベル“Ｌ"(Ｖss）から高
レベル“Ｈ"(ＶccまたはＶii）へ変化すると、トランス
ファゲートTGDX,TGDZ がスイッチオンし、信号線（相補
のグローバルビット線に対応)GBLX,GBLZの電位がデータ
信号線DBX,DBZ に伝えられて外部へ出力されるようにな
っている。
（図２では、高電位側への変化）は、カレントミラーア
ンプ（差動増幅器）Ａに供給された基準電圧（基準電
位）Ｖ R との間で差動増幅される。ここで、図１に示さ
れるように、カレントミラーアンプＡの出力（GBLX) は
インバータ（増幅器）Ａ' を介してグローバルビット線
GBLZが接続されたカレントミラーアンプＡの入力端子に
フィードバックされ、これにより、グローバルビット線
GBLZの電位が電位がＶcc（または、Ｖii：高レベル
“Ｈ")となり、また、信号線（グローバルビット線GBLX
に対応) の電位がＶss（低レベル“Ｌ")に変化する。さ
らに、コラム選択信号CLが低レベル“Ｌ"(Ｖss）から高
レベル“Ｈ"(ＶccまたはＶii）へ変化すると、トランス
ファゲートTGDX,TGDZ がスイッチオンし、信号線（相補
のグローバルビット線に対応)GBLX,GBLZの電位がデータ
信号線DBX,DBZ に伝えられて外部へ出力されるようにな
っている。
【００２１】そして、データの読み出し処理が終了する
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、ビット線リセット信号φB も低レベル“Ｌ”から高
レベル“Ｈ”へ戻って信号線（グローバルビット線)GBL
X,GBLZのレベルを基準電圧ＶR とする。このとき、ロー
カルビット線選択信号φx(φX0, φX1）の電位もＶcc＋
α（または、Ｖii＋α）からＶcc（または、Ｖii）とな
り、ローカルビット線LBLZ0,LBLZ1 とグローバルビット
線GBLZとの接続が初期状態に戻る。
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、ビット線リセット信号φB も低レベル“Ｌ”から高
レベル“Ｈ”へ戻って信号線（グローバルビット線)GBL
X,GBLZのレベルを基準電圧ＶR とする。このとき、ロー
カルビット線選択信号φx(φX0, φX1）の電位もＶcc＋
α（または、Ｖii＋α）からＶcc（または、Ｖii）とな
り、ローカルビット線LBLZ0,LBLZ1 とグローバルビット
線GBLZとの接続が初期状態に戻る。
【００２２】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の実施例を説明する。図３は本発明の半導体記憶
装置の一実施例を示す回路図である。同図において、参
照符号GBLZはグローバルビット線、LBLZ0,LBLZ1 はロー
カルビット線、WLはワード線,DBX,DBZはデータ信号線、
TG0,TG1 はトランスファゲート、そして、MCはメモリセ
ルを示している。また、参照符号φX0, φX1はローカル
ビット線選択信号, CLはコラム選択信号, そして, ＶR
は基準電圧を示している。また、図３において、参照符
号Ａはカレントミラーアンプ（差動増幅器),Ａ' はイン
バータ（増幅器),φB はビット線リセット信号, φ1 は
カレントミラーアンプの活性化信号, φ2 は再書き込み
用インバータの活性化信号,CLRは読み出し用コラム選択
信号, そして,CLWは書き込み用コラム選択信号を示して
いる。
憶装置の実施例を説明する。図３は本発明の半導体記憶
装置の一実施例を示す回路図である。同図において、参
照符号GBLZはグローバルビット線、LBLZ0,LBLZ1 はロー
カルビット線、WLはワード線,DBX,DBZはデータ信号線、
TG0,TG1 はトランスファゲート、そして、MCはメモリセ
ルを示している。また、参照符号φX0, φX1はローカル
ビット線選択信号, CLはコラム選択信号, そして, ＶR
は基準電圧を示している。また、図３において、参照符
号Ａはカレントミラーアンプ（差動増幅器),Ａ' はイン
バータ（増幅器),φB はビット線リセット信号, φ1 は
カレントミラーアンプの活性化信号, φ2 は再書き込み
用インバータの活性化信号,CLRは読み出し用コラム選択
信号, そして,CLWは書き込み用コラム選択信号を示して
いる。
【００２３】各ワード線WLと各ローカルビット線LBLZ0,
LBLZ1 との間には、それぞれメモリセルMCが設けられ、
また、ローカルビット線LBLZ0,LBLZ1 は、それぞれ一対
設けられている。さらに、ローカルビット線LBLZ0 に対
しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設
けられ、また、ローカルビット線LBLZ1 に対しては、例
えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらてい
る。
LBLZ1 との間には、それぞれメモリセルMCが設けられ、
また、ローカルビット線LBLZ0,LBLZ1 は、それぞれ一対
設けられている。さらに、ローカルビット線LBLZ0 に対
しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設
けられ、また、ローカルビット線LBLZ1 に対しては、例
えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらてい
る。
【００２４】図３に示されるように、本実施例の半導体
記憶装置においては、ローカルビット線LBLZ0,LBLZ1 と
グローバルビット線GBLZの接続点となるトランスファゲ
ートTG0,TG1 をローカルビット線LBLZ0,LBLZ1 の中央に
設けるようになっている。すなわち、２本のローカルビ
ット線LBLZ0 と１本のグローバルビット線GBLZとの接続
を制御する２つのトランスファゲート（Ｎチャネル型Ｍ
ＯＳトランジスタ）TG0 は、該ローカルビット線LBLZ0
の中央付近に設けられ、同様に、２本のローカルビット
線LBLZ1 と１本のグローバルビット線GBLZとの接続を制
御する２つのトランスファゲート（Ｎチャネル型ＭＯＳ
トランジスタ）TG1 は、該ローカルビット線LBLZ1 の中
央付近に設けられている。これにより、各トランスファ
ゲートTG0,TG1 と各ローカルビット線LBLZ0,LBLZ1 の端
部のメモリセルMCとの長さを図７に示す関連技術の半導
体記憶装置におけるものの約半分（略ローカルビット線
の半分の長さ）とし、ビット線の抵抗を低減するように
なっている。ここで、各トランスファゲートTG0,TG1
は、ローカルビット線選択信号φX0, φX1によりスイッ
チング制御されるようになっている。
記憶装置においては、ローカルビット線LBLZ0,LBLZ1 と
グローバルビット線GBLZの接続点となるトランスファゲ
ートTG0,TG1 をローカルビット線LBLZ0,LBLZ1 の中央に
設けるようになっている。すなわち、２本のローカルビ
ット線LBLZ0 と１本のグローバルビット線GBLZとの接続
を制御する２つのトランスファゲート（Ｎチャネル型Ｍ
ＯＳトランジスタ）TG0 は、該ローカルビット線LBLZ0
の中央付近に設けられ、同様に、２本のローカルビット
線LBLZ1 と１本のグローバルビット線GBLZとの接続を制
御する２つのトランスファゲート（Ｎチャネル型ＭＯＳ
トランジスタ）TG1 は、該ローカルビット線LBLZ1 の中
央付近に設けられている。これにより、各トランスファ
ゲートTG0,TG1 と各ローカルビット線LBLZ0,LBLZ1 の端
部のメモリセルMCとの長さを図７に示す関連技術の半導
体記憶装置におけるものの約半分（略ローカルビット線
の半分の長さ）とし、ビット線の抵抗を低減するように
なっている。ここで、各トランスファゲートTG0,TG1
は、ローカルビット線選択信号φX0, φX1によりスイッ
チング制御されるようになっている。
【００２５】さらに、図７と図３との比較から明らかな
ように、本実施例の半導体記憶装置においては、関連技
術における相補の（２本の）グローバルビット線GBLX,G
BLZにそれぞれ接続していた２対のローカルビット線LBL
0X,LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、単一の（１方
の）グローバルビット線GBLZにのみ接続し、他方のグロ
ーバルビット線GBLXを除去するようになっている。そし
て、本実施例の半導体記憶装置は、カレントミラーアン
プＡにより、グローバルビット線GBLZの電位を基準電位
ＶR との間で差動増幅することにより、グローバルビッ
ト線の数を低減（半減）すると共に、ビット線の充放電
電流を削減してセンスアンプの増幅時間を短縮するよう
になっている。ここで、グローバルビット線GBLZの両端
には、ゲートにビット線リセット信号φB が供給された
リセット用トランジスタTGR およびトランジスタ33が設
けられ、該ビット線リセット信号φB （φB が高レベル
“Ｈ”のとき）によりグローバルビット線GBLZのレベル
を基準電圧（基準電位）Ｖ R とするようになっている。
尚、後述するカレントミラーアンプＡの出力信号線（GB
LX）も、ゲートにビット線リセット信号φB が供給され
たリセット用のトランジスタ31により基準電圧ＶR にリ
セットされるようになっている。
ように、本実施例の半導体記憶装置においては、関連技
術における相補の（２本の）グローバルビット線GBLX,G
BLZにそれぞれ接続していた２対のローカルビット線LBL
0X,LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、単一の（１方
の）グローバルビット線GBLZにのみ接続し、他方のグロ
ーバルビット線GBLXを除去するようになっている。そし
て、本実施例の半導体記憶装置は、カレントミラーアン
プＡにより、グローバルビット線GBLZの電位を基準電位
ＶR との間で差動増幅することにより、グローバルビッ
ト線の数を低減（半減）すると共に、ビット線の充放電
電流を削減してセンスアンプの増幅時間を短縮するよう
になっている。ここで、グローバルビット線GBLZの両端
には、ゲートにビット線リセット信号φB が供給された
リセット用トランジスタTGR およびトランジスタ33が設
けられ、該ビット線リセット信号φB （φB が高レベル
“Ｈ”のとき）によりグローバルビット線GBLZのレベル
を基準電圧（基準電位）Ｖ R とするようになっている。
尚、後述するカレントミラーアンプＡの出力信号線（GB
LX）も、ゲートにビット線リセット信号φB が供給され
たリセット用のトランジスタ31により基準電圧ＶR にリ
セットされるようになっている。
【００２６】図３に示されるように、カレントミラーア
ンプ（差動増幅器）Ａは、Ｐチャネル型ＭＯＳトランジ
スタ11,12 およびＮチャネル型ＭＯＳトランジスタ13,1
4,15,16 で構成され、グローバルビット線GBLZはトラン
ジスタ13のゲートに接続され、また、基準電圧ＶR はト
ランジスタ14のゲートに印加されるようになっている。
また、トライステート型のインバータ（増幅器）Ａ'
は、Ｐチャネル型ＭＯＳトランジスタ21,22 およびＮチ
ャネル型ＭＯＳトランジスタ23,24 で構成され、グロー
バルビット線GBLZはトランジスタ22と23の接続個所に接
続され、また、カレントミラーアンプＡの出力信号（GB
LX）はトランジスタ22および23のゲートに供給されてい
る。また、トランジスタ21および24のソースには、それ
ぞれＰチャネルドライブ信号PSA およびＮチャネルドラ
イブ信号NSA が供給されている。ここで、トランジスタ
24のゲートにはナンドゲート41の出力が供給され、ま
た、トランジスタ21のゲートにはインバータ42を介して
ナンドゲート41の出力が供給されている。尚、ナンドゲ
ート41およびインバータ42で構成される制御回路Ｂは、
例えば、コラムデコーダ単位に設ければよく、複数のセ
ンスアンプで共用することができる。また、ナンドゲー
ト41の入力には、再書き込み用インバータの活性化信号
φ2,および, 書き込み用コラム選択信号CLW が供給さ
れ、該信号φ2,CLWによりインバータＡ' の動作を制御
するようになっている。
ンプ（差動増幅器）Ａは、Ｐチャネル型ＭＯＳトランジ
スタ11,12 およびＮチャネル型ＭＯＳトランジスタ13,1
4,15,16 で構成され、グローバルビット線GBLZはトラン
ジスタ13のゲートに接続され、また、基準電圧ＶR はト
ランジスタ14のゲートに印加されるようになっている。
また、トライステート型のインバータ（増幅器）Ａ'
は、Ｐチャネル型ＭＯＳトランジスタ21,22 およびＮチ
ャネル型ＭＯＳトランジスタ23,24 で構成され、グロー
バルビット線GBLZはトランジスタ22と23の接続個所に接
続され、また、カレントミラーアンプＡの出力信号（GB
LX）はトランジスタ22および23のゲートに供給されてい
る。また、トランジスタ21および24のソースには、それ
ぞれＰチャネルドライブ信号PSA およびＮチャネルドラ
イブ信号NSA が供給されている。ここで、トランジスタ
24のゲートにはナンドゲート41の出力が供給され、ま
た、トランジスタ21のゲートにはインバータ42を介して
ナンドゲート41の出力が供給されている。尚、ナンドゲ
ート41およびインバータ42で構成される制御回路Ｂは、
例えば、コラムデコーダ単位に設ければよく、複数のセ
ンスアンプで共用することができる。また、ナンドゲー
ト41の入力には、再書き込み用インバータの活性化信号
φ2,および, 書き込み用コラム選択信号CLW が供給さ
れ、該信号φ2,CLWによりインバータＡ' の動作を制御
するようになっている。
【００２７】すなわち、グローバルビット線GBLZの電位
は、カレントミラーアンプＡにより基準電位ＶR との間
で差動増幅され、また、該カレントミラーアンプＡの出
力(GBLX)は増幅器Ａ' を介してグローバルビット線GBLZ
と共にカレントミラーアンプＡの入力端子に供給されて
いる。これにより、相補のグローバルビット線GBLX,GBL
Z に対応する信号線が構成され、該信号線GBLX,GBLZ の
電位はトランスファゲート32,34(TGDX,TGDZ)を介してデ
ータ信号線DBWX,DBRX(DBX)およびDBWZ(DBZ) に伝えられ
て外部へ出力されるようになっている。ここで、トラン
スファゲート32は、ゲートに読み出し用コラム選択信号
CLR が供給されたトランジスタ321 およびゲートに書き
込み用コラム選択信号CLW が供給されたトランジスタ32
2 で構成され、読み出しおよび書き込み時に選択される
ようになっており、また、トランスファゲート33は、ゲ
ートに書き込み用コラム選択信号CLW が供給されたトラ
ンジスタで構成され、書き込み時に選択されるようにな
っている。尚、参照符号DBWX,DBWZ は書き込み用のデー
タ信号線, DBRXは読み出し用のデータ信号線を示し、デ
ータ信号線DBX は書き込みおよび読み出し両方のデータ
信号線DBWX,DBRX として使用される。
は、カレントミラーアンプＡにより基準電位ＶR との間
で差動増幅され、また、該カレントミラーアンプＡの出
力(GBLX)は増幅器Ａ' を介してグローバルビット線GBLZ
と共にカレントミラーアンプＡの入力端子に供給されて
いる。これにより、相補のグローバルビット線GBLX,GBL
Z に対応する信号線が構成され、該信号線GBLX,GBLZ の
電位はトランスファゲート32,34(TGDX,TGDZ)を介してデ
ータ信号線DBWX,DBRX(DBX)およびDBWZ(DBZ) に伝えられ
て外部へ出力されるようになっている。ここで、トラン
スファゲート32は、ゲートに読み出し用コラム選択信号
CLR が供給されたトランジスタ321 およびゲートに書き
込み用コラム選択信号CLW が供給されたトランジスタ32
2 で構成され、読み出しおよび書き込み時に選択される
ようになっており、また、トランスファゲート33は、ゲ
ートに書き込み用コラム選択信号CLW が供給されたトラ
ンジスタで構成され、書き込み時に選択されるようにな
っている。尚、参照符号DBWX,DBWZ は書き込み用のデー
タ信号線, DBRXは読み出し用のデータ信号線を示し、デ
ータ信号線DBX は書き込みおよび読み出し両方のデータ
信号線DBWX,DBRX として使用される。
【００２８】図４は図３の半導体記憶装置における読み
出し動作を説明するための各信号波形を示す図である。
図４に示されるように、まず、読み出し動作が開始され
ると、/RAS（ロウ・アドレス・ストローブ）信号が高レ
ベル“Ｈ”から低レベル“Ｌ”に変化し、ビット線リセ
ット信号φB が高レベル“Ｈ"(高電位の電源電圧Ｖccま
たはＶii）から低レベル“Ｌ"(低電位の電源電圧Ｖss）
へ立ち下がり、グローバルビット線GBLZおよびカレント
ミラーアンプＡの出力信号線（GBLX）のレベルが基準電
圧ＶR から解放される。
出し動作を説明するための各信号波形を示す図である。
図４に示されるように、まず、読み出し動作が開始され
ると、/RAS（ロウ・アドレス・ストローブ）信号が高レ
ベル“Ｈ”から低レベル“Ｌ”に変化し、ビット線リセ
ット信号φB が高レベル“Ｈ"(高電位の電源電圧Ｖccま
たはＶii）から低レベル“Ｌ"(低電位の電源電圧Ｖss）
へ立ち下がり、グローバルビット線GBLZおよびカレント
ミラーアンプＡの出力信号線（GBLX）のレベルが基準電
圧ＶR から解放される。
【００２９】さらに、ローカルビット線選択信号φx(φ
X0, φX1）が変化すると、対応するローカルビット線LB
LZ0,LBLZ1 が選択されてグローバルビット線GBLZに接続
される。具体的に、一方のローカルビット線選択信号φ
X0の電位がＶcc（または、Ｖii）からＶcc＋α（また
は、Ｖii＋α）に変化する（セレクト状態）と、該信号
φX0がゲートに供給されたトランスファゲートTG0(２
つ）がスイッチオンとなってローカルビット線LBLZ0(２
本）とグローバルビット線GBLZが接続され、また、他方
のローカルビット線選択信号φX1の電位がＶcc（また
は、Ｖii）からＶssに変化する（アンセレクト状態）
と、該信号φX1がゲートに供給されたトランスファゲー
トTG1(２つ）がスイッチオフとなりローカルビット線LB
LZ0(２本）とグローバルビット線GBLZとは切断される。
すなわち、一方の（或いは、１つの）ローカルビット線
対LBLZ0 がグローバルビット線GBLZに接続される。
X0, φX1）が変化すると、対応するローカルビット線LB
LZ0,LBLZ1 が選択されてグローバルビット線GBLZに接続
される。具体的に、一方のローカルビット線選択信号φ
X0の電位がＶcc（または、Ｖii）からＶcc＋α（また
は、Ｖii＋α）に変化する（セレクト状態）と、該信号
φX0がゲートに供給されたトランスファゲートTG0(２
つ）がスイッチオンとなってローカルビット線LBLZ0(２
本）とグローバルビット線GBLZが接続され、また、他方
のローカルビット線選択信号φX1の電位がＶcc（また
は、Ｖii）からＶssに変化する（アンセレクト状態）
と、該信号φX1がゲートに供給されたトランスファゲー
トTG1(２つ）がスイッチオフとなりローカルビット線LB
LZ0(２本）とグローバルビット線GBLZとは切断される。
すなわち、一方の（或いは、１つの）ローカルビット線
対LBLZ0 がグローバルビット線GBLZに接続される。
【００３０】次いで、所定のワード線WL（アドレス信号
に対応して選択される任意の１本のワード線）が選択さ
れ、また、カレントミラーアンプの活性化信号φ1 が高
レベル“Ｈ" になると、カレントミラーアンプＡが活性
化され、さらに、読み出し用コラム選択信号CLR が高レ
ベル“Ｈ" になると、トランジスタ（トランスファゲー
ト)321がスイッチ・オンとなって、カレントミラーアン
プＡの出力信号線GBLXがデータ信号線DBX(DBRX) に接続
される。これにより、上記選択された所定のワード線WL
に接続されたメモリセルMCの内容がローカルビット線LB
LZ0 を介してグローバルビット線GBLZに現出する。ここ
で、本実施例では、読み出し用コラム選択信号CLR を、
読み出し信号の増幅前に高レベル“Ｈ" とし、カレント
ミラーアンプの出力線GBLXをデータ信号線DBX(DBRX) に
接続しておくことができ、読み出し動作をより一層高速
化することができる。
に対応して選択される任意の１本のワード線）が選択さ
れ、また、カレントミラーアンプの活性化信号φ1 が高
レベル“Ｈ" になると、カレントミラーアンプＡが活性
化され、さらに、読み出し用コラム選択信号CLR が高レ
ベル“Ｈ" になると、トランジスタ（トランスファゲー
ト)321がスイッチ・オンとなって、カレントミラーアン
プＡの出力信号線GBLXがデータ信号線DBX(DBRX) に接続
される。これにより、上記選択された所定のワード線WL
に接続されたメモリセルMCの内容がローカルビット線LB
LZ0 を介してグローバルビット線GBLZに現出する。ここ
で、本実施例では、読み出し用コラム選択信号CLR を、
読み出し信号の増幅前に高レベル“Ｈ" とし、カレント
ミラーアンプの出力線GBLXをデータ信号線DBX(DBRX) に
接続しておくことができ、読み出し動作をより一層高速
化することができる。
【００３１】このとき、本実施例の半導体記憶装置で
は、トランスファゲートTG0(TG1)がローカルビット線LB
LZ0(LBLZ1)の中央付近に設けられているため、選択され
たメモリセルMCによる電位の変化を短時間の内にビット
線へ伝えることができる。すなわち、例えば、選択され
たメモリセルMCがトランスファゲートTG0 から最も遠い
場合でも、その距離はローカルビット線LBLZ0 の半分以
下になるため、ビット線（ローカルビット線LBLZ0)によ
る抵抗が低減され、選択されたメモリセルMCによるロー
カルビット線LBLZ0 の電位の変化が短時間で（高速に）
グローバルビット線GBLZへ伝えられることになる。この
ことは、図４に示されるビット線の電位の変化時間Ｔ
が、前述した図９に示す変化時間ｔよりも短いこと（約
半分）により示される。
は、トランスファゲートTG0(TG1)がローカルビット線LB
LZ0(LBLZ1)の中央付近に設けられているため、選択され
たメモリセルMCによる電位の変化を短時間の内にビット
線へ伝えることができる。すなわち、例えば、選択され
たメモリセルMCがトランスファゲートTG0 から最も遠い
場合でも、その距離はローカルビット線LBLZ0 の半分以
下になるため、ビット線（ローカルビット線LBLZ0)によ
る抵抗が低減され、選択されたメモリセルMCによるロー
カルビット線LBLZ0 の電位の変化が短時間で（高速に）
グローバルビット線GBLZへ伝えられることになる。この
ことは、図４に示されるビット線の電位の変化時間Ｔ
が、前述した図９に示す変化時間ｔよりも短いこと（約
半分）により示される。
【００３２】さらに、図４に示されるように、再書き込
み用インバータの活性化信号φ2 が高レベル“Ｈ" にな
るが、ナンドゲート41に入力される書き込み用コラム選
択信号CLW は低レベル“Ｌ" であるため、ナンドゲート
41の出力は高レベル“Ｈ”となりトライステート型のイ
ンバータ（増幅器）Ａ' が活性化される。すなわち、上
記グローバルビット線GBLZの電位の変化（図４では、高
電位側への変化）は、カレントミラーアンプＡに供給さ
れた基準電圧ＶR との間で差動増幅され、該カレントミ
ラーアンプＡの出力信号（GBLX) の電位がインバータ
Ａ'におけるトランジスタ22,23 のゲートに印加され、
反転増幅されてグローバルビット線GBLZに出力される。
また、トランジスタ21および24のソースに供給されるＰ
チャネルおよびＮチャネルドライブ信号PSA,NSA は、ス
タンバイ時の基準電圧ＶR のレベルから、活性化信号φ
2 が変化する（活性化される）前に、電圧Ｖcc（また
は、Ｖii）およびＶssのレベルへチャージアップおよび
ディスチャージされる。これにより、グローバルビット
線GBLZとカレントミラーアンプＡの出力信号（GBLX) と
の電位差が広げられることになる。そして、カレントミ
ラーアンプＡの出力信号（GBLX) は、トランジスタ321
を介してデータ信号線DBRX(DBX) に伝えられて外部へ出
力されるようになっている。尚、グローバルビット線GB
LZの電位は、トランスファゲート（トランジスタ）34が
オフ状態なので、データ信号線DBZ に伝えられないよう
になっている。
み用インバータの活性化信号φ2 が高レベル“Ｈ" にな
るが、ナンドゲート41に入力される書き込み用コラム選
択信号CLW は低レベル“Ｌ" であるため、ナンドゲート
41の出力は高レベル“Ｈ”となりトライステート型のイ
ンバータ（増幅器）Ａ' が活性化される。すなわち、上
記グローバルビット線GBLZの電位の変化（図４では、高
電位側への変化）は、カレントミラーアンプＡに供給さ
れた基準電圧ＶR との間で差動増幅され、該カレントミ
ラーアンプＡの出力信号（GBLX) の電位がインバータ
Ａ'におけるトランジスタ22,23 のゲートに印加され、
反転増幅されてグローバルビット線GBLZに出力される。
また、トランジスタ21および24のソースに供給されるＰ
チャネルおよびＮチャネルドライブ信号PSA,NSA は、ス
タンバイ時の基準電圧ＶR のレベルから、活性化信号φ
2 が変化する（活性化される）前に、電圧Ｖcc（また
は、Ｖii）およびＶssのレベルへチャージアップおよび
ディスチャージされる。これにより、グローバルビット
線GBLZとカレントミラーアンプＡの出力信号（GBLX) と
の電位差が広げられることになる。そして、カレントミ
ラーアンプＡの出力信号（GBLX) は、トランジスタ321
を介してデータ信号線DBRX(DBX) に伝えられて外部へ出
力されるようになっている。尚、グローバルビット線GB
LZの電位は、トランスファゲート（トランジスタ）34が
オフ状態なので、データ信号線DBZ に伝えられないよう
になっている。
【００３３】そして、データの読み出し処理が終了する
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、カレントミラーアンプの活性化信号φ1 が高レベル
“Ｈ”から低レベル“Ｌ" になってカレントミラーアン
プＡが不活性とされ、ビット線リセット信号φB も低レ
ベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビッ
ト線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とす
る。さらに、ローカルビット線選択信号φx(φ X0,
φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト
状態）からＶcc（または、Ｖii）、或いは、Ｖss（アン
セレクト状態）からＶcc（または、Ｖii）となり、ロー
カルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZと
の接続が初期状態に戻される。
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、カレントミラーアンプの活性化信号φ1 が高レベル
“Ｈ”から低レベル“Ｌ" になってカレントミラーアン
プＡが不活性とされ、ビット線リセット信号φB も低レ
ベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビッ
ト線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とす
る。さらに、ローカルビット線選択信号φx(φ X0,
φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト
状態）からＶcc（または、Ｖii）、或いは、Ｖss（アン
セレクト状態）からＶcc（または、Ｖii）となり、ロー
カルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZと
の接続が初期状態に戻される。
【００３４】このように、例えば、読み出し時におい
て、本実施例では、グローバルビット線GBLZが読み出し
配線（データ信号線)DBRX(DBX)に直接接続されていない
ため、読み出し用コラム選択信号CLR を早い時期に活性
化することができる。さらに、ワード線WLが活性化され
ると、図７に示す関連技術の半導体記憶装置の約半分の
時定数でグローバルビット線GBLZに電位が供給され基準
電圧ＶR との間に差電圧がつく。すると、カレントミラ
ーアンプＡは、ワード線WLとほぼ同時にカレントミラー
アンプの活性化信号φ1 が活性化されているため、直ち
に差動増幅を行って出力信号GBLXを32(321) を介してデ
ータ信号線DBRX(DBX) ににセル情報を送り出し、高速な
アクセスが可能となる。ここで、出力信号GBLXの増幅
は、容量が小さいため高速に行なうことができ、再書き
込み用インバータＡ' の活性化信号φ 2 が出力される時
点では、既に増幅が終了しているため、グローバルビッ
ト線GBLZへの再書き込みも高速で行なわれる。しかも、
インバータＡ' における貫通電流はほとんど発生しない
ため、消費電流を十分に削減することが可能となる。具
体的に、ビット線の充放電電流は、通常の場合、図７に
示す関連技術の半導体記憶装置の約半分になる。さら
に、グローバルビット線GBLZのピッチを図７の半導体記
憶装置の約２倍に緩めることが可能なため、グローバル
ビット線の線間容量や相互干渉を低減するもできる。こ
れらの効果は、読み出し時だけでなく、以下に説明する
書き込み時においても同様に発揮される。
て、本実施例では、グローバルビット線GBLZが読み出し
配線（データ信号線)DBRX(DBX)に直接接続されていない
ため、読み出し用コラム選択信号CLR を早い時期に活性
化することができる。さらに、ワード線WLが活性化され
ると、図７に示す関連技術の半導体記憶装置の約半分の
時定数でグローバルビット線GBLZに電位が供給され基準
電圧ＶR との間に差電圧がつく。すると、カレントミラ
ーアンプＡは、ワード線WLとほぼ同時にカレントミラー
アンプの活性化信号φ1 が活性化されているため、直ち
に差動増幅を行って出力信号GBLXを32(321) を介してデ
ータ信号線DBRX(DBX) ににセル情報を送り出し、高速な
アクセスが可能となる。ここで、出力信号GBLXの増幅
は、容量が小さいため高速に行なうことができ、再書き
込み用インバータＡ' の活性化信号φ 2 が出力される時
点では、既に増幅が終了しているため、グローバルビッ
ト線GBLZへの再書き込みも高速で行なわれる。しかも、
インバータＡ' における貫通電流はほとんど発生しない
ため、消費電流を十分に削減することが可能となる。具
体的に、ビット線の充放電電流は、通常の場合、図７に
示す関連技術の半導体記憶装置の約半分になる。さら
に、グローバルビット線GBLZのピッチを図７の半導体記
憶装置の約２倍に緩めることが可能なため、グローバル
ビット線の線間容量や相互干渉を低減するもできる。こ
れらの効果は、読み出し時だけでなく、以下に説明する
書き込み時においても同様に発揮される。
【００３５】図５は図３の半導体記憶装置における書き
込み動作を説明するための各信号波形を示す図である。
図５に示されるように、まず、書き込み動作が開始され
ると、/RAS信号が高レベル“Ｈ”から低レベル“Ｌ”に
変化し、ビット線リセット信号φB が高レベル“Ｈ"(高
電位の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低
電位の電源電圧Ｖss）へ立ち下がり、グローバルビット
線GBLZおよびカレントミラーアンプＡの出力信号線（GB
LX）のレベルが基準電圧ＶR から解放される。
込み動作を説明するための各信号波形を示す図である。
図５に示されるように、まず、書き込み動作が開始され
ると、/RAS信号が高レベル“Ｈ”から低レベル“Ｌ”に
変化し、ビット線リセット信号φB が高レベル“Ｈ"(高
電位の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低
電位の電源電圧Ｖss）へ立ち下がり、グローバルビット
線GBLZおよびカレントミラーアンプＡの出力信号線（GB
LX）のレベルが基準電圧ＶR から解放される。
【００３６】さらに、ローカルビット線選択信号φx(φ
X0, φX1）が変化すると、対応するローカルビット線LB
LZ0,LBLZ1 が選択されてグローバルビット線GBLZに接続
される。具体的に、一方のローカルビット線選択信号φ
X0の電位がＶcc（または、Ｖii）からＶcc＋α（また
は、Ｖii＋α）に変化する（セレクト状態）と、該信号
φX0がゲートに供給されたトランスファゲートTG0(２
つ）がスイッチオンとなってローカルビット線LBLZ0(２
本）とグローバルビット線GBLZが接続され、また、他方
のローカルビット線選択信号φX1の電位がＶcc（また
は、Ｖii）からＶssに変化する（アンセレクト状態）
と、該信号φX1がゲートに供給されたトランスファゲー
トTG1(２つ）がスイッチオフとなりローカルビット線LB
LZ0(２本）とグローバルビット線GBLZとは切断される。
すなわち、一方の（或いは、１つの）ロー さらに、データの書き込み処理が終了すると、/RAS信号
が低レベル“Ｌ”から高レベル“Ｈ”に変化し、ワード
線WLのレベルが低レベル“Ｌ”となり、また、カレント
ミラーアンプの活性化信号φ1 が高レベル“Ｈ”から低
レベル“Ｌ" になってカレントミラーアンプＡが不活性
とされ、ビット線リセット信号φB も低レベル“Ｌ”か
ら高レベル“Ｈ”へ戻ってグローバルビット線GBLZおよ
び信号線GBLXのレベルを基準電圧ＶR とする。さらに、
ローカルビット線選択信号φx(φ X0, φX1）の電位もＶ
cc＋α（または、Ｖii＋α：セレクト状態）からＶcc
（または、Ｖii）、或いは、Ｖss（アンセレクト状態）
からＶcc（または、Ｖii）となり、ローカルビット線LB
LZ0,LBLZ1 とグローバルビット線GBLZとの接続が初期状
態に戻る。
X0, φX1）が変化すると、対応するローカルビット線LB
LZ0,LBLZ1 が選択されてグローバルビット線GBLZに接続
される。具体的に、一方のローカルビット線選択信号φ
X0の電位がＶcc（または、Ｖii）からＶcc＋α（また
は、Ｖii＋α）に変化する（セレクト状態）と、該信号
φX0がゲートに供給されたトランスファゲートTG0(２
つ）がスイッチオンとなってローカルビット線LBLZ0(２
本）とグローバルビット線GBLZが接続され、また、他方
のローカルビット線選択信号φX1の電位がＶcc（また
は、Ｖii）からＶssに変化する（アンセレクト状態）
と、該信号φX1がゲートに供給されたトランスファゲー
トTG1(２つ）がスイッチオフとなりローカルビット線LB
LZ0(２本）とグローバルビット線GBLZとは切断される。
すなわち、一方の（或いは、１つの）ロー さらに、データの書き込み処理が終了すると、/RAS信号
が低レベル“Ｌ”から高レベル“Ｈ”に変化し、ワード
線WLのレベルが低レベル“Ｌ”となり、また、カレント
ミラーアンプの活性化信号φ1 が高レベル“Ｈ”から低
レベル“Ｌ" になってカレントミラーアンプＡが不活性
とされ、ビット線リセット信号φB も低レベル“Ｌ”か
ら高レベル“Ｈ”へ戻ってグローバルビット線GBLZおよ
び信号線GBLXのレベルを基準電圧ＶR とする。さらに、
ローカルビット線選択信号φx(φ X0, φX1）の電位もＶ
cc＋α（または、Ｖii＋α：セレクト状態）からＶcc
（または、Ｖii）、或いは、Ｖss（アンセレクト状態）
からＶcc（または、Ｖii）となり、ローカルビット線LB
LZ0,LBLZ1 とグローバルビット線GBLZとの接続が初期状
態に戻る。
【００３７】上述したように、本発明の半導体記憶装置
は、ビット線抵抗が、例えば、図７に示す関連技術の半
導体記憶装置に比べて約半分となるため、カレントミラ
ーアンプ（差動増幅器）Ａのゲートに入力されるグロー
バルビット線GBLZの差電圧がつくまでの時間も約半分と
なる。また、カレントミラーアンプＡの出力信号GBLXは
グローバルビット線GBLZに直接接続されていないため、
容量が軽く増幅が速い。また、信号GBLXのレベルが速く
増幅されれば再書き込み用のインバータＡ' の増幅能力
も上がり、グローバルビット線（グローバルビット線の
信号）GBLZも速く増幅される。その結果、インバータ
Ａ' に流れるレベル不定時の貫通電流も少なくなり、さ
らに、相補２本のビット線を増幅する代わりに１本のみ
（１本のグローバルビット線GBLZ）を増幅する効果とあ
いまって消費電流を低減することが可能となる。その
上、１つのセンスアンプに接続されるグローバルビット
線GBLZが１本だけでよいため、グローバルビット線のピ
ッチを図７に示す関連技術の２倍にすることができ、パ
ターンの形成（レイアウト）の余裕が出る。このこと
は、例えば、高集積化の制限要因ともなっている金属配
線で形成されるグローバルビット線のピッチを２倍に広
げても同じ集積率を達成できることになり、該グローバ
ルビット線のピッチを製造技術（金属配線技術）に応じ
た長さとすることで、より一層の高集積化が可能とな
る。或いは、レイアウトの余裕により、ＤＲＡＭの歩留
りを向上させることにもなる。
は、ビット線抵抗が、例えば、図７に示す関連技術の半
導体記憶装置に比べて約半分となるため、カレントミラ
ーアンプ（差動増幅器）Ａのゲートに入力されるグロー
バルビット線GBLZの差電圧がつくまでの時間も約半分と
なる。また、カレントミラーアンプＡの出力信号GBLXは
グローバルビット線GBLZに直接接続されていないため、
容量が軽く増幅が速い。また、信号GBLXのレベルが速く
増幅されれば再書き込み用のインバータＡ' の増幅能力
も上がり、グローバルビット線（グローバルビット線の
信号）GBLZも速く増幅される。その結果、インバータ
Ａ' に流れるレベル不定時の貫通電流も少なくなり、さ
らに、相補２本のビット線を増幅する代わりに１本のみ
（１本のグローバルビット線GBLZ）を増幅する効果とあ
いまって消費電流を低減することが可能となる。その
上、１つのセンスアンプに接続されるグローバルビット
線GBLZが１本だけでよいため、グローバルビット線のピ
ッチを図７に示す関連技術の２倍にすることができ、パ
ターンの形成（レイアウト）の余裕が出る。このこと
は、例えば、高集積化の制限要因ともなっている金属配
線で形成されるグローバルビット線のピッチを２倍に広
げても同じ集積率を達成できることになり、該グローバ
ルビット線のピッチを製造技術（金属配線技術）に応じ
た長さとすることで、より一層の高集積化が可能とな
る。或いは、レイアウトの余裕により、ＤＲＡＭの歩留
りを向上させることにもなる。
【００３８】図６は本発明の半導体記憶装置の他の実施
例を示す回路図である。図６と図３との比較から明らか
なように、本実施例においては、図３におけるカレント
ミラーアンプ（差動増幅器）Ａ, トライステート型イン
バータ（増幅器）Ａ',および, 制御回路Ｂを、センスア
ンプＳにより構成したものである。尚、トランスファゲ
ート（トランジスタ）34,32(321,322)は、図３と同様で
ある。
例を示す回路図である。図６と図３との比較から明らか
なように、本実施例においては、図３におけるカレント
ミラーアンプ（差動増幅器）Ａ, トライステート型イン
バータ（増幅器）Ａ',および, 制御回路Ｂを、センスア
ンプＳにより構成したものである。尚、トランスファゲ
ート（トランジスタ）34,32(321,322)は、図３と同様で
ある。
【００３９】図６に示されるように、センスアンプＳ
は、Ｎチャネル型ＭＯＳトランジスタ51,52,53,56 およ
びＰチャネル型ＭＯＳトランジスタ54,55 で構成されて
いる。トランジスタ52,53;55,56 は交差接続され、トラ
ンジスタ52,54 のゲートおよびトランジスタ53,55 のド
レインの共通接続個所は、グローバルビット線GBLZに接
続されると共に、トランスファゲート34を介して信号線
DBZ(DBWZ) に接続され、また、トランジスタ53,55 のゲ
ートおよびトランジスタ52,54 のドレインの共通接続個
所（信号：GBLX')は、トランスファゲート32(321,322)
を介して信号線DBX(DBWX,DBRX)に接続されている。さら
に、トランジスタ52,53 のソースおよびトランジスタ51
のソースは共通接続され、信号NSA が供給されており、
また、トランジスタ54,55 のソースは共通接続され、信
号PSA が供給されている。ここで、参照符号NSA,PSA
は、センスアンプＳを駆動制御するための信号を示して
いる。また、トランジスタ51のドレインおよびトランジ
スタ56のドレインは、グローバルビット線GBLZに接続さ
れている。
は、Ｎチャネル型ＭＯＳトランジスタ51,52,53,56 およ
びＰチャネル型ＭＯＳトランジスタ54,55 で構成されて
いる。トランジスタ52,53;55,56 は交差接続され、トラ
ンジスタ52,54 のゲートおよびトランジスタ53,55 のド
レインの共通接続個所は、グローバルビット線GBLZに接
続されると共に、トランスファゲート34を介して信号線
DBZ(DBWZ) に接続され、また、トランジスタ53,55 のゲ
ートおよびトランジスタ52,54 のドレインの共通接続個
所（信号：GBLX')は、トランスファゲート32(321,322)
を介して信号線DBX(DBWX,DBRX)に接続されている。さら
に、トランジスタ52,53 のソースおよびトランジスタ51
のソースは共通接続され、信号NSA が供給されており、
また、トランジスタ54,55 のソースは共通接続され、信
号PSA が供給されている。ここで、参照符号NSA,PSA
は、センスアンプＳを駆動制御するための信号を示して
いる。また、トランジスタ51のドレインおよびトランジ
スタ56のドレインは、グローバルビット線GBLZに接続さ
れている。
【００４０】この図６に示すように、本発明の半導体記
憶装置は、図３に示すようなカレントミラーアンプＡお
よびインバータＡ' を用いて構成することができるだけ
でなく、センスアンプＳを用いて構成することもでき
る。この場合、センスアンプＳを構成する素子数を削減
することができるが、グローバル線GBLZの増幅ノイズの
影響を信号（信号線)GBLX'が受け易いので、該グローバ
ル線GBLZと隣接するセンスアンプＳ' のグローバル線GB
LZ' との間に、セル対向電位Ｖp が印加された配線LLを
設置することにより、隣接するグローバルビット線GBL
Z,GBLZ'間の相互干渉ノイズを更に低減させることがで
きる。このように、隣接するグローバルビット線GBLZ,G
BLZ'間にセル対向電位Ｖp が印加された配線LLを設置す
ると、例えば、金属配線のピッチは図７に示す関連技術
と同じになり、レイアウト上の利点はなくなるが、高速
読み出しおよび低消費電力を実現することは可能であ
る。
憶装置は、図３に示すようなカレントミラーアンプＡお
よびインバータＡ' を用いて構成することができるだけ
でなく、センスアンプＳを用いて構成することもでき
る。この場合、センスアンプＳを構成する素子数を削減
することができるが、グローバル線GBLZの増幅ノイズの
影響を信号（信号線)GBLX'が受け易いので、該グローバ
ル線GBLZと隣接するセンスアンプＳ' のグローバル線GB
LZ' との間に、セル対向電位Ｖp が印加された配線LLを
設置することにより、隣接するグローバルビット線GBL
Z,GBLZ'間の相互干渉ノイズを更に低減させることがで
きる。このように、隣接するグローバルビット線GBLZ,G
BLZ'間にセル対向電位Ｖp が印加された配線LLを設置す
ると、例えば、金属配線のピッチは図７に示す関連技術
と同じになり、レイアウト上の利点はなくなるが、高速
読み出しおよび低消費電力を実現することは可能であ
る。
【００４１】
【発明の効果】以上、詳述したように、本発明の半導体
記憶装置によれば、トランスファゲートをローカルビッ
ト線の中央付近に設けることによって、ローカルビット
線の数を増やすことなく、より一層の高速化および低消
費電力化を行うことができる。
記憶装置によれば、トランスファゲートをローカルビッ
ト線の中央付近に設けることによって、ローカルビット
線の数を増やすことなく、より一層の高速化および低消
費電力化を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の原理構成を示す
回路図である。
回路図である。
【図２】図１の半導体記憶装置の動作を説明するための
各信号波形を示す図である。
各信号波形を示す図である。
【図３】本発明の半導体記憶装置の一実施例を示す回路
図である。
図である。
【図４】図３の半導体記憶装置における読み出し動作を
説明するための各信号波形を示す図である。
説明するための各信号波形を示す図である。
【図５】図３の半導体記憶装置における書き込み動作を
説明するための各信号波形を示す図である。
説明するための各信号波形を示す図である。
【図６】本発明の半導体記憶装置の他の実施例を示す回
路図である。
路図である。
【図７】本発明に対応する関連技術としての半導体記憶
装置の一例を示す回路図である。
装置の一例を示す回路図である。
【図８】半導体記憶装置におけるメモリセルの一例を示
す図である。
す図である。
【図９】図７の半導体記憶装置の動作を説明するための
各信号波形を示す図である。
各信号波形を示す図である。
【符号の説明】 Ａ…カレントミラーアンプ（差動増幅器） Ａ' …トライステート型インバータ（増幅器） Ｂ…制御回路 Ｓ…センスアンプ CLR …読み出し用コラム選択信号 CLW …書き込み用コラム選択信号 DBX,DBZ …データ信号線 GBLZ,(GBLX) …グローバルビット線 LBLZ0,LBLZ1 …ローカルビット線 MC…メモリセル TG0,TG1 …トランスファゲート ＶR …基準電圧 φ1 …カレントミラーアンプの活性化信号 φ2 …再書き込み用インバータの活性化信号 φB …ビット線リセット信号 φX0, φX1…ローカルビット線選択信号
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図８】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
Claims (6)
- 【請求項１】 ローカルビット線（LBLZφ,LBLZ1）およ
びグローバルビット線（GBLZ）を有する階層化ビット線
方式の半導体記憶装置であって、 前記ローカルビット線（LBLZφ,LBLZ1）と前記グローバ
ルビット線（GBLZ）の接続点となるトランスファゲート
（TGφ,TG1）を該ローカルビット線（LBLZφ,LBLZ1）の
中央付近に設けるようにしたことを特徴とする半導体記
憶装置。 - 【請求項２】 前記半導体記憶装置は、前記グローバル
ビット線（GBLZ）と基準電位（ＶR ）との間で差動増幅
するカレントミラーアンプ（Ａ）と、該カレントミラー
アンプ（Ａ）の出力信号（GBLX）を反転して前記グロー
バルビット線（GBLZ）に供給するインバータ（Ａ')とを
具備することを特徴とする請求項１の半導体記憶装置。 - 【請求項３】 前記半導体記憶装置は、前記グローバル
ビット線（GBLZ）の電位を増幅するセンスアンプ（Ｓ）
を具備することを特徴とする請求項１の半導体記憶装
置。 - 【請求項４】 前記センスアンプ（Ｓ）に接続されるグ
ローバルビット線（GBLZ）と該センスアンプ（Ｓ）に隣
接するセンスアンプ（Ｓ')に接続されるグローバルビッ
ト線（GBLZ')との間にセル対向電位（Ｖp)が印加された
配線（LL）を設け、該隣接するグローバルビット線（GB
LZ,GBLZ'）間で発生する相互干渉を低減するようにした
ことを特徴とする請求項３の半導体記憶装置。 - 【請求項５】 ローカルビット線（LBLZφ,LBLZ1）およ
びグローバルビット線（GBLZ）を有する階層化ビット線
方式の半導体記憶装置であって、 前記ローカルビット線（LBLZφ,LBLZ1）を単一のグロー
バルビット線（GBLZ）に接続し、該グローバルビット線
（GBLZ）の電位を基準電位（ＶR ）との間で差動増幅す
るようにしたことを特徴とする半導体記憶装置。 - 【請求項６】 前記半導体記憶装置は、前記グローバル
ビット線（GBLZ）と前記基準電位（ＶR ）との間で差動
増幅するカレントミラーアンプ（Ａ）と、該カレントミ
ラーアンプ（Ａ）の出力信号（GBLX）を反転して前記グ
ローバルビット線（GBLZ）に供給するインバータ（Ａ')
とを具備することを特徴とする請求項５の半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29305094A JP3521979B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体記憶装置 |
| US08/491,762 US5561626A (en) | 1994-11-28 | 1995-06-19 | Semiconductor memory with hierarchical bit lines |
| TW084106307A TW267254B (en) | 1994-11-28 | 1995-06-20 | Semiconductor memory with hierarchical bit lines |
| KR1019950020566A KR0166420B1 (ko) | 1994-11-28 | 1995-07-13 | 계층적 비트 라인을 갖는 반도체 메모리 |
| US08/668,332 US5701269A (en) | 1994-11-28 | 1996-06-25 | Semiconductor memory with hierarchical bit lines |
| US08/893,072 US5828594A (en) | 1994-11-28 | 1997-07-15 | Semiconductor memory with hierarchical bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29305094A JP3521979B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153856A true JPH08153856A (ja) | 1996-06-11 |
| JP3521979B2 JP3521979B2 (ja) | 2004-04-26 |
Family
ID=17789836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29305094A Expired - Lifetime JP3521979B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5561626A (ja) |
| JP (1) | JP3521979B2 (ja) |
| KR (1) | KR0166420B1 (ja) |
| TW (1) | TW267254B (ja) |
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| JP2012089206A (ja) * | 2010-10-20 | 2012-05-10 | Lapis Semiconductor Co Ltd | 半導体メモリ |
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| US5886943A (en) * | 1996-09-18 | 1999-03-23 | Hitachi, Ltd. | Semiconductor memory having a hierarchical data line structure |
| US5831919A (en) * | 1996-11-25 | 1998-11-03 | Texas Instruments Incorporated | Apparatus and method for a direct-sense sense-amplifier with decoded read and write Y-select |
| JP3983858B2 (ja) * | 1997-09-18 | 2007-09-26 | 富士通株式会社 | 半導体記憶装置 |
| US6058065A (en) * | 1998-05-21 | 2000-05-02 | International Business Machines Corporation | Memory in a data processing system having improved performance and method therefor |
| US6292401B1 (en) * | 2000-09-14 | 2001-09-18 | Intel Corporation | Method and apparatus for global bitline multiplexing for a high-speed memory |
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| KR100745602B1 (ko) | 2005-12-09 | 2007-08-02 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 메모리 셀 어레이 |
| KR100893580B1 (ko) * | 2006-02-22 | 2009-04-17 | 주식회사 하이닉스반도체 | 계층적 비트라인 구조를 갖는 메모리 장치 |
| JP5594927B2 (ja) | 2007-04-11 | 2014-09-24 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
| JP5433187B2 (ja) | 2008-08-28 | 2014-03-05 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びそのテスト方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950005095Y1 (ko) * | 1992-03-18 | 1995-06-22 | 문정환 | 양방향성 그로벌 비트 라인을 갖는 dram |
| JPH07114792A (ja) * | 1993-10-19 | 1995-05-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-11-28 JP JP29305094A patent/JP3521979B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-19 US US08/491,762 patent/US5561626A/en not_active Expired - Lifetime
- 1995-06-20 TW TW084106307A patent/TW267254B/zh not_active IP Right Cessation
- 1995-07-13 KR KR1019950020566A patent/KR0166420B1/ko not_active IP Right Cessation
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