JP3279681B2 - 半導体装置 - Google Patents
半導体装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）等の半導体装置において、
キャッシュメモリを同一チップ上に実現するための回路
構成とその高速化及び低面積化、低消費電流化に係る。
アクセスメモリ（ＤＲＡＭ）等の半導体装置において、
キャッシュメモリを同一チップ上に実現するための回路
構成とその高速化及び低面積化、低消費電流化に係る。
【０００２】
【従来の技術】国際出願番号ＰＣＴ／ＵＳ９１／０２５
９０のクレーム８８〜９０に、ＤＲＡＭのセンスアンプ
をキャッシュメモリとして用いることが記載されてい
た。また、特公平２−０４３２７９及び特公平３−０２
１９９６に低面積化及び高速化のためにデータ線を階層
化することが記載されており、特開平４−０５３０８３
の図４〜図８に、低面積化のためにデータ線を階層化
し、通常のデータ線にはｎチャネルＭＯＳトランジスタ
（以下ｎＭＯＳＴ）のみを用いた増幅器又はスイッチ或
いは両方を設け、多数の通常のデータ線と接続する上位
の少数のグローバルデータ線にｐチャネルＭＯＳトラン
ジスタ（以下ｐＭＯＳＴ）とｎチャネルＭＯＳトランジ
スタ（以下ｎＭＯＳＴ）を用いた増幅器を設ける方式が
記載されていた。
９０のクレーム８８〜９０に、ＤＲＡＭのセンスアンプ
をキャッシュメモリとして用いることが記載されてい
た。また、特公平２−０４３２７９及び特公平３−０２
１９９６に低面積化及び高速化のためにデータ線を階層
化することが記載されており、特開平４−０５３０８３
の図４〜図８に、低面積化のためにデータ線を階層化
し、通常のデータ線にはｎチャネルＭＯＳトランジスタ
（以下ｎＭＯＳＴ）のみを用いた増幅器又はスイッチ或
いは両方を設け、多数の通常のデータ線と接続する上位
の少数のグローバルデータ線にｐチャネルＭＯＳトラン
ジスタ（以下ｐＭＯＳＴ）とｎチャネルＭＯＳトランジ
スタ（以下ｎＭＯＳＴ）を用いた増幅器を設ける方式が
記載されていた。
【０００３】
【発明が解決しようとする課題】国際出願番号ＰＣＴ／
ＵＳ９１／０２５９０のクレーム８８〜９０に記載のよ
うにセンスアンプをキャッシュメモリとして用いる時、
通常のＤＲＡＭのデータ線とセンスアンプの構成では以
下の問題が生じる。センスアンプをキャッシュメモリと
して用いる時には、従来のＤＲＡＭのページモードのよ
うにワード線を選択したままにしておく。このため、も
し、あるサイクルのアドレス指定が、前のサイクルでセ
ンスアンプ上に読み出されたデータのアドレスと一致し
なかった場合（ミスヒット時）には、まずワード線を非
選択状態に戻し、さらにセンスアンプの差動信号をショ
ートしなければならない。この後に、ワード線を立ち上
げてメモリセルから信号を読み出す。このため、この時
のアクセス時間が遅れてしまうという問題が生じる。ま
た、書き込み時にも同様な理由によってミスヒット時に
遅れてしまうという問題が生じる。
ＵＳ９１／０２５９０のクレーム８８〜９０に記載のよ
うにセンスアンプをキャッシュメモリとして用いる時、
通常のＤＲＡＭのデータ線とセンスアンプの構成では以
下の問題が生じる。センスアンプをキャッシュメモリと
して用いる時には、従来のＤＲＡＭのページモードのよ
うにワード線を選択したままにしておく。このため、も
し、あるサイクルのアドレス指定が、前のサイクルでセ
ンスアンプ上に読み出されたデータのアドレスと一致し
なかった場合（ミスヒット時）には、まずワード線を非
選択状態に戻し、さらにセンスアンプの差動信号をショ
ートしなければならない。この後に、ワード線を立ち上
げてメモリセルから信号を読み出す。このため、この時
のアクセス時間が遅れてしまうという問題が生じる。ま
た、書き込み時にも同様な理由によってミスヒット時に
遅れてしまうという問題が生じる。
【０００４】また、特公平２−０４３２７９、特公平３
−０２１９９６及び特開平４−０５３０８３に記載のよ
うにデータ線を階層化した場合は以下の問題が生じる。
読み出しのためにワード線が選択されると、これに対応
するデータ線に信号が現われる。さらに、このデータ線
信号に対応した信号がグローバルデータ線に現われ、後
段の出力回路に信号が送られる。ひとつのワード線が選
ばれた場合に動作するデータ線及びグローバルデータ線
は多数ある。このため、データ線及びグローバルデータ
線の寄生容量の充放電電流による消費電流の増大を引き
起こしていた。また、階層化したデータ線をキャッシュ
メモリとして用いる手段は含まれていない。
−０２１９９６及び特開平４−０５３０８３に記載のよ
うにデータ線を階層化した場合は以下の問題が生じる。
読み出しのためにワード線が選択されると、これに対応
するデータ線に信号が現われる。さらに、このデータ線
信号に対応した信号がグローバルデータ線に現われ、後
段の出力回路に信号が送られる。ひとつのワード線が選
ばれた場合に動作するデータ線及びグローバルデータ線
は多数ある。このため、データ線及びグローバルデータ
線の寄生容量の充放電電流による消費電流の増大を引き
起こしていた。また、階層化したデータ線をキャッシュ
メモリとして用いる手段は含まれていない。
【０００５】そこで、本発明ではキャッシュメモリがミ
スヒットした時の読み出し時間及び書き込み時間の高速
化を実現する低消費電流のメモリ装置を有する半導体装
置を提供することを目的とする。
スヒットした時の読み出し時間及び書き込み時間の高速
化を実現する低消費電流のメモリ装置を有する半導体装
置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明では、図１に示す
ようにデータ線を階層化（Ｄｍｎ，ＧＤｍ等）し、図２
に示すようにある読み出し／書き込みサイクルの終わり
でグローバルデータ線（ＧＤｍ，／ＧＤｍ）をショート
せずに、次のサイクルでこのグローバルデータ線（ＧＤ
ｍ，／ＧＤｍ）上のメインアンプ（ＭＡｍ）をキャッシ
ュメモリとして用いる手段をメインアンプ（ＭＡｍ）に
設ける。すなわち、このグローバルデータ線（ＧＤｍ，
／ＧＤｍ）のデータをそのまま後段の出力回路（ＤＦ）
に送る手段（ＭＡｍ）を設ける。また、メインアンプ
（ＭＡｍ）をキャッシュメモリとして用いるために、デ
ータ線（Ｄｍｎ，／Ｄｍｎ）をグローバルデータ線（Ｇ
Ｄｍ，／ＧＤｍ）と独立にショートする手段（ＰＡｍ
ｎ）と、メモリセルＭＣ選択のための動作（デコード動
作やワード線Ｗｎｋの立ち上げ）と並行に、グローバル
データ線（ＧＤｍ，／ＧＤｍ）をプリチャージする手段
（ＭＡｍ）を設ける。また、一度グローバルデータ線
（ＧＤｍ，／ＧＤｍ）に現われた信号を、本発明の半導
体装置を含んだシステム全部の共通クロック信号（Ｃ
Ｋ）に同期させて連続読み出しする手段をＭＡｍ内及び
後段ＤＦに設ける。また、書き込み時にはグローバルデ
ータ線（ＧＤｍ，／ＧＤｍ）にまず共通クロック信号
（ＣＫ）に同期させて信号を書き込む手段をＭＡｍ内に
設け、このグローバルデータ線（ＧＤｍ，／ＧＤｍ）に
予め書き込まれたデータをデータ線（Ｄｍｎ，／Ｄｍ
ｎ）を介してメモリセルＭＣに書き込む手段をＰＡｍｎ
内に設け、その制御手段をＣＯＮ１に設ける。
ようにデータ線を階層化（Ｄｍｎ，ＧＤｍ等）し、図２
に示すようにある読み出し／書き込みサイクルの終わり
でグローバルデータ線（ＧＤｍ，／ＧＤｍ）をショート
せずに、次のサイクルでこのグローバルデータ線（ＧＤ
ｍ，／ＧＤｍ）上のメインアンプ（ＭＡｍ）をキャッシ
ュメモリとして用いる手段をメインアンプ（ＭＡｍ）に
設ける。すなわち、このグローバルデータ線（ＧＤｍ，
／ＧＤｍ）のデータをそのまま後段の出力回路（ＤＦ）
に送る手段（ＭＡｍ）を設ける。また、メインアンプ
（ＭＡｍ）をキャッシュメモリとして用いるために、デ
ータ線（Ｄｍｎ，／Ｄｍｎ）をグローバルデータ線（Ｇ
Ｄｍ，／ＧＤｍ）と独立にショートする手段（ＰＡｍ
ｎ）と、メモリセルＭＣ選択のための動作（デコード動
作やワード線Ｗｎｋの立ち上げ）と並行に、グローバル
データ線（ＧＤｍ，／ＧＤｍ）をプリチャージする手段
（ＭＡｍ）を設ける。また、一度グローバルデータ線
（ＧＤｍ，／ＧＤｍ）に現われた信号を、本発明の半導
体装置を含んだシステム全部の共通クロック信号（Ｃ
Ｋ）に同期させて連続読み出しする手段をＭＡｍ内及び
後段ＤＦに設ける。また、書き込み時にはグローバルデ
ータ線（ＧＤｍ，／ＧＤｍ）にまず共通クロック信号
（ＣＫ）に同期させて信号を書き込む手段をＭＡｍ内に
設け、このグローバルデータ線（ＧＤｍ，／ＧＤｍ）に
予め書き込まれたデータをデータ線（Ｄｍｎ，／Ｄｍ
ｎ）を介してメモリセルＭＣに書き込む手段をＰＡｍｎ
内に設け、その制御手段をＣＯＮ１に設ける。
【０００７】
【作用】メインアンプ（ＭＡｍ）をキャッシュとして用
いる手段をＭＡｍに設け、かつデータ線（Ｄｍｎ，／Ｄ
ｍｎ）をグローバルデータ線（ＧＤｍ，／ＧＤｍ）と独
立にショートする手段（ＰＡｍｎ）と、メモリセルＭＣ
選択動作と並行にグローバルデータ線（ＧＤｍ，／ＧＤ
ｍ）をプリチャージする手段（ＭＡｍ）とを設けること
により、グローバルデータ線（ＧＤｍ，／ＧＤｍ）をシ
ョートする動作と並行にワード線（Ｗｎｋ）を立ち上げ
てデータ線（Ｄｍｎ，／Ｄｍｎ）にメモリセルＭＣから
の信号を読み出すことができる。これによって、国際出
願番号ＰＣＴ／ＵＳ９１／０２５９０記載の従来例と異
なりキャッシュのミスヒット時のアクセスを高速化する
ことができる。
いる手段をＭＡｍに設け、かつデータ線（Ｄｍｎ，／Ｄ
ｍｎ）をグローバルデータ線（ＧＤｍ，／ＧＤｍ）と独
立にショートする手段（ＰＡｍｎ）と、メモリセルＭＣ
選択動作と並行にグローバルデータ線（ＧＤｍ，／ＧＤ
ｍ）をプリチャージする手段（ＭＡｍ）とを設けること
により、グローバルデータ線（ＧＤｍ，／ＧＤｍ）をシ
ョートする動作と並行にワード線（Ｗｎｋ）を立ち上げ
てデータ線（Ｄｍｎ，／Ｄｍｎ）にメモリセルＭＣから
の信号を読み出すことができる。これによって、国際出
願番号ＰＣＴ／ＵＳ９１／０２５９０記載の従来例と異
なりキャッシュのミスヒット時のアクセスを高速化する
ことができる。
【０００８】メインアンプ（ＭＡｍ）をキャッシュとし
て用いる手段を設けることにより、キャッシュがヒット
した場合はグローバルデータ線（ＧＤｍ，／ＧＤｍ）の
充放電は不用となるため、特公平２−０４３２７９、特
公平３−０２１９９６及び特開平４−０５３０８３に記
載の従来例と異なり充放電する回数が減り消費電流を低
減することができる。
て用いる手段を設けることにより、キャッシュがヒット
した場合はグローバルデータ線（ＧＤｍ，／ＧＤｍ）の
充放電は不用となるため、特公平２−０４３２７９、特
公平３−０２１９９６及び特開平４−０５３０８３に記
載の従来例と異なり充放電する回数が減り消費電流を低
減することができる。
【０００９】メインアンプ（ＭＡｍ）をキャッシュとし
て用いない場合も、一度グローバルデータ線（ＧＤｍ，
／ＧＤｍ）に現われた信号を、システム全体共通のクロ
ック信号ＣＫに同期させて連続読み出しする手段を設け
ることにより、特公平２−０４３２７９、特公平３−０
２１９９６及び特開平４−０５３０８３に記載の従来例
と異なり寄生容量を充放電する回数が減るのでクロック
周波数が高くとも消費電流を低減することができる。
て用いない場合も、一度グローバルデータ線（ＧＤｍ，
／ＧＤｍ）に現われた信号を、システム全体共通のクロ
ック信号ＣＫに同期させて連続読み出しする手段を設け
ることにより、特公平２−０４３２７９、特公平３−０
２１９９６及び特開平４−０５３０８３に記載の従来例
と異なり寄生容量を充放電する回数が減るのでクロック
周波数が高くとも消費電流を低減することができる。
【００１０】書き込み時には、グローバルデータ線（Ｇ
Ｄｍ，／ＧＤｍ）にまず信号を書き込む手段を設けたの
で、ワード線の選択と平行して行うことができ、また、
データ線（Ｄｍｎ，／Ｄｍｎ）の直前まで書き込みデー
タが来ているので高速に書き込むことができる。これに
よって、国際出願番号ＰＣＴ／ＵＳ９１／０２５９０記
載の従来例と異なりキャッシュのヒット時及びミスヒッ
ト時で変わらない高速な書き込み動作を実現できる。
Ｄｍ，／ＧＤｍ）にまず信号を書き込む手段を設けたの
で、ワード線の選択と平行して行うことができ、また、
データ線（Ｄｍｎ，／Ｄｍｎ）の直前まで書き込みデー
タが来ているので高速に書き込むことができる。これに
よって、国際出願番号ＰＣＴ／ＵＳ９１／０２５９０記
載の従来例と異なりキャッシュのヒット時及びミスヒッ
ト時で変わらない高速な書き込み動作を実現できる。
【００１１】
【実施例】以下、本発明の実施例について述べる。な
お、以下の説明において特に断わらない限り信号名は信
号配線名及び信号端子名を兼ねることとし、図面上で信
号名にオーバーラインを付けて表したコンプリメンタリ
信号は、信号名の前に／を付けて表す。
お、以下の説明において特に断わらない限り信号名は信
号配線名及び信号端子名を兼ねることとし、図面上で信
号名にオーバーラインを付けて表したコンプリメンタリ
信号は、信号名の前に／を付けて表す。
【００１２】図１は、本発明の第１の実施例を示す図で
ある。図１において、Ｄ１１，／Ｄ１１〜Ｄｍｎ，／Ｄ
ｍｎはデータ線対であり、ＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍはグローバルデータ線対である。Ｗ１１〜Ｗｎ
ｋはワード線である。また、ＰＡ１１〜ＰＡｍｎはプリ
アンプであり、データ線対の増幅回路及びグローバルデ
ータ線対への転送回路を含む。ＭＡ１〜ＭＡｍはメイン
アンプであり、グローバルデータ線対の増幅回路及び出
力回路ＤＦに接続するＩＯ線への転送回路を含む。な
お、ＰＡ１１〜ＰＡｍｎはデータ線対の増幅回路を含ま
ず、単なる転送回路の場合もある。また、ＭＡ１〜ＭＡ
ｍのみ又はＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍのみ又
は両方をキャッシュとして用いる時、グローバルデータ
線とデータ線を独立にそれぞれショートする手段ＰＡ１
１〜ＰＡｍｎ及びＭＡ１〜ＭＡｍを設ける。図１では、
この独立にショートする手段を起動する信号をデータ線
対に対してはＰＣ１〜ＰＣｎ、グローバルデータ線対に
対してはＰＣＧとして示し、これらの信号を発生する手
段をＣＯＮ１として示す。なお、例えばＰＡ１１〜ＰＡ
ｍ１全部をＰＣ１で駆動する例を示しているが、一部分
をＰＣ１で駆動し、他の部分は別の信号で駆動するよう
な例も考えられる。ＰＣＧについても同様である。ま
た、キャッシュがヒットした時、ワード線の選択やデー
タ線及びグローバルデータ線での増幅は行なわない手段
を設ける。ここで、ヒットした時とは、あるサイクルの
アドレス信号Ａｉで選択されるべきワードが、それより
前のサイクルで選択されたワードと一致しておりワード
線上の多数のメモリセルからの情報がＭＡ１〜ＭＡｍ及
びＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍに読み出されて
いる場合であり、ミスヒット時とは含まれていない場合
である。この時、アドレスが一致したかどうかの比較回
路はオンチップ化する場合もあるし別チップとする場合
もある。出力回路ＤＦにはパラレルに出力することが可
能なＭＡ１〜ＭＡｍの出力信号をシリアル出力に変換す
る回路も含まれる。本実施例では、キャッシュがミスヒ
ットだとしても、グローバルデータ線のプリチャージ動
作とワード線を立ち上げてメモリセルからデータ線への
信号読み出し動作とを並行に行うことができる。従来
は、データ線を階層化せずそのセンスアンプをキャッシ
ュとして用いていたため、キャッシュがミスヒットした
場合、まず古いワード線を非選択状態にしデータ線のプ
リチャージを終えてから、新しいワード線を立ち上げて
いた。このため、本実施例の方が高速となる。また、本
実施例では、グローバルデータ線に現われた信号を、Ｍ
Ａ１〜ＭＡｍとＤＦを用い、図には示していないシステ
ムのクロック信号と同期させて連続的に読み出す。この
ため、前述の寄生容量を充放電する回数が減るので消費
電流を低減することができるという特長がある。また、
ＭＡ１〜ＭＡｍのみ又はＧＤ１，／ＧＤ１〜ＧＤｍ，／
ＧＤｍのみ又は両方をキャッシュメモリとして用いる場
合には、キャッシュヒット時にはデータ線及びグローバ
ルデータ線の充放電が不用となるため充放電する回数が
減り、消費電流を低減することができるという特長があ
る。
ある。図１において、Ｄ１１，／Ｄ１１〜Ｄｍｎ，／Ｄ
ｍｎはデータ線対であり、ＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍはグローバルデータ線対である。Ｗ１１〜Ｗｎ
ｋはワード線である。また、ＰＡ１１〜ＰＡｍｎはプリ
アンプであり、データ線対の増幅回路及びグローバルデ
ータ線対への転送回路を含む。ＭＡ１〜ＭＡｍはメイン
アンプであり、グローバルデータ線対の増幅回路及び出
力回路ＤＦに接続するＩＯ線への転送回路を含む。な
お、ＰＡ１１〜ＰＡｍｎはデータ線対の増幅回路を含ま
ず、単なる転送回路の場合もある。また、ＭＡ１〜ＭＡ
ｍのみ又はＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍのみ又
は両方をキャッシュとして用いる時、グローバルデータ
線とデータ線を独立にそれぞれショートする手段ＰＡ１
１〜ＰＡｍｎ及びＭＡ１〜ＭＡｍを設ける。図１では、
この独立にショートする手段を起動する信号をデータ線
対に対してはＰＣ１〜ＰＣｎ、グローバルデータ線対に
対してはＰＣＧとして示し、これらの信号を発生する手
段をＣＯＮ１として示す。なお、例えばＰＡ１１〜ＰＡ
ｍ１全部をＰＣ１で駆動する例を示しているが、一部分
をＰＣ１で駆動し、他の部分は別の信号で駆動するよう
な例も考えられる。ＰＣＧについても同様である。ま
た、キャッシュがヒットした時、ワード線の選択やデー
タ線及びグローバルデータ線での増幅は行なわない手段
を設ける。ここで、ヒットした時とは、あるサイクルの
アドレス信号Ａｉで選択されるべきワードが、それより
前のサイクルで選択されたワードと一致しておりワード
線上の多数のメモリセルからの情報がＭＡ１〜ＭＡｍ及
びＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍに読み出されて
いる場合であり、ミスヒット時とは含まれていない場合
である。この時、アドレスが一致したかどうかの比較回
路はオンチップ化する場合もあるし別チップとする場合
もある。出力回路ＤＦにはパラレルに出力することが可
能なＭＡ１〜ＭＡｍの出力信号をシリアル出力に変換す
る回路も含まれる。本実施例では、キャッシュがミスヒ
ットだとしても、グローバルデータ線のプリチャージ動
作とワード線を立ち上げてメモリセルからデータ線への
信号読み出し動作とを並行に行うことができる。従来
は、データ線を階層化せずそのセンスアンプをキャッシ
ュとして用いていたため、キャッシュがミスヒットした
場合、まず古いワード線を非選択状態にしデータ線のプ
リチャージを終えてから、新しいワード線を立ち上げて
いた。このため、本実施例の方が高速となる。また、本
実施例では、グローバルデータ線に現われた信号を、Ｍ
Ａ１〜ＭＡｍとＤＦを用い、図には示していないシステ
ムのクロック信号と同期させて連続的に読み出す。この
ため、前述の寄生容量を充放電する回数が減るので消費
電流を低減することができるという特長がある。また、
ＭＡ１〜ＭＡｍのみ又はＧＤ１，／ＧＤ１〜ＧＤｍ，／
ＧＤｍのみ又は両方をキャッシュメモリとして用いる場
合には、キャッシュヒット時にはデータ線及びグローバ
ルデータ線の充放電が不用となるため充放電する回数が
減り、消費電流を低減することができるという特長があ
る。
【００１３】次に、図２を用いてＭＡ１〜ＭＡｍ及びＧ
Ｄ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍによってミスヒット
時に高速に読み出しを行う場合の動作の一例を説明し、
図３を用いてＭＡ１〜ＭＡｍ及びＧＤ１，／ＧＤ１〜Ｇ
Ｄｍ，／ＧＤｍによって読み出しのヒット時に消費電流
が小さくなることの一例を説明し、図４を用いてキャッ
シュメモリとしては用いない場合にクロックと同期して
データを読み出す動作の一例を説明し、図５を用いて書
き込み動作の一例を説明する。
Ｄ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍによってミスヒット
時に高速に読み出しを行う場合の動作の一例を説明し、
図３を用いてＭＡ１〜ＭＡｍ及びＧＤ１，／ＧＤ１〜Ｇ
Ｄｍ，／ＧＤｍによって読み出しのヒット時に消費電流
が小さくなることの一例を説明し、図４を用いてキャッ
シュメモリとしては用いない場合にクロックと同期して
データを読み出す動作の一例を説明し、図５を用いて書
き込み動作の一例を説明する。
【００１４】図２において、図１には示していないが／
ＲＡＳ、／ＣＡＳは、どのセルを選択するかを規定する
アドレス信号Ａｉのチップ内への取り込みを決める信号
であり、ＣＫはシステムのクロック信号である。なお、
ＣＫを設けずに／ＲＡＳ、／ＣＡＳのみで動作を行う場
合もあれば、／ＲＡＳ、／ＣＡＳを設けずにチップ選択
信号とＣＫによって全てを制御する場合もある。ここで
は、／ＲＡＳの高レベルから低レベルへの切り換わりが
このチップの選択をも意味し、この時のＣＫを基準にｎ
クロック目からＣＫに同期して出力する場合を考える。
／ＲＡＳが高レベルである非選択状態では、Ｗ１１を始
め全てのワード線は低レベルであり、データ線対Ｄ１
１，／Ｄ１１〜Ｄｍｎ，／Ｄｍｎは前サイクルの終わり
でＰＣ１〜ＰＣｎが高レベルになることによってショー
トされ中間電位ＨＶにプリチャージされている。ここ
で、グローバルデータ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍには前サイクルでメモリセルから読み出された
信号が、ＭＡ１〜ＭＡｍによって保持されている。ＰＣ
Ｇは、ＰＣ１〜ＰＣｎとは逆に低レベルでグローバルデ
ータ線をショートするとすると、高レベルとなってい
る。また、出力Ｄｏはハイインピーダンス状態となって
いる。さて、／ＲＡＳが低レベルに切り換わるとその時
のアドレス信号がチップ内に取り込まれ、デコード動作
によってワード線を選択する。ここではＷ１１を選択す
るとする。また、この時、このアドレス信号が前サイク
ルでグローバルデータ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍに読み出された多数のメモリセルのアドレスと
は一致していないとする。一致する場合の動作は図３で
述べる。この比較回路は、オンチップで設けても良い
し、別チップとしても良い。本発明では、従来とは異な
り、ＰＣ１〜ＰＣｎが低レベルとなったショート回路が
オフし、Ｗ１１の選択動作と並行して、グローバルデー
タ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍをＰＣＧを
低レベルにしてショートし、電位ＧＶにプリチャージす
る動作を行う。グローバルデータ線対ＧＤ１，／ＧＤ１
〜ＧＤｍ，／ＧＤｍが共にＧＶになるのと並行して、Ｗ
１１は高レベルとなり、データ線対Ｄ１１，／Ｄ１１〜
Ｄｍ１，／Ｄｍ１にメモリセルからの信号が現われる。
ＰＣＧを高レベルに戻した後、このデータ線対信号に対
応した信号が、まずＰＡ１１〜ＰＡｍ１内の回路によっ
て、グローバルデータ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍ上に現われる。ここでは、ＰＡ１１〜ＰＡｍ１
ではデータ線対の信号を増幅しない構成とする。ＧＤ
１，／ＧＤ１〜ＧＤｍ，／ＧＤｍ上の信号はＭＡ１〜Ｍ
Ａｍ内の回路によって大振幅まで増幅されると共に、後
段の出力回路に伝えられる。ＧＤ１，／ＧＤ１〜ＧＤ
ｍ，／ＧＤｍ上の大振幅信号はメモリセルへの再書き込
みのために再びＰＡ１１〜ＰＡｍ１内の回路によってＤ
１１，／Ｄ１１〜Ｄｍ１，／Ｄｍ１に戻される。再書き
込みが終わると、ＰＣ１〜ＰＣｎを高レベルにして、Ｄ
１１，／Ｄ１１〜Ｄｍ１，／Ｄｍ１をショートし、ＨＶ
にプリチャージする。さらに、ＭＰＵからのクロックＣ
Ｋと同期させて出力する手段を設けた場合であるので、
ここでは／ＲＡＳが立ち下がった時のＣＫを基準に、Ｃ
Ｋのｎクロック目からＣＫに同期してＧＤ１，／ＧＤ１
〜ＧＤｍ，／ＧＤｍ上のデータをＤｏに出力する。ｎは
ＭＰＵの性能と本発明を用いたＤＲＡＭの性能とから決
める。出力するデータの順番を設定する手段を設けるこ
ともできる。また、図２に示したようなＣＫの立上り及
び立下がり両方に同期させる方法以外に図２には示して
いないがどちらか一方に同期させる方式がある。図２で
は、／ＲＡＳはデータが出力されている途中で高レベル
とし、これによってワード線を非選択状態にしデータ線
をショートする場合を示した。所定の個数のデータが出
力されると自動的に動作は終了する。また、／ＲＡＳが
低レベルの間にＣＫに同期したデータ出力動作を行い、
／ＲＡＳが高レベルとなるとこの動作を終了し、チップ
を非選択状態とする方法もある。動作終了後ＰＣＧを高
レベルのままにしＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍ
を実線で示したようにキャッシュとして用いるために情
報を保持したままラッチしておくという動作と、ＰＣＧ
を低レベルに切り換え破線で示したようにプリチャージ
状態に戻すという動作とがある。どちらか片方の動作を
行なえるようチップを設計する場合と両方兼ね備えＭＰ
Ｕ等から指定できる場合とがある。ここで、ＣＫのｎク
ロック目からデータを出力するときのｎ、ＧＤ１，／Ｇ
Ｄ１〜ＧＤｍ，／ＧＤｍをプリチャージ状態に戻すか或
いは情報を保持したままにしておくかどうか、あるいは
出力するデータの個数などは、チップ上にレジスタを設
けて必要な値を電源投入時などに格納することで指定す
ることもできる。こうするとＭＰＵの性能が異なる度に
チップを変える必要がないという特長がある。また、他
の連続読み出しの方式としていわゆるスタッティックカ
ラムモードやニブルモードのように新たな外部クロック
は用いずに、Ａｉを切り換えたり／ＣＡＳを切り換えた
りしてＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍ上のデータ
を出力する方式もある。
ＲＡＳ、／ＣＡＳは、どのセルを選択するかを規定する
アドレス信号Ａｉのチップ内への取り込みを決める信号
であり、ＣＫはシステムのクロック信号である。なお、
ＣＫを設けずに／ＲＡＳ、／ＣＡＳのみで動作を行う場
合もあれば、／ＲＡＳ、／ＣＡＳを設けずにチップ選択
信号とＣＫによって全てを制御する場合もある。ここで
は、／ＲＡＳの高レベルから低レベルへの切り換わりが
このチップの選択をも意味し、この時のＣＫを基準にｎ
クロック目からＣＫに同期して出力する場合を考える。
／ＲＡＳが高レベルである非選択状態では、Ｗ１１を始
め全てのワード線は低レベルであり、データ線対Ｄ１
１，／Ｄ１１〜Ｄｍｎ，／Ｄｍｎは前サイクルの終わり
でＰＣ１〜ＰＣｎが高レベルになることによってショー
トされ中間電位ＨＶにプリチャージされている。ここ
で、グローバルデータ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍには前サイクルでメモリセルから読み出された
信号が、ＭＡ１〜ＭＡｍによって保持されている。ＰＣ
Ｇは、ＰＣ１〜ＰＣｎとは逆に低レベルでグローバルデ
ータ線をショートするとすると、高レベルとなってい
る。また、出力Ｄｏはハイインピーダンス状態となって
いる。さて、／ＲＡＳが低レベルに切り換わるとその時
のアドレス信号がチップ内に取り込まれ、デコード動作
によってワード線を選択する。ここではＷ１１を選択す
るとする。また、この時、このアドレス信号が前サイク
ルでグローバルデータ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍに読み出された多数のメモリセルのアドレスと
は一致していないとする。一致する場合の動作は図３で
述べる。この比較回路は、オンチップで設けても良い
し、別チップとしても良い。本発明では、従来とは異な
り、ＰＣ１〜ＰＣｎが低レベルとなったショート回路が
オフし、Ｗ１１の選択動作と並行して、グローバルデー
タ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍをＰＣＧを
低レベルにしてショートし、電位ＧＶにプリチャージす
る動作を行う。グローバルデータ線対ＧＤ１，／ＧＤ１
〜ＧＤｍ，／ＧＤｍが共にＧＶになるのと並行して、Ｗ
１１は高レベルとなり、データ線対Ｄ１１，／Ｄ１１〜
Ｄｍ１，／Ｄｍ１にメモリセルからの信号が現われる。
ＰＣＧを高レベルに戻した後、このデータ線対信号に対
応した信号が、まずＰＡ１１〜ＰＡｍ１内の回路によっ
て、グローバルデータ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍ上に現われる。ここでは、ＰＡ１１〜ＰＡｍ１
ではデータ線対の信号を増幅しない構成とする。ＧＤ
１，／ＧＤ１〜ＧＤｍ，／ＧＤｍ上の信号はＭＡ１〜Ｍ
Ａｍ内の回路によって大振幅まで増幅されると共に、後
段の出力回路に伝えられる。ＧＤ１，／ＧＤ１〜ＧＤ
ｍ，／ＧＤｍ上の大振幅信号はメモリセルへの再書き込
みのために再びＰＡ１１〜ＰＡｍ１内の回路によってＤ
１１，／Ｄ１１〜Ｄｍ１，／Ｄｍ１に戻される。再書き
込みが終わると、ＰＣ１〜ＰＣｎを高レベルにして、Ｄ
１１，／Ｄ１１〜Ｄｍ１，／Ｄｍ１をショートし、ＨＶ
にプリチャージする。さらに、ＭＰＵからのクロックＣ
Ｋと同期させて出力する手段を設けた場合であるので、
ここでは／ＲＡＳが立ち下がった時のＣＫを基準に、Ｃ
Ｋのｎクロック目からＣＫに同期してＧＤ１，／ＧＤ１
〜ＧＤｍ，／ＧＤｍ上のデータをＤｏに出力する。ｎは
ＭＰＵの性能と本発明を用いたＤＲＡＭの性能とから決
める。出力するデータの順番を設定する手段を設けるこ
ともできる。また、図２に示したようなＣＫの立上り及
び立下がり両方に同期させる方法以外に図２には示して
いないがどちらか一方に同期させる方式がある。図２で
は、／ＲＡＳはデータが出力されている途中で高レベル
とし、これによってワード線を非選択状態にしデータ線
をショートする場合を示した。所定の個数のデータが出
力されると自動的に動作は終了する。また、／ＲＡＳが
低レベルの間にＣＫに同期したデータ出力動作を行い、
／ＲＡＳが高レベルとなるとこの動作を終了し、チップ
を非選択状態とする方法もある。動作終了後ＰＣＧを高
レベルのままにしＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍ
を実線で示したようにキャッシュとして用いるために情
報を保持したままラッチしておくという動作と、ＰＣＧ
を低レベルに切り換え破線で示したようにプリチャージ
状態に戻すという動作とがある。どちらか片方の動作を
行なえるようチップを設計する場合と両方兼ね備えＭＰ
Ｕ等から指定できる場合とがある。ここで、ＣＫのｎク
ロック目からデータを出力するときのｎ、ＧＤ１，／Ｇ
Ｄ１〜ＧＤｍ，／ＧＤｍをプリチャージ状態に戻すか或
いは情報を保持したままにしておくかどうか、あるいは
出力するデータの個数などは、チップ上にレジスタを設
けて必要な値を電源投入時などに格納することで指定す
ることもできる。こうするとＭＰＵの性能が異なる度に
チップを変える必要がないという特長がある。また、他
の連続読み出しの方式としていわゆるスタッティックカ
ラムモードやニブルモードのように新たな外部クロック
は用いずに、Ａｉを切り換えたり／ＣＡＳを切り換えた
りしてＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍ上のデータ
を出力する方式もある。
【００１５】図３に図１の第１の実施例の第２の読み出
し動作の一例を示す。ＭＡ１〜ＭＡｍ及びＧＤ１，／Ｇ
Ｄ１〜ＧＤｍ，／ＧＤｍをキャッシュメモリとして用い
る場合で、かつキャッシュがヒットした場合である。図
３ではＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍに既に前サ
イクルの情報が保持されている状態から示している。ヒ
ット時であるため、前述のようにあるサイクルで指定さ
れたアドレス信号Ａｉが、これより前のサイクルで、ワ
ード線に多数のメモリセルが接続されているために情報
がＭＡ１〜ＭＡｍ及びＧＤ１，／ＧＤ１〜ＧＤｍ，／Ｇ
Ｄｍに読出されたメモリセルのアドレスの中に含まれ保
持されている。この時は、ＭＡ１〜ＭＡｍ及びＧＤ１，
／ＧＤ１〜ＧＤｍ，／ＧＤｍに情報があるのでこれをＤ
ｏに出力する。この時キャッシュ動作用に設けた手段に
より、ワード線は選択せず、データ線及びグローバルデ
ータ線での増幅も行わない。このため、これらの充放電
電流が無く低消費電流となるという特長がある。また、
この出力は、１ビットだけの場合もあるし、図３に示し
たように、クロックＣＫに同期させて連続出力させる場
合もある。ミスヒット時には、ＭＡ１〜ＭＡｍによって
ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍをプリチャージ状
態にする。これは図２で述べたように、ワード線の選択
動作と並行して行えるため高速となるが、ワード線選択
動作やデータ線増幅動作等で充放電電流は増大する。し
かし、ＭＡ１〜ＭＡｍ及びＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍの数すなわちキャッシュサイズを大きくしある
いは本半導体装置を用いたシステム装置で処理をさせる
ソフトウェアを最適化することによって、ヒット率を高
めることができる。
し動作の一例を示す。ＭＡ１〜ＭＡｍ及びＧＤ１，／Ｇ
Ｄ１〜ＧＤｍ，／ＧＤｍをキャッシュメモリとして用い
る場合で、かつキャッシュがヒットした場合である。図
３ではＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍに既に前サ
イクルの情報が保持されている状態から示している。ヒ
ット時であるため、前述のようにあるサイクルで指定さ
れたアドレス信号Ａｉが、これより前のサイクルで、ワ
ード線に多数のメモリセルが接続されているために情報
がＭＡ１〜ＭＡｍ及びＧＤ１，／ＧＤ１〜ＧＤｍ，／Ｇ
Ｄｍに読出されたメモリセルのアドレスの中に含まれ保
持されている。この時は、ＭＡ１〜ＭＡｍ及びＧＤ１，
／ＧＤ１〜ＧＤｍ，／ＧＤｍに情報があるのでこれをＤ
ｏに出力する。この時キャッシュ動作用に設けた手段に
より、ワード線は選択せず、データ線及びグローバルデ
ータ線での増幅も行わない。このため、これらの充放電
電流が無く低消費電流となるという特長がある。また、
この出力は、１ビットだけの場合もあるし、図３に示し
たように、クロックＣＫに同期させて連続出力させる場
合もある。ミスヒット時には、ＭＡ１〜ＭＡｍによって
ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍをプリチャージ状
態にする。これは図２で述べたように、ワード線の選択
動作と並行して行えるため高速となるが、ワード線選択
動作やデータ線増幅動作等で充放電電流は増大する。し
かし、ＭＡ１〜ＭＡｍ及びＧＤ１，／ＧＤ１〜ＧＤｍ，
／ＧＤｍの数すなわちキャッシュサイズを大きくしある
いは本半導体装置を用いたシステム装置で処理をさせる
ソフトウェアを最適化することによって、ヒット率を高
めることができる。
【００１６】図４は、グローバルデータ線対をキャッシ
ュとしては用いず、単にクロックに同期した読み出しを
行う場合の動作の一例である。この場合は、最初の／Ｒ
ＡＳが高レベルである非選択状態では、Ｗ１１を始め全
てのワード線は低レベルであり、図には示していないが
図２と同様にＰＣ１〜ＰＣｎ及びＰＣＧによって、デー
タ線対はＨＶにグローバルデータ線対はＧＶにプリチャ
ージされている。／ＲＡＳが低レベルとなると、その時
のアドレス信号Ａｉが取り込まれ、対応したワード線Ｗ
１１が選択される。Ｗ１１は高レベルとなると、データ
線対Ｄ１１，／Ｄ１１〜Ｄｍ１，／Ｄｍ１にメモリセル
からの信号が現われる。このデータ線対信号に対応した
信号が、まずＰＡ１１〜ＰＡｍ１内の回路によって、グ
ローバルデータ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤ
ｍ上に現われる。ここでは、ＰＡ１１〜ＰＡｍ１ではデ
ータ線対の信号を増幅しない構成とする。ＧＤ１，／Ｇ
Ｄ１〜ＧＤｍ，／ＧＤｍ上の信号はＭＡ１〜ＭＡｍ内の
回路によって大振幅まで増幅されると共に、後段の出力
回路に伝えられる。ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤ
ｍ上の大振幅信号はメモリセルへの再書き込みのために
再びＰＡ１１〜ＰＡｍ１内の回路によってＤ１１，／Ｄ
１１〜Ｄｍ１，／Ｄｍ１に戻される。ここまでの動作は
従来の階層化データ線の動作と同じである。本発明で
は、グローバルデータ線上の多数のデータを外部クロッ
クＣＫと同期させて出力する。このため、グローバルデ
ータ線を充放電する回数が減り、消費電流を減らすこと
ができるという特長がある。／ＲＡＳが高レベルとなる
とこの動作は終了し、チップは非選択状態となる。動作
終了後ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍはＰＣＧに
よってプリチャージ状態に戻す。もちろん、この後にＧ
Ｄ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍをキャッシュとして
用いる動作に移行しても良い。
ュとしては用いず、単にクロックに同期した読み出しを
行う場合の動作の一例である。この場合は、最初の／Ｒ
ＡＳが高レベルである非選択状態では、Ｗ１１を始め全
てのワード線は低レベルであり、図には示していないが
図２と同様にＰＣ１〜ＰＣｎ及びＰＣＧによって、デー
タ線対はＨＶにグローバルデータ線対はＧＶにプリチャ
ージされている。／ＲＡＳが低レベルとなると、その時
のアドレス信号Ａｉが取り込まれ、対応したワード線Ｗ
１１が選択される。Ｗ１１は高レベルとなると、データ
線対Ｄ１１，／Ｄ１１〜Ｄｍ１，／Ｄｍ１にメモリセル
からの信号が現われる。このデータ線対信号に対応した
信号が、まずＰＡ１１〜ＰＡｍ１内の回路によって、グ
ローバルデータ線対ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤ
ｍ上に現われる。ここでは、ＰＡ１１〜ＰＡｍ１ではデ
ータ線対の信号を増幅しない構成とする。ＧＤ１，／Ｇ
Ｄ１〜ＧＤｍ，／ＧＤｍ上の信号はＭＡ１〜ＭＡｍ内の
回路によって大振幅まで増幅されると共に、後段の出力
回路に伝えられる。ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤ
ｍ上の大振幅信号はメモリセルへの再書き込みのために
再びＰＡ１１〜ＰＡｍ１内の回路によってＤ１１，／Ｄ
１１〜Ｄｍ１，／Ｄｍ１に戻される。ここまでの動作は
従来の階層化データ線の動作と同じである。本発明で
は、グローバルデータ線上の多数のデータを外部クロッ
クＣＫと同期させて出力する。このため、グローバルデ
ータ線を充放電する回数が減り、消費電流を減らすこと
ができるという特長がある。／ＲＡＳが高レベルとなる
とこの動作は終了し、チップは非選択状態となる。動作
終了後ＧＤ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍはＰＣＧに
よってプリチャージ状態に戻す。もちろん、この後にＧ
Ｄ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍをキャッシュとして
用いる動作に移行しても良い。
【００１７】図５に図１の第１の実施例の書き込み動作
の一例を示す。図１には示していない／ＷＥは書き込み
動作か否かを選択する外部入力信号である。この図では
／ＷＥが低レベルの時に書き込み動作となる。他の記号
は図２〜図４と同じである。／ＷＥが低レベルの時に／
ＲＡＳが低レベルとなると書き込み動作に入る。この動
作の直前では、グローバルデータ線には前のサイクルの
情報が蓄えられ、データ線はプリチャージされた状態と
なっている。図５に示す書き込み動作の例では、データ
をまずグローバルデータ線に外部クロックＣＫと同期さ
せ高速に書き込む。ワード線はこれとは無関係にデコー
ド動作によって選択される。この後時刻ｔｗでグローバ
ルデータ線とデータ線を接続するスイッチをオンし、グ
ローバルデータ線内の情報をデータ線に転送する。この
時は時刻ｔｗまでにグローバルデータ線に書き込まれて
いた情報を一度に書き込むことができる。この書き込み
動作はグローバルデータ線に全ての情報が書き込まれた
後でも良い。このようにワード線の選択動作を待たずに
書き込み動作を開始することができ、しかもセルへの書
き込みはすでに情報が書き込まれたグローバルデータ線
内のデータをデータ線に転送すれば良い。このため、書
き込み時間はヒット時ミスヒット時に関係なく高速であ
る。
の一例を示す。図１には示していない／ＷＥは書き込み
動作か否かを選択する外部入力信号である。この図では
／ＷＥが低レベルの時に書き込み動作となる。他の記号
は図２〜図４と同じである。／ＷＥが低レベルの時に／
ＲＡＳが低レベルとなると書き込み動作に入る。この動
作の直前では、グローバルデータ線には前のサイクルの
情報が蓄えられ、データ線はプリチャージされた状態と
なっている。図５に示す書き込み動作の例では、データ
をまずグローバルデータ線に外部クロックＣＫと同期さ
せ高速に書き込む。ワード線はこれとは無関係にデコー
ド動作によって選択される。この後時刻ｔｗでグローバ
ルデータ線とデータ線を接続するスイッチをオンし、グ
ローバルデータ線内の情報をデータ線に転送する。この
時は時刻ｔｗまでにグローバルデータ線に書き込まれて
いた情報を一度に書き込むことができる。この書き込み
動作はグローバルデータ線に全ての情報が書き込まれた
後でも良い。このようにワード線の選択動作を待たずに
書き込み動作を開始することができ、しかもセルへの書
き込みはすでに情報が書き込まれたグローバルデータ線
内のデータをデータ線に転送すれば良い。このため、書
き込み時間はヒット時ミスヒット時に関係なく高速であ
る。
【００１８】図６に、本発明の第１の実施例を用いたＤ
ＲＡＭにバス形式で外部信号が入力する場合のタイミン
グ例を示す。外部クロックＣＫに同期させて、まず命令
と示した動作モードとアドレスを指定する外部信号のセ
ットを入力し、その後データ信号のセットを入力する。
前述のように、例えば書き込み動作の時にはデータ信号
を外部クロックＣＫに同期させてグローバルデータ線に
書き込む動作のみで良い。この動作を行うだけのレジス
タを設けておけば、命令を受け取る回路は次の動作を行
うことが可能である。このためピン数の制限が無けれ
ば、データを入力しながら、次の命令を受け取るという
動作も可能である。
ＲＡＭにバス形式で外部信号が入力する場合のタイミン
グ例を示す。外部クロックＣＫに同期させて、まず命令
と示した動作モードとアドレスを指定する外部信号のセ
ットを入力し、その後データ信号のセットを入力する。
前述のように、例えば書き込み動作の時にはデータ信号
を外部クロックＣＫに同期させてグローバルデータ線に
書き込む動作のみで良い。この動作を行うだけのレジス
タを設けておけば、命令を受け取る回路は次の動作を行
うことが可能である。このためピン数の制限が無けれ
ば、データを入力しながら、次の命令を受け取るという
動作も可能である。
【００１９】図７に、図１でＰＡ１１〜ＰＡｍｎで示し
たプリアンプの第１の具体例をＰＡ１１〜ＰＡ１ｎとし
て示す。ここではデータ線対の信号を増幅しない構成と
する。図７において、Ｄ１１，／Ｄ１１〜Ｄ１ｎ，／Ｄ
１ｎはデータ線対であり、これらはＰＡ１１〜ＰＡ１ｎ
を介してグローバルデータ線ＧＤ１，／ＧＤ１と接続し
ている。ＰＡ１１〜ＰＡ１ｎにおいては、ＰＡ１１に示
すように、Ｍ１とＭ２はデータ線対Ｄ１１，／Ｄ１１が
そのゲートに接続したｎＭＯＳＴである。この共通ソー
スがＦ１である。このＦ１は、Ｍ１とＭ２が差動増幅器
として動作できるのに必要な低電位としておく。Ｍ３と
Ｍ４は、読み出し時にＭ１とＭ２のドレインとグローバ
ルデータ線とを接続するスイッチであり、ＹＲ１によっ
て制御される。また、Ｍ５とＭ６は、書き込み時及び再
書き込み時にデータ線対とグローバルデータ線対とを直
接接続するスイッチであり、ＹＷ１で制御される。ＰＣ
Ｃ内のｎＭＯＳＴは、グローバルデータ線とは独立にデ
ータ線対をショートしてＨＶにプリチャージする回路で
ある。これはＰＣ１によって制御される。ＰＡ１１〜Ｐ
Ａ１ｎは同様の回路であり、Ｆ１〜Ｆｎ、ＹＲ１〜ＹＲ
ｎ、ＹＷ１〜ＹＷｎ、ＰＣ１〜ＰＣｎは選択されるアド
レスは異なるが同種の信号である。ＰＣ１〜ＰＣｎとＰ
ＣＧを制御する回路がＣＯＮ１であり、前述のようにデ
ータ線対とグローバルデータ線とを独立にショートする
ことができ、グローバルデータ線とメインアンプをキャ
ッシュメモリとして用いる場合のミスヒット時の高速化
が図れる。なお、ワード線とメモリセルは、Ｄ１１，／
Ｄ１１上にＷ１１とＭＣとして一つだけ代表させて示し
ている。このようにプリアンプをｎＭＯＳＴのみで構成
することにより、従来の階層化されたデータ線を用いず
にデータ線対ごとにＣＭＯＳセンスアンプを設ける方式
よりも、ｐＭＯＳＴが無いので素子数が少なく、また素
子分離領域も必要無いので低面積になるという特長があ
る。
たプリアンプの第１の具体例をＰＡ１１〜ＰＡ１ｎとし
て示す。ここではデータ線対の信号を増幅しない構成と
する。図７において、Ｄ１１，／Ｄ１１〜Ｄ１ｎ，／Ｄ
１ｎはデータ線対であり、これらはＰＡ１１〜ＰＡ１ｎ
を介してグローバルデータ線ＧＤ１，／ＧＤ１と接続し
ている。ＰＡ１１〜ＰＡ１ｎにおいては、ＰＡ１１に示
すように、Ｍ１とＭ２はデータ線対Ｄ１１，／Ｄ１１が
そのゲートに接続したｎＭＯＳＴである。この共通ソー
スがＦ１である。このＦ１は、Ｍ１とＭ２が差動増幅器
として動作できるのに必要な低電位としておく。Ｍ３と
Ｍ４は、読み出し時にＭ１とＭ２のドレインとグローバ
ルデータ線とを接続するスイッチであり、ＹＲ１によっ
て制御される。また、Ｍ５とＭ６は、書き込み時及び再
書き込み時にデータ線対とグローバルデータ線対とを直
接接続するスイッチであり、ＹＷ１で制御される。ＰＣ
Ｃ内のｎＭＯＳＴは、グローバルデータ線とは独立にデ
ータ線対をショートしてＨＶにプリチャージする回路で
ある。これはＰＣ１によって制御される。ＰＡ１１〜Ｐ
Ａ１ｎは同様の回路であり、Ｆ１〜Ｆｎ、ＹＲ１〜ＹＲ
ｎ、ＹＷ１〜ＹＷｎ、ＰＣ１〜ＰＣｎは選択されるアド
レスは異なるが同種の信号である。ＰＣ１〜ＰＣｎとＰ
ＣＧを制御する回路がＣＯＮ１であり、前述のようにデ
ータ線対とグローバルデータ線とを独立にショートする
ことができ、グローバルデータ線とメインアンプをキャ
ッシュメモリとして用いる場合のミスヒット時の高速化
が図れる。なお、ワード線とメモリセルは、Ｄ１１，／
Ｄ１１上にＷ１１とＭＣとして一つだけ代表させて示し
ている。このようにプリアンプをｎＭＯＳＴのみで構成
することにより、従来の階層化されたデータ線を用いず
にデータ線対ごとにＣＭＯＳセンスアンプを設ける方式
よりも、ｐＭＯＳＴが無いので素子数が少なく、また素
子分離領域も必要無いので低面積になるという特長があ
る。
【００２０】図８を用いて、図７の回路の動作の一例を
説明する。図８では、図２〜図６に示した／ＲＡＳ，Ａ
ｉ，ＣＫは省略しているが、同様の動作でアドレスＡｉ
によって指定されたＷ１１，ＰＣ１，ＹＷ１，ＹＲ１が
選択される場合とする。まず、待機時ではＷ１１を初め
としてワード線は全て低レベル、ＰＣ１〜ＰＣｎは高レ
ベルであり、データ線Ｄ１１，／Ｄ１１〜Ｄ１ｎ，／Ｄ
１ｎはＨＶの電位に保たれている。グローバルデータ線
ＧＤ１，／ＧＤ１は前サイクルの情報を保持している。
さて、動作時においては、ここではＰＣ１が選択されて
低レベルとなり、Ｄ１１，／Ｄ１１はフローティング状
態となる。ここで、Ｗ１１が低レベルから高レベルとな
るとメモリセルからの信号がデータ線に読みだされ、Ｄ
１１，／Ｄ１１に微小信号が現われる。また、これと並
行して図２で説明したように、ＧＤ１，／ＧＤ１は図８
には示していないがＰＣＧによってショートされＧＶに
プリチャージされる。次に、ＹＲ１を高レベルとする
と、Ｍ３とＭ４がオンする。こうなるとＭ１とＭ２のゲ
ートに接続されたＤ１１，／Ｄ１１の微小信号差に対応
した電流が、Ｍ３，Ｍ４を介してＧＤ１，／ＧＤ１から
Ｆ１へ流れる。このため、ＧＤ１，／ＧＤ１には図に示
したような微小な電圧差が生じる。この微小信号は図に
は示していないＭＡ１中の回路で再書き込みに必要な振
幅まで増幅する。この後、ＹＲ１を低レベルにしてＭ３
とＭ４をオフにし、ＹＷ１を高レベルとして、Ｍ５，Ｍ
６をオンしＧＤ１，／ＧＤ１に現われている再書き込み
に必要な振幅をＤ１１，／Ｄ１１に伝える。これによっ
て再書き込みが完了するので、Ｗ１１を低レベルに戻し
てやる。次いで、ＰＣ１を高レベルとして、Ｄ１１，／
Ｄ１１をショートしＨＶにプリチャージして、つぎのサ
イクルに備える。ＧＤ１，／ＧＤ１は情報を保持したま
まにしておく場合と、ＧＶにプリチャージする場合とが
ある。
説明する。図８では、図２〜図６に示した／ＲＡＳ，Ａ
ｉ，ＣＫは省略しているが、同様の動作でアドレスＡｉ
によって指定されたＷ１１，ＰＣ１，ＹＷ１，ＹＲ１が
選択される場合とする。まず、待機時ではＷ１１を初め
としてワード線は全て低レベル、ＰＣ１〜ＰＣｎは高レ
ベルであり、データ線Ｄ１１，／Ｄ１１〜Ｄ１ｎ，／Ｄ
１ｎはＨＶの電位に保たれている。グローバルデータ線
ＧＤ１，／ＧＤ１は前サイクルの情報を保持している。
さて、動作時においては、ここではＰＣ１が選択されて
低レベルとなり、Ｄ１１，／Ｄ１１はフローティング状
態となる。ここで、Ｗ１１が低レベルから高レベルとな
るとメモリセルからの信号がデータ線に読みだされ、Ｄ
１１，／Ｄ１１に微小信号が現われる。また、これと並
行して図２で説明したように、ＧＤ１，／ＧＤ１は図８
には示していないがＰＣＧによってショートされＧＶに
プリチャージされる。次に、ＹＲ１を高レベルとする
と、Ｍ３とＭ４がオンする。こうなるとＭ１とＭ２のゲ
ートに接続されたＤ１１，／Ｄ１１の微小信号差に対応
した電流が、Ｍ３，Ｍ４を介してＧＤ１，／ＧＤ１から
Ｆ１へ流れる。このため、ＧＤ１，／ＧＤ１には図に示
したような微小な電圧差が生じる。この微小信号は図に
は示していないＭＡ１中の回路で再書き込みに必要な振
幅まで増幅する。この後、ＹＲ１を低レベルにしてＭ３
とＭ４をオフにし、ＹＷ１を高レベルとして、Ｍ５，Ｍ
６をオンしＧＤ１，／ＧＤ１に現われている再書き込み
に必要な振幅をＤ１１，／Ｄ１１に伝える。これによっ
て再書き込みが完了するので、Ｗ１１を低レベルに戻し
てやる。次いで、ＰＣ１を高レベルとして、Ｄ１１，／
Ｄ１１をショートしＨＶにプリチャージして、つぎのサ
イクルに備える。ＧＤ１，／ＧＤ１は情報を保持したま
まにしておく場合と、ＧＶにプリチャージする場合とが
ある。
【００２１】図９に、図１でＰＡ１１〜ＰＡｍｎで示し
たプリアンプの第２の具体例をＰＡ１１〜ＰＡ１ｎとし
て示す。データ線Ｄ１１，／Ｄ１１とｎＭＯＳＴのＭ
１，Ｍ２の接続が図９の回路では図７の回路と異なり、
Ｄ１１はＭ１のドレインとＭ２のゲートに接続し、／Ｄ
１１はＭ２のドレインとＭ１のゲートに接続している。
Ｆ１はＭ１とＭ２を駆動する信号である。これによっ
て、図７の回路と異なりデータ線上の読み出し信号をあ
る程度まで増幅することができる。また、グローバルデ
ータ線ＧＤ１，／ＧＤ１はＹ１によって制御されるＭ
３，Ｍ４によってＤ１１，／Ｄ１１と接続される。他の
プリアンプも同様であり、他の記号は図７と同じであ
る。このようにプリアンプをｎＭＯＳＴのみで構成する
ことにより、従来の階層化されたデータ線を用いずにデ
ータ線対ごとにＣＭＯＳセンスアンプを設ける方式より
も、ｐＭＯＳＴが無いので素子数が少なく、また素子分
離領域も必要無いので低面積になるという特長がある。
また、プリアンプで読み出し信号をデータ線上で増幅す
るので、グローバルデータ線の負荷が大きくても動作
し、メインアンプの負担も小さいという特長がある。
たプリアンプの第２の具体例をＰＡ１１〜ＰＡ１ｎとし
て示す。データ線Ｄ１１，／Ｄ１１とｎＭＯＳＴのＭ
１，Ｍ２の接続が図９の回路では図７の回路と異なり、
Ｄ１１はＭ１のドレインとＭ２のゲートに接続し、／Ｄ
１１はＭ２のドレインとＭ１のゲートに接続している。
Ｆ１はＭ１とＭ２を駆動する信号である。これによっ
て、図７の回路と異なりデータ線上の読み出し信号をあ
る程度まで増幅することができる。また、グローバルデ
ータ線ＧＤ１，／ＧＤ１はＹ１によって制御されるＭ
３，Ｍ４によってＤ１１，／Ｄ１１と接続される。他の
プリアンプも同様であり、他の記号は図７と同じであ
る。このようにプリアンプをｎＭＯＳＴのみで構成する
ことにより、従来の階層化されたデータ線を用いずにデ
ータ線対ごとにＣＭＯＳセンスアンプを設ける方式より
も、ｐＭＯＳＴが無いので素子数が少なく、また素子分
離領域も必要無いので低面積になるという特長がある。
また、プリアンプで読み出し信号をデータ線上で増幅す
るので、グローバルデータ線の負荷が大きくても動作
し、メインアンプの負担も小さいという特長がある。
【００２２】図１０を用いて、図９の回路の動作の一例
を説明する。／ＲＡＳ，Ａｉ，ＣＫは省略している。ま
ず、待機時ではＷ１１を初めとしてワード線は全て低レ
ベル、ＰＣ１〜ＰＣｎは高レベルであり、データ線Ｄ１
１，／Ｄ１１〜Ｄ１ｎ，／Ｄ１ｎはＨＶの電位に保たれ
ている。Ｆ１もＨＶとなっている。ＰＣＧによってショ
ート回路はオフしており、グローバルデータ線ＧＤ１，
／ＧＤ１内ではメインアンプによって前サイクルの情報
を保持している。さて、動作時では、ここではＰＣ１が
低レベルとなり、Ｄ１１，／Ｄ１１はフローティング状
態となる。ここで、Ｗ１１が低レベルから高レベルとな
るとメモリセルからの信号がデータ線に読みだされ、Ｄ
１１，／Ｄ１１に微小信号が現われる。また、これと並
行して図２で説明したように、ＧＤ１，／ＧＤ１はＰＣ
ＧによってショートされＧＶにプリチャージされる。こ
の後、Ｆ１がＨＶから低レベルに変化する。これによっ
て、Ｄ１１，／Ｄ１１の微小信号は図に示すように低レ
ベル側のみが増幅される。次に、Ｙ１を高レベルとし
て、Ｍ３，Ｍ４をオンする。これによって、ＧＤ１，／
ＧＤ１にＤ１１，／Ｄ１１の信号に対応した信号が現わ
れる。これを、図には示していないＭＡ１中の回路で、
再書き込みに必要な振幅まで増幅する。この振幅はＭ
３，Ｍ４によってＤ１１，／Ｄ１１に伝えられ再書き込
みが行われる。この後、Ｗ１１を低レベルに戻してや
る。次いで、ＰＣ１を高レベルとして、Ｄ１１，／Ｄ１
１をショートしＨＶにプリチャージして、つぎのサイク
ルに備える。ＧＤ１，／ＧＤ１は情報を保持したままに
しておく場合と、ＧＶにプリチャージする場合とがあ
る。
を説明する。／ＲＡＳ，Ａｉ，ＣＫは省略している。ま
ず、待機時ではＷ１１を初めとしてワード線は全て低レ
ベル、ＰＣ１〜ＰＣｎは高レベルであり、データ線Ｄ１
１，／Ｄ１１〜Ｄ１ｎ，／Ｄ１ｎはＨＶの電位に保たれ
ている。Ｆ１もＨＶとなっている。ＰＣＧによってショ
ート回路はオフしており、グローバルデータ線ＧＤ１，
／ＧＤ１内ではメインアンプによって前サイクルの情報
を保持している。さて、動作時では、ここではＰＣ１が
低レベルとなり、Ｄ１１，／Ｄ１１はフローティング状
態となる。ここで、Ｗ１１が低レベルから高レベルとな
るとメモリセルからの信号がデータ線に読みだされ、Ｄ
１１，／Ｄ１１に微小信号が現われる。また、これと並
行して図２で説明したように、ＧＤ１，／ＧＤ１はＰＣ
ＧによってショートされＧＶにプリチャージされる。こ
の後、Ｆ１がＨＶから低レベルに変化する。これによっ
て、Ｄ１１，／Ｄ１１の微小信号は図に示すように低レ
ベル側のみが増幅される。次に、Ｙ１を高レベルとし
て、Ｍ３，Ｍ４をオンする。これによって、ＧＤ１，／
ＧＤ１にＤ１１，／Ｄ１１の信号に対応した信号が現わ
れる。これを、図には示していないＭＡ１中の回路で、
再書き込みに必要な振幅まで増幅する。この振幅はＭ
３，Ｍ４によってＤ１１，／Ｄ１１に伝えられ再書き込
みが行われる。この後、Ｗ１１を低レベルに戻してや
る。次いで、ＰＣ１を高レベルとして、Ｄ１１，／Ｄ１
１をショートしＨＶにプリチャージして、つぎのサイク
ルに備える。ＧＤ１，／ＧＤ１は情報を保持したままに
しておく場合と、ＧＶにプリチャージする場合とがあ
る。
【００２３】図１１は本発明の第２の実施例を示す図で
ある。図１の第１の実施例では、レイアウト上でデータ
線対の配線ピッチとグローバルデータ線対の配線ピッチ
は等しい。しかし、図１１の第２の実施例では、グロー
バルデータ線１対分のピッチはデータ線２対分である。
すなわち、平行なデータ線対Ｄ１１，／Ｄ１１とＤ１
２，／Ｄ１２に対してグローバルデータ線対ＧＤ１，／
ＧＤ１が対応し、データ線対Ｄｎ１，／Ｄｎ１とＤｎ
２，／Ｄｎ２に対してグローバルデータ線対ＧＤｎ，／
ＧＤｎが対応する。２対のデータ線対のどちらとグロー
バルデータ線対を接続するかを選択するのが、スイッチ
Ｔ１１〜Ｔｎ２である。他の記号は図１と同じであり、
データ線対毎にしきい値電圧ばらつき補償回路を設けた
プリアンプＰＡ１１〜ＰＡｎ２を配置する。このプリア
ンプには図１の実施例と同じように再書き込み用のアン
プを設けない場合と設ける場合とがある。設けない場合
は、メインアンプのほうに再書き込み回路を配置し、時
系列的に２対のデータ線の再書き込みを行う。設ける場
合にはプリアンプ毎に再書き込み回路を設ける。この場
合も図１３に示すようにダイレクトセンス方式を採るこ
とができる。この第２の実施例の配置ではＭＡ１〜ＭＡ
ｎ及びグローバルデータ線の数が半分になるので、キャ
ッシュの大きさが半分となりそれだけヒット率は悪くな
る。しかし、グローバルデータ線の配線ピッチが緩和さ
れるので作製が容易となる。また、グローバルデータ線
を充放電する電流も数が減ったことと、必ずしも再書き
込みに必要な大振幅でグローバルデータ線対に保持する
必要はないので小さくできる。なお、この図ではデータ
線対２対分のピッチ毎にグローバルデータ線対を配置し
たが、例えばデータ線対４対分のピッチ毎にグローバル
データ線対を配置しても良い。
ある。図１の第１の実施例では、レイアウト上でデータ
線対の配線ピッチとグローバルデータ線対の配線ピッチ
は等しい。しかし、図１１の第２の実施例では、グロー
バルデータ線１対分のピッチはデータ線２対分である。
すなわち、平行なデータ線対Ｄ１１，／Ｄ１１とＤ１
２，／Ｄ１２に対してグローバルデータ線対ＧＤ１，／
ＧＤ１が対応し、データ線対Ｄｎ１，／Ｄｎ１とＤｎ
２，／Ｄｎ２に対してグローバルデータ線対ＧＤｎ，／
ＧＤｎが対応する。２対のデータ線対のどちらとグロー
バルデータ線対を接続するかを選択するのが、スイッチ
Ｔ１１〜Ｔｎ２である。他の記号は図１と同じであり、
データ線対毎にしきい値電圧ばらつき補償回路を設けた
プリアンプＰＡ１１〜ＰＡｎ２を配置する。このプリア
ンプには図１の実施例と同じように再書き込み用のアン
プを設けない場合と設ける場合とがある。設けない場合
は、メインアンプのほうに再書き込み回路を配置し、時
系列的に２対のデータ線の再書き込みを行う。設ける場
合にはプリアンプ毎に再書き込み回路を設ける。この場
合も図１３に示すようにダイレクトセンス方式を採るこ
とができる。この第２の実施例の配置ではＭＡ１〜ＭＡ
ｎ及びグローバルデータ線の数が半分になるので、キャ
ッシュの大きさが半分となりそれだけヒット率は悪くな
る。しかし、グローバルデータ線の配線ピッチが緩和さ
れるので作製が容易となる。また、グローバルデータ線
を充放電する電流も数が減ったことと、必ずしも再書き
込みに必要な大振幅でグローバルデータ線対に保持する
必要はないので小さくできる。なお、この図ではデータ
線対２対分のピッチ毎にグローバルデータ線対を配置し
たが、例えばデータ線対４対分のピッチ毎にグローバル
データ線対を配置しても良い。
【００２４】図１２は本発明の第３の実施例を示す図で
ある。この実施例ではグローバルデータ線をデータ線と
直交させて配置している。記号及び機能は図１１と同じ
であり、グローバルデータ線対ＧＤ１，／ＧＤ１に４対
のデータ線対Ｄ１１，／Ｄ１１〜Ｄ１４，／Ｄ１４がス
イッチＴ１１〜Ｔ１４を介して接続する。データ線対に
接続するプリアンプは再書き込み回路を含む場合があ
る。メインアンプＭＡ１をキャッシュとして用いる。
ある。この実施例ではグローバルデータ線をデータ線と
直交させて配置している。記号及び機能は図１１と同じ
であり、グローバルデータ線対ＧＤ１，／ＧＤ１に４対
のデータ線対Ｄ１１，／Ｄ１１〜Ｄ１４，／Ｄ１４がス
イッチＴ１１〜Ｔ１４を介して接続する。データ線対に
接続するプリアンプは再書き込み回路を含む場合があ
る。メインアンプＭＡ１をキャッシュとして用いる。
【００２５】図１３に第２及び第３の実施例に用いるプ
リアンプの一例を示す。再書き込み回路としきい値電圧
ばらつき補償回路とを兼ねた回路である。ＭＣはメモリ
セルであり、ワ−ド線Ｗ１が選択されるとその情報がＤ
１に出力される。Ｄ１，／Ｄ１はＭＯＳＭ１〜Ｍ６で構
成される増幅回路の入出力端子である。ＰＣＣはＤ１，
／Ｄ１をショ−トし同電位ＨＶＤにプリチャ−ジする回
路であり、ＰＣはその制御信号、ＨＶＤはプリチャ−ジ
用電源である。ＳＡＰもＤ１，／Ｄ１を入出力端子とす
る増幅回路であり、その制御信号はＰＰである。ＲＭは
Ｄ１，／Ｄ１をグローバルデータ線ＧＤ１，／ＧＤ１に
電気的に接続するためのスイッチ用のＭＯＳであり、そ
の制御信号はＴ１である。図１４を用いて本実施例の動
作を説明する。最初、ＰＣは高レベルＶＣであり、Ｄ
１，／Ｄ１はＨＶの電圧にプリチャ−ジされている。Ｆ
１は高レベルＶＣであり、ＭＯＳＭ３，Ｍ４がオンして
おり、Ｆ２は低レベルであり、Ｍ５，Ｍ６はオフしてい
る。Ｆ１はＨＶである。また、Ｗ１，Ｔ１は低レベルで
あり、ＰＰはＨＶの電圧となっている。まず、ＰＣが高
レベルから低レベルへと変化しＤ１，／Ｄ１はフロ−テ
ィングとなる。この後、Ｆ１がＨＶからＶＰ１へと変化
する。すると、ＭＯＳＭ３，Ｍ４がオンしているのでＤ
１，／Ｄ１の電圧はＭ１，Ｍ２のしきい値電圧に応じた
電圧ＶＰ１１，ＶＰ１２に下がる。例えば、Ｍ２のしき
い値電圧がＭ１のそれよりも小さいとすると、／Ｄ１の
電圧ＶＰ１２はＤ１の電圧ＶＰ１１よりも低くなる。こ
れによって、しきい値電圧が低いことによって電流が流
れやすいことをこのＭＯＳのゲ−ト電圧である／Ｄ１の
電圧をＤ１より低くすることによってキャンセルしたこ
とになる。ＶＰ１１，ＶＰ１２のレベルによりＭ１とＭ
２には等しい電流が流れ得るような状態となる。この後
Ｆ１を低レベルとしまたＦ３も低レベルに変える。つぎ
に、ワ−ド線Ｗ１が低レベルから高レベルとなるとＭＣ
から信号がＤ１に発生しＤ１，／Ｄ１に本来の差動電圧
信号が生じる。ここで、Ｔ１が低レベルから高レベルと
なり、この差動電圧信号に応じた電流差がＧＤ１，／Ｇ
Ｄ１に現われる。この電流差はＭ１，Ｍ２のしきい値電
圧ばらつきによる電流差をキャンセルしたものとなって
いる。また、このＴ１を高レベルヘ変化させる動作はワ
ード線Ｗ１の選択動作とほぼ同じタイミングで行うこと
ができ、いわゆるダイレクトセンス動作となっている。
この後、ＲＯ，／ＲＯの電流差を後段の回路ＭＡ１で電
圧差として取り込みラッチするとＴ１は高レベルから低
レベルとなりＲＭ内のＭＯＳはオフする。次に、再書込
み動作に入り、Ｆ２が高レベルＶＣとなり、Ｍ５，Ｍ６
がオンしてＭ１とＭ２とゲ−トとドレインとを交差接続
する通常のセンスアンプと同じ構成となる。これによっ
てＤ１，／Ｄ１の電圧差を増幅する。このとき、Ｄ１，
／Ｄ１に現われている電圧差はＭ１，Ｍ２のしきい値電
圧のばらつきをキャンセルした値であるので増幅は高速
に行われる。ある程度大きい信号電圧が発生したところ
でＰＰをＨＶから書き込み高レベルとし、Ｄ１，／Ｄ１
をフル振幅まで増幅する。ＳＡＰ内のＭＯＳにもしきい
値電圧のばらつきが存在するが既に大きな信号電圧が発
生しているので影響は小さい。このように、図１３のプ
リアンプを用いればしきい値電圧補償とダイレクトセン
ス動作と再書き込み動作とを兼ね備えた動作が可能とな
る。
リアンプの一例を示す。再書き込み回路としきい値電圧
ばらつき補償回路とを兼ねた回路である。ＭＣはメモリ
セルであり、ワ−ド線Ｗ１が選択されるとその情報がＤ
１に出力される。Ｄ１，／Ｄ１はＭＯＳＭ１〜Ｍ６で構
成される増幅回路の入出力端子である。ＰＣＣはＤ１，
／Ｄ１をショ−トし同電位ＨＶＤにプリチャ−ジする回
路であり、ＰＣはその制御信号、ＨＶＤはプリチャ−ジ
用電源である。ＳＡＰもＤ１，／Ｄ１を入出力端子とす
る増幅回路であり、その制御信号はＰＰである。ＲＭは
Ｄ１，／Ｄ１をグローバルデータ線ＧＤ１，／ＧＤ１に
電気的に接続するためのスイッチ用のＭＯＳであり、そ
の制御信号はＴ１である。図１４を用いて本実施例の動
作を説明する。最初、ＰＣは高レベルＶＣであり、Ｄ
１，／Ｄ１はＨＶの電圧にプリチャ−ジされている。Ｆ
１は高レベルＶＣであり、ＭＯＳＭ３，Ｍ４がオンして
おり、Ｆ２は低レベルであり、Ｍ５，Ｍ６はオフしてい
る。Ｆ１はＨＶである。また、Ｗ１，Ｔ１は低レベルで
あり、ＰＰはＨＶの電圧となっている。まず、ＰＣが高
レベルから低レベルへと変化しＤ１，／Ｄ１はフロ−テ
ィングとなる。この後、Ｆ１がＨＶからＶＰ１へと変化
する。すると、ＭＯＳＭ３，Ｍ４がオンしているのでＤ
１，／Ｄ１の電圧はＭ１，Ｍ２のしきい値電圧に応じた
電圧ＶＰ１１，ＶＰ１２に下がる。例えば、Ｍ２のしき
い値電圧がＭ１のそれよりも小さいとすると、／Ｄ１の
電圧ＶＰ１２はＤ１の電圧ＶＰ１１よりも低くなる。こ
れによって、しきい値電圧が低いことによって電流が流
れやすいことをこのＭＯＳのゲ−ト電圧である／Ｄ１の
電圧をＤ１より低くすることによってキャンセルしたこ
とになる。ＶＰ１１，ＶＰ１２のレベルによりＭ１とＭ
２には等しい電流が流れ得るような状態となる。この後
Ｆ１を低レベルとしまたＦ３も低レベルに変える。つぎ
に、ワ−ド線Ｗ１が低レベルから高レベルとなるとＭＣ
から信号がＤ１に発生しＤ１，／Ｄ１に本来の差動電圧
信号が生じる。ここで、Ｔ１が低レベルから高レベルと
なり、この差動電圧信号に応じた電流差がＧＤ１，／Ｇ
Ｄ１に現われる。この電流差はＭ１，Ｍ２のしきい値電
圧ばらつきによる電流差をキャンセルしたものとなって
いる。また、このＴ１を高レベルヘ変化させる動作はワ
ード線Ｗ１の選択動作とほぼ同じタイミングで行うこと
ができ、いわゆるダイレクトセンス動作となっている。
この後、ＲＯ，／ＲＯの電流差を後段の回路ＭＡ１で電
圧差として取り込みラッチするとＴ１は高レベルから低
レベルとなりＲＭ内のＭＯＳはオフする。次に、再書込
み動作に入り、Ｆ２が高レベルＶＣとなり、Ｍ５，Ｍ６
がオンしてＭ１とＭ２とゲ−トとドレインとを交差接続
する通常のセンスアンプと同じ構成となる。これによっ
てＤ１，／Ｄ１の電圧差を増幅する。このとき、Ｄ１，
／Ｄ１に現われている電圧差はＭ１，Ｍ２のしきい値電
圧のばらつきをキャンセルした値であるので増幅は高速
に行われる。ある程度大きい信号電圧が発生したところ
でＰＰをＨＶから書き込み高レベルとし、Ｄ１，／Ｄ１
をフル振幅まで増幅する。ＳＡＰ内のＭＯＳにもしきい
値電圧のばらつきが存在するが既に大きな信号電圧が発
生しているので影響は小さい。このように、図１３のプ
リアンプを用いればしきい値電圧補償とダイレクトセン
ス動作と再書き込み動作とを兼ね備えた動作が可能とな
る。
【００２６】図１５に、図１でＭＡ１〜ＭＡｍで示した
メインアンプの具体例をＭＡ１として示す。ＭＡ１は、
ＰＣＰとＦＡとＭＢ１の回路ブロックからなる。ＰＣＰ
は、ｐＭＯＳＴで構成され、グローバルデータ線ＧＤ
１，／ＧＤ１をショートしＧＶの電位にプリチャージす
る回路であり、この駆動信号はＰＣＧである。ＦＡはＣ
ＭＯＳのフリップフロップで構成されたセンスアンプで
あり、駆動信号ＰＮとＰＰによってグローバルデータ線
ＧＤ１，／ＧＤ１の信号を再書き込みに必要な振幅に増
幅する。ＭＢ１は、グローバルデータ線ＧＤ１，／ＧＤ
１とＩＯ線とを接続する回路であり、図１７に具体例示
す。他の記号は図７と同じである。ＭＡ１をこのような
構成とすることにより、データ線の動作と独立にグロー
バルデータ線ＧＤ１，／ＧＤ１をショートしＧＶにプリ
チャージすることができる。このため、図２に示したよ
うな高速動作が可能となる。また、グローバルデータ線
ＧＤ１，／ＧＤ１に現われるデータ線からの信号を再書
き込みに必要な振幅に増幅し、かつ後段の出力回路に接
続するＩＯ線に出力することができる。このため、プリ
アンプＰＡ１１〜ＰＡ１ｎは図７や図９に具体例を示し
たようなｎＭＯＳＴのみで構成した小面積の回路にでき
る。
メインアンプの具体例をＭＡ１として示す。ＭＡ１は、
ＰＣＰとＦＡとＭＢ１の回路ブロックからなる。ＰＣＰ
は、ｐＭＯＳＴで構成され、グローバルデータ線ＧＤ
１，／ＧＤ１をショートしＧＶの電位にプリチャージす
る回路であり、この駆動信号はＰＣＧである。ＦＡはＣ
ＭＯＳのフリップフロップで構成されたセンスアンプで
あり、駆動信号ＰＮとＰＰによってグローバルデータ線
ＧＤ１，／ＧＤ１の信号を再書き込みに必要な振幅に増
幅する。ＭＢ１は、グローバルデータ線ＧＤ１，／ＧＤ
１とＩＯ線とを接続する回路であり、図１７に具体例示
す。他の記号は図７と同じである。ＭＡ１をこのような
構成とすることにより、データ線の動作と独立にグロー
バルデータ線ＧＤ１，／ＧＤ１をショートしＧＶにプリ
チャージすることができる。このため、図２に示したよ
うな高速動作が可能となる。また、グローバルデータ線
ＧＤ１，／ＧＤ１に現われるデータ線からの信号を再書
き込みに必要な振幅に増幅し、かつ後段の出力回路に接
続するＩＯ線に出力することができる。このため、プリ
アンプＰＡ１１〜ＰＡ１ｎは図７や図９に具体例を示し
たようなｎＭＯＳＴのみで構成した小面積の回路にでき
る。
【００２７】図１６を用いて図１５の回路の動作の一例
を説明する。／ＲＡＳ，ＣＫ，Ａｉは省略している。最
初待機時では、ワード線はＷ１１を始め全て低レベルで
あり、データ線Ｄ１１〜／Ｄ１１，Ｄ１ｎ〜／Ｄ１ｎ
は、例えば図７で具体例を示した回路によってＨＶの電
位にプリチャージされている。ＰＣＧは高レベルである
ため、ＰＣＰ内のｐＭＯＳＴはオフし、また、ＰＮは低
レベルでありＰＰは高レベルであるためグローバルデー
タ線ＧＤ１，／ＧＤ１には前サイクルの情報が保持され
ている。ＩＯ線は図では示していないがＭＢ１内の回路
又は後段の回路によって必要な電位にプリチャージされ
ている。動作時になると、ワード線Ｗ１１の選択動作と
並行して、ＰＣＧを低レベルとしまたＰＮとＰＰをＧＶ
の電位として、グローバルデータ線ＧＤ１，／ＧＤ１を
ショートしてＧＶの電位にプリチャージする。並行して
ワード線Ｗ１１を高レベルとすることにより、データ線
Ｄ１１〜／Ｄ１１にはメモリセルからの微小信号を読み
出す。次いで、ＰＣＧが高レベルに再び変わり、グロー
バルデータ線ＧＤ１，／ＧＤ１はフローティングとな
る。次いで、図７と図８で回路とその動作を説明したプ
リアンプによって、データ線Ｄ１１〜／Ｄ１１上の微小
信号に対応した信号が、図に示したようにグローバルデ
ータ線ＧＤ１，／ＧＤ１上に現われる。この後、この信
号をＰＮが低レベルとなって増幅する。また、ＰＰが高
レベルとなって、グローバルデータ線ＧＤ１，／ＧＤ１
の増幅後の高レベルを維持する。この増幅によって、グ
ローバルデータ線ＧＤ１，／ＧＤ１には再書き込みに必
要な振幅の信号が得られることになる。この信号はプリ
アンプＰＡ１１によってデータ線Ｄ１１〜／Ｄ１１に戻
され、再書き込みが完了するとワード線が低レベルとな
る。この動作と並行して、ＭＢ１内の回路によって、Ｉ
Ｏ線にグローバルデータ線ＧＤ１，／ＧＤ１上の信号に
対応した信号が現われ、後段の出力回路に伝えられる。
を説明する。／ＲＡＳ，ＣＫ，Ａｉは省略している。最
初待機時では、ワード線はＷ１１を始め全て低レベルで
あり、データ線Ｄ１１〜／Ｄ１１，Ｄ１ｎ〜／Ｄ１ｎ
は、例えば図７で具体例を示した回路によってＨＶの電
位にプリチャージされている。ＰＣＧは高レベルである
ため、ＰＣＰ内のｐＭＯＳＴはオフし、また、ＰＮは低
レベルでありＰＰは高レベルであるためグローバルデー
タ線ＧＤ１，／ＧＤ１には前サイクルの情報が保持され
ている。ＩＯ線は図では示していないがＭＢ１内の回路
又は後段の回路によって必要な電位にプリチャージされ
ている。動作時になると、ワード線Ｗ１１の選択動作と
並行して、ＰＣＧを低レベルとしまたＰＮとＰＰをＧＶ
の電位として、グローバルデータ線ＧＤ１，／ＧＤ１を
ショートしてＧＶの電位にプリチャージする。並行して
ワード線Ｗ１１を高レベルとすることにより、データ線
Ｄ１１〜／Ｄ１１にはメモリセルからの微小信号を読み
出す。次いで、ＰＣＧが高レベルに再び変わり、グロー
バルデータ線ＧＤ１，／ＧＤ１はフローティングとな
る。次いで、図７と図８で回路とその動作を説明したプ
リアンプによって、データ線Ｄ１１〜／Ｄ１１上の微小
信号に対応した信号が、図に示したようにグローバルデ
ータ線ＧＤ１，／ＧＤ１上に現われる。この後、この信
号をＰＮが低レベルとなって増幅する。また、ＰＰが高
レベルとなって、グローバルデータ線ＧＤ１，／ＧＤ１
の増幅後の高レベルを維持する。この増幅によって、グ
ローバルデータ線ＧＤ１，／ＧＤ１には再書き込みに必
要な振幅の信号が得られることになる。この信号はプリ
アンプＰＡ１１によってデータ線Ｄ１１〜／Ｄ１１に戻
され、再書き込みが完了するとワード線が低レベルとな
る。この動作と並行して、ＭＢ１内の回路によって、Ｉ
Ｏ線にグローバルデータ線ＧＤ１，／ＧＤ１上の信号に
対応した信号が現われ、後段の出力回路に伝えられる。
【００２８】図１７に、図２〜図４で説明した本発明の
クロックＣＫに同期して連続して読み出しを行う動作を
実現する具体回路例を示す。グローバルデータ線より４
ビットずつパラレルに読み出し、出力回路でシリアルに
変換する場合を示す。ＭＢ１１〜ＭＢｎｍはグローバル
データ線ＧＤ１１１，／ＧＤ１１１〜ＧＤｎｍ４，／Ｇ
Ｄｎｍ４とＩＯ線対ＩＯ１１〜／ＩＯｎ４とを接続する
ｎＭＯＳＴを２個直列に並べた回路である。直列のｎＭ
ＯＳＴの片方のゲートにはＭＳ１〜ＭＳｎが接続され、
他方のゲートにはＢＳ１〜ＢＳｍが接続されている。Ｍ
Ｓ１〜ＭＳｎとＢＳ１〜ＢＳｍの両方が高レベルになっ
た場合にのみグローバルデータ線のデータがＩＯ線対に
伝達される。なお、ＭＢ１１〜ＭＢｎｍはＮＡＮＤ回路
を用いて構成しても良い。ＩＯ線対はＭＳ１〜ＭＳｎに
対応して、４対ずつｎ組あり、１対毎に増幅回路と転送
回路であるＡＭＰと接続している。ＩＯ線対はＡＭＰを
介して、４対のＤＰ１，／ＤＰ１〜ＤＰ４，／ＤＰ４と
接続している。図１１に示すようにＩＯ線対ＩＯ１１〜
／ＩＯｎ４は、信号名の末尾の数字が一致するＤＰ１，
／ＤＰ１〜ＤＰ４，／ＤＰ４と対応するように接続す
る。さらに、ＤＰ１，／ＤＰ１〜ＤＰ４，／ＤＰ４は回
路ＭＴ１と信号ＮＳ１〜ＮＳ４とでシリアルに変換さ
れ、出力バッファＤＢを経てＤｏに出力される。この
時、このＮＳ１〜ＮＳ４の信号切り換えをシステムのク
ロックＣＫに同期させて行なうことにより、ＣＫに同期
した出力をＤｏに得ることができる。
クロックＣＫに同期して連続して読み出しを行う動作を
実現する具体回路例を示す。グローバルデータ線より４
ビットずつパラレルに読み出し、出力回路でシリアルに
変換する場合を示す。ＭＢ１１〜ＭＢｎｍはグローバル
データ線ＧＤ１１１，／ＧＤ１１１〜ＧＤｎｍ４，／Ｇ
Ｄｎｍ４とＩＯ線対ＩＯ１１〜／ＩＯｎ４とを接続する
ｎＭＯＳＴを２個直列に並べた回路である。直列のｎＭ
ＯＳＴの片方のゲートにはＭＳ１〜ＭＳｎが接続され、
他方のゲートにはＢＳ１〜ＢＳｍが接続されている。Ｍ
Ｓ１〜ＭＳｎとＢＳ１〜ＢＳｍの両方が高レベルになっ
た場合にのみグローバルデータ線のデータがＩＯ線対に
伝達される。なお、ＭＢ１１〜ＭＢｎｍはＮＡＮＤ回路
を用いて構成しても良い。ＩＯ線対はＭＳ１〜ＭＳｎに
対応して、４対ずつｎ組あり、１対毎に増幅回路と転送
回路であるＡＭＰと接続している。ＩＯ線対はＡＭＰを
介して、４対のＤＰ１，／ＤＰ１〜ＤＰ４，／ＤＰ４と
接続している。図１１に示すようにＩＯ線対ＩＯ１１〜
／ＩＯｎ４は、信号名の末尾の数字が一致するＤＰ１，
／ＤＰ１〜ＤＰ４，／ＤＰ４と対応するように接続す
る。さらに、ＤＰ１，／ＤＰ１〜ＤＰ４，／ＤＰ４は回
路ＭＴ１と信号ＮＳ１〜ＮＳ４とでシリアルに変換さ
れ、出力バッファＤＢを経てＤｏに出力される。この
時、このＮＳ１〜ＮＳ４の信号切り換えをシステムのク
ロックＣＫに同期させて行なうことにより、ＣＫに同期
した出力をＤｏに得ることができる。
【００２９】次に、この回路の動作の一例を図１８を用
いて説明する。ここでは、ＭＳ１が選択され、ＢＳ１と
ＢＳ２が交互に選択される場合を示す。ワード線の選
択、メモリセルの読み出し、データ線とグローバルデー
タ線での増幅は終了した後の状態とする。まず、ＭＳ１
とＢＳ１が選択され図１７中のＭＢ１１内のｎＭＯＳＴ
がオンする。このため、グローバルデータ線ＧＤ１１
１，／ＧＤ１１１〜ＧＤ１１４，／ＧＤ１１４のデータ
がＩＯ線ＩＯ１，／ＩＯ１〜ＩＯ４，／ＩＯ４に転送さ
れる。この例では４ビット並列に行われるとしたが、他
に８ビットやそれ以上の場合もありえる。ＩＯ線ＩＯ
１，／ＩＯ１〜ＩＯ４，／ＩＯ４のデータは、次に、Ａ
ＭＰによって増幅された後ＤＰ１，ＤＰ１／〜ＤＰ４，
／ＤＰ４に現われる。これも並列であり、この例では４
ビットである。次に、ＤＰ１，／ＤＰ１〜ＤＰ４，／Ｄ
Ｐ４上のデータは、まずＮＳ１が高レベルとなりＤＰ
１，／ＤＰ１のデータがＤｏに現われる。以下、ＮＳ
２、ＮＳ３、ＮＳ４が順番に高レベルとなって、Ｄｏに
ＤＰ２，／ＤＰ２〜ＤＰ４，／ＤＰ４に対応したデータ
が現われることになる。このＮＳ１〜ＮＳ４の選択はク
ロックＣＫに同期させて行なう。なお、Ｄｏに現われる
データの順番は変えることができ、例えばＤＰ１，／Ｄ
Ｐ１、ＤＰ３，／ＤＰ３、ＤＰ２，／ＤＰ２、ＤＰ４，
／ＤＰ４の順番でも良い。これら４ビットのデータがＤ
ｏに現われるとＢＳ１は低レベルに戻り、次にＢＳ２が
高レベルとなる。このため、ＧＤ１２１，／ＧＤ１２１
〜ＧＤ１２４，／ＧＤ１２４のデータが並列にＩＯ１，
／ＩＯ１〜ＩＯ４，／ＩＯ４に転送される。先程と同様
の動作によってＩＯ１，／ＩＯ１〜ＩＯ４，／ＩＯ４の
データは、ＡＭＰによって増幅されてＤＰ１，ＤＰ１／
〜ＤＰ４，／ＤＰ４に現われる。これをＮＳ１、ＮＳ
２、ＮＳ３、ＮＳ４を順番に高レベルにし、Ｄｏに順番
にデータを出力する。図１８ではこの後ＭＳ１を低レベ
ルとする。このような動作をＢＳ１〜ＢＳｍとＭＳ１〜
ＭＳｎのあらゆる組合せについて行うことができる。こ
のため、４×ｍ×ｎビット連続して高速にデータを転送
することができる。これらの動作をシステムのクロック
ＣＫに同期させて行うことにより、ＣＫに同期した出力
Ｄｏを得ることができる。
いて説明する。ここでは、ＭＳ１が選択され、ＢＳ１と
ＢＳ２が交互に選択される場合を示す。ワード線の選
択、メモリセルの読み出し、データ線とグローバルデー
タ線での増幅は終了した後の状態とする。まず、ＭＳ１
とＢＳ１が選択され図１７中のＭＢ１１内のｎＭＯＳＴ
がオンする。このため、グローバルデータ線ＧＤ１１
１，／ＧＤ１１１〜ＧＤ１１４，／ＧＤ１１４のデータ
がＩＯ線ＩＯ１，／ＩＯ１〜ＩＯ４，／ＩＯ４に転送さ
れる。この例では４ビット並列に行われるとしたが、他
に８ビットやそれ以上の場合もありえる。ＩＯ線ＩＯ
１，／ＩＯ１〜ＩＯ４，／ＩＯ４のデータは、次に、Ａ
ＭＰによって増幅された後ＤＰ１，ＤＰ１／〜ＤＰ４，
／ＤＰ４に現われる。これも並列であり、この例では４
ビットである。次に、ＤＰ１，／ＤＰ１〜ＤＰ４，／Ｄ
Ｐ４上のデータは、まずＮＳ１が高レベルとなりＤＰ
１，／ＤＰ１のデータがＤｏに現われる。以下、ＮＳ
２、ＮＳ３、ＮＳ４が順番に高レベルとなって、Ｄｏに
ＤＰ２，／ＤＰ２〜ＤＰ４，／ＤＰ４に対応したデータ
が現われることになる。このＮＳ１〜ＮＳ４の選択はク
ロックＣＫに同期させて行なう。なお、Ｄｏに現われる
データの順番は変えることができ、例えばＤＰ１，／Ｄ
Ｐ１、ＤＰ３，／ＤＰ３、ＤＰ２，／ＤＰ２、ＤＰ４，
／ＤＰ４の順番でも良い。これら４ビットのデータがＤ
ｏに現われるとＢＳ１は低レベルに戻り、次にＢＳ２が
高レベルとなる。このため、ＧＤ１２１，／ＧＤ１２１
〜ＧＤ１２４，／ＧＤ１２４のデータが並列にＩＯ１，
／ＩＯ１〜ＩＯ４，／ＩＯ４に転送される。先程と同様
の動作によってＩＯ１，／ＩＯ１〜ＩＯ４，／ＩＯ４の
データは、ＡＭＰによって増幅されてＤＰ１，ＤＰ１／
〜ＤＰ４，／ＤＰ４に現われる。これをＮＳ１、ＮＳ
２、ＮＳ３、ＮＳ４を順番に高レベルにし、Ｄｏに順番
にデータを出力する。図１８ではこの後ＭＳ１を低レベ
ルとする。このような動作をＢＳ１〜ＢＳｍとＭＳ１〜
ＭＳｎのあらゆる組合せについて行うことができる。こ
のため、４×ｍ×ｎビット連続して高速にデータを転送
することができる。これらの動作をシステムのクロック
ＣＫに同期させて行うことにより、ＣＫに同期した出力
Ｄｏを得ることができる。
【００３０】図１９に本発明の回路ブロックの一例を示
す。ここで、ＲＲはアドレスや制御信号用のレジスタで
あり、ＤＲＥはデータ用のレジスタである。ＡＢはアド
レスバッファである。ＤＤはデコーダとドライバを示
し、ＭＭ１とＭＭ２はメモリアレーであり、ＭＡＣ１と
ＭＡＣ２は図１でＭＡ１〜ＭＡｍと記したキャッシュと
しても用いるメインアンプ群である。メモリアレーは、
図１に示したようにデータ線を階層化しＰＡ１１〜ＰＡ
ｍｎで示したデータ線対の増幅回路及びグローバルデー
タ線への転送回路を含んで構成してチップ上の占有面積
を低減している。ＤＢは出力回路であり、ＣＯＮは様々
な制御用信号の発生回路である。なお、キャッシュとし
てＭＡ１〜ＭＡｍ及びグローバルデータ線を用いる場合
のヒット／ミスヒット検出回路をオンチップ化しても良
い。／ＲＡＳ，／ＣＡＳは２次元的にメモリセルを配置
したメモリアレーのどのセルを選択するかのアドレス信
号Ａ１〜Ａｎを取り込むための外部信号である。いわゆ
るアドレスマルチプレックス方式では２次元のＸ方向と
Ｙ方向のアドレスピンを共用化して、時分割動作によっ
て、／ＲＡＳでＸ方向のアドレスを、／ＣＡＳでＹ方向
のアドレスを取り込む。／ＷＥは書き込み動作を指定す
る外部信号であり、／ＯＥは出力回路を直接制御して出
力Ｄｏに出力信号を出すか否かを指定する外部信号であ
る。Ｄｉｎは入力データであり、複数個ある場合もあ
る。ＣＫはＭＰＵからのクロック信号用の端子であり、
この信号に同期してグローバルデータ線に読み出した或
いはメインアンプと共にキャッシュとして用いた場合は
ラッチしておいた前サイクルのデータを高速にデータを
転送することができる。このように本発明では占有面積
を低減したグローバルデータ線を用いたメモリアレー構
成を持つ半導体装置において、グローバルデータ線のプ
リチャージ動作をメモリセル選択動作と並行に行なえる
ため、キャッシュミス時のアクセスが高速となり、また
キャッシュを持つことによって高速化と低消費電流化を
実現できる。さらに、ＭＡ１〜ＭＡｍのデータをＣＫに
同期させて高速に転送することにより高速化と低消費電
流化を実現できる。
す。ここで、ＲＲはアドレスや制御信号用のレジスタで
あり、ＤＲＥはデータ用のレジスタである。ＡＢはアド
レスバッファである。ＤＤはデコーダとドライバを示
し、ＭＭ１とＭＭ２はメモリアレーであり、ＭＡＣ１と
ＭＡＣ２は図１でＭＡ１〜ＭＡｍと記したキャッシュと
しても用いるメインアンプ群である。メモリアレーは、
図１に示したようにデータ線を階層化しＰＡ１１〜ＰＡ
ｍｎで示したデータ線対の増幅回路及びグローバルデー
タ線への転送回路を含んで構成してチップ上の占有面積
を低減している。ＤＢは出力回路であり、ＣＯＮは様々
な制御用信号の発生回路である。なお、キャッシュとし
てＭＡ１〜ＭＡｍ及びグローバルデータ線を用いる場合
のヒット／ミスヒット検出回路をオンチップ化しても良
い。／ＲＡＳ，／ＣＡＳは２次元的にメモリセルを配置
したメモリアレーのどのセルを選択するかのアドレス信
号Ａ１〜Ａｎを取り込むための外部信号である。いわゆ
るアドレスマルチプレックス方式では２次元のＸ方向と
Ｙ方向のアドレスピンを共用化して、時分割動作によっ
て、／ＲＡＳでＸ方向のアドレスを、／ＣＡＳでＹ方向
のアドレスを取り込む。／ＷＥは書き込み動作を指定す
る外部信号であり、／ＯＥは出力回路を直接制御して出
力Ｄｏに出力信号を出すか否かを指定する外部信号であ
る。Ｄｉｎは入力データであり、複数個ある場合もあ
る。ＣＫはＭＰＵからのクロック信号用の端子であり、
この信号に同期してグローバルデータ線に読み出した或
いはメインアンプと共にキャッシュとして用いた場合は
ラッチしておいた前サイクルのデータを高速にデータを
転送することができる。このように本発明では占有面積
を低減したグローバルデータ線を用いたメモリアレー構
成を持つ半導体装置において、グローバルデータ線のプ
リチャージ動作をメモリセル選択動作と並行に行なえる
ため、キャッシュミス時のアクセスが高速となり、また
キャッシュを持つことによって高速化と低消費電流化を
実現できる。さらに、ＭＡ１〜ＭＡｍのデータをＣＫに
同期させて高速に転送することにより高速化と低消費電
流化を実現できる。
【００３１】図２０は本発明に用いるキャッシュ制御回
路の一例のブロック図である。Ａｉはアドレス信号であ
り、ＣＭは図１９の様々な制御信号をまとめて示したも
のであり、ＲＲはこれらの信号のレジスタである。Ｄｉ
ｎは入力データであり、ＤＲＥはこのレジスタである。
ＡＢはアドレスバッファであり、ＡＤＣは、入力したロ
ーアドレス信号が以前に入力されたアドレスと一致する
か（ヒット）否か（ミスヒット）を判定する回路であ
る。ＨＯにその判定結果が出力される。Ｂｉはデコーダ
用のアドレス信号である。ＤＢはレジスタ中の入力デー
タを内部のＩＯ線に適した振幅で伝達する回路である。
これらの回路は全部又は一部を本発明のＤＲＡＭと同じ
チップ上に設けても良いし、別チップとしても良い。読
み出し動作ではＨＯにミスヒットの信号がでた場合は図
２に示した動作を行い、ヒットの信号が出た場合は図３
に示したような動作を行う。書き込み時には、ヒット及
びミスヒットに関係なく図５の動作を行う。
路の一例のブロック図である。Ａｉはアドレス信号であ
り、ＣＭは図１９の様々な制御信号をまとめて示したも
のであり、ＲＲはこれらの信号のレジスタである。Ｄｉ
ｎは入力データであり、ＤＲＥはこのレジスタである。
ＡＢはアドレスバッファであり、ＡＤＣは、入力したロ
ーアドレス信号が以前に入力されたアドレスと一致する
か（ヒット）否か（ミスヒット）を判定する回路であ
る。ＨＯにその判定結果が出力される。Ｂｉはデコーダ
用のアドレス信号である。ＤＢはレジスタ中の入力デー
タを内部のＩＯ線に適した振幅で伝達する回路である。
これらの回路は全部又は一部を本発明のＤＲＡＭと同じ
チップ上に設けても良いし、別チップとしても良い。読
み出し動作ではＨＯにミスヒットの信号がでた場合は図
２に示した動作を行い、ヒットの信号が出た場合は図３
に示したような動作を行う。書き込み時には、ヒット及
びミスヒットに関係なく図５の動作を行う。
【００３２】図２１は本発明を用いたシステム構成の一
例を示す図である。矢印は信号の流れを表わす。Ｍは本
発明を用いたＤＲＡＭを示し、ＭＰＵはシステム全体を
制御する処理装置を、ＭＣＬはこれまで説明した高速転
送動作やキャッシ動作を制御する装置を、ＲＡＧはリフ
レッシュアドレス発生装置を、ＴＣは本発明を用いた記
憶装置部分の制御信号発生装置を、ＳＬＣＴはＣＰＵか
ら送られてくるアドレス信号とＲＡＧから送られてくる
リフレッシュアドレス信号を切り換えるセレクト装置を
示す。また、ＰＦＹはシステム内の他の装置であり、例
えば外部記憶装置，表示装置，数値演算装置等であり、
通信回線を通して他の情報処理装置と接続される場合も
ある。ＤＡＴＡはＭＰＵとＭとの間でやりとりされるデ
−タを表わし、ＣＫは本発明の高速転送用のクロック信
号であり、ＡｉｃはＣＰＵで発生するアドレス信号を、
ＡｉｒはＲＡＧで発生するリフレッシュアドレス信号を
示し、ＡｉはＳＬＣＴで選択されＭに送られるアドレス
信号を示す。ＳＴはＣＰＵからＲＡＧに送られるステイ
タス信号、ＢＳはＴＣからＣＰＵへのビジイ信号であ
る。ＳＥはＴＣから送られるＳＬＣＴの起動をかける信
号であり、ＣＭは図１９の／ＲＡＳ、／ＣＡＳ、／Ｗ
Ｅ、／ＯＥをまとめて表わしたものである。ＳＧはＣＰ
Ｕとシステム内の他の装置との信号のやりとりをまとめ
て表わしたものである。本発明を用いたＭでは小面積に
適した階層化したデータ線としこれを高速なキャッシュ
として用いる。このため小面積でかつ消費電流が小さく
しかも高速なシステムを実現することができるという特
長がある。
例を示す図である。矢印は信号の流れを表わす。Ｍは本
発明を用いたＤＲＡＭを示し、ＭＰＵはシステム全体を
制御する処理装置を、ＭＣＬはこれまで説明した高速転
送動作やキャッシ動作を制御する装置を、ＲＡＧはリフ
レッシュアドレス発生装置を、ＴＣは本発明を用いた記
憶装置部分の制御信号発生装置を、ＳＬＣＴはＣＰＵか
ら送られてくるアドレス信号とＲＡＧから送られてくる
リフレッシュアドレス信号を切り換えるセレクト装置を
示す。また、ＰＦＹはシステム内の他の装置であり、例
えば外部記憶装置，表示装置，数値演算装置等であり、
通信回線を通して他の情報処理装置と接続される場合も
ある。ＤＡＴＡはＭＰＵとＭとの間でやりとりされるデ
−タを表わし、ＣＫは本発明の高速転送用のクロック信
号であり、ＡｉｃはＣＰＵで発生するアドレス信号を、
ＡｉｒはＲＡＧで発生するリフレッシュアドレス信号を
示し、ＡｉはＳＬＣＴで選択されＭに送られるアドレス
信号を示す。ＳＴはＣＰＵからＲＡＧに送られるステイ
タス信号、ＢＳはＴＣからＣＰＵへのビジイ信号であ
る。ＳＥはＴＣから送られるＳＬＣＴの起動をかける信
号であり、ＣＭは図１９の／ＲＡＳ、／ＣＡＳ、／Ｗ
Ｅ、／ＯＥをまとめて表わしたものである。ＳＧはＣＰ
Ｕとシステム内の他の装置との信号のやりとりをまとめ
て表わしたものである。本発明を用いたＭでは小面積に
適した階層化したデータ線としこれを高速なキャッシュ
として用いる。このため小面積でかつ消費電流が小さく
しかも高速なシステムを実現することができるという特
長がある。
【００３３】
【発明の効果】本発明では、グローバルデータ線をデー
タ線と独立にプリチャージする手段を設けることによ
り、このプリチャージ動作と並行にワード線の選択を行
うことができる。これによって、メインアンプをキャッ
シュとして用いた場合のミスヒット時のアクセスを高速
化することができる。また、メインアンプをキャッシュ
として用いる手段を設けたことにより、キャッシュがヒ
ットした場合にはデータ線及びグローバルデータ線の充
放電は不用となるため充放電する回数が減り、消費電流
を低減することができる。さらに、データ線に現われた
信号を連続読み出しする手段を設けることにより、グロ
ーバルデータ線の寄生容量を充放電する回数が減るので
消費電流を低減することができる。
タ線と独立にプリチャージする手段を設けることによ
り、このプリチャージ動作と並行にワード線の選択を行
うことができる。これによって、メインアンプをキャッ
シュとして用いた場合のミスヒット時のアクセスを高速
化することができる。また、メインアンプをキャッシュ
として用いる手段を設けたことにより、キャッシュがヒ
ットした場合にはデータ線及びグローバルデータ線の充
放電は不用となるため充放電する回数が減り、消費電流
を低減することができる。さらに、データ線に現われた
信号を連続読み出しする手段を設けることにより、グロ
ーバルデータ線の寄生容量を充放電する回数が減るので
消費電流を低減することができる。
【図１】本発明の第１の実施例を示す図である。
【図２】第１の実施例の第１の読み出し動作の一例を示
す図である。
す図である。
【図３】第１の実施例の第２の読み出し動作の一例を示
す図である。
す図である。
【図４】第１の実施例の第３の読み出し動作の一例を示
す図である。
す図である。
【図５】第１の実施例の書き込み動作の一例を示す図で
ある。
ある。
【図６】第１の実施例を用いたＤＲＡＭの外部バス入力
信号タイミング例を示す図である。
信号タイミング例を示す図である。
【図７】第１の実施例に用いるプリアンプの第１の例を
示す図である。
示す図である。
【図８】図７の回路の動作の一例を示す図である。
【図９】第１の実施例に用いるプリアンプの第２の例を
示す図である。
示す図である。
【図１０】図９の回路の動作の一例を示す図である。
【図１１】本発明の第２の実施例を示す図である。
【図１２】本発明の第３の実施例を示す図である。
【図１３】第２及び第２の実施例に用いるプリアンプの
例を示す図である。
例を示す図である。
【図１４】図１４の回路の動作の一例を示す図である。
【図１５】本発明に用いるメインアンプの例を示す図で
ある。
ある。
【図１６】図１５の回路の動作の一例を示す図である。
【図１７】読み出し方式の一例を示す図である。
【図１８】図１７の回路の動作の一例を示す図である。
【図１９】本発明の回路ブロック構成の一例を示す図で
ある。
ある。
【図２０】キャッシュ制御回路の一例をブロック図で示
した図である。
した図である。
【図２１】本発明を用いたシステム構成の一例を示す図
である。
である。
Ｄ１１，／Ｄ１１〜Ｄｍｎ，／Ｄｍｎ…データ線対、Ｇ
Ｄ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍ…グローバルデータ
線対、Ｗ１１〜Ｗｎｋ…ワード線、ＭＣ…メモリセル、
ＰＡ１１〜ＰＡｍｎ…プリアンプ（データ線対の増幅回
路及びグローバルデータ線への転送回路）、ＭＡ１〜Ｍ
Ａｍ…メインアンプ（グローバルデータ線の増幅回路及
びＩＯ線への転送回路）、ＩＯ…入出力線、ＰＣ１〜Ｐ
Ｃｎ…データ線のショート及びプリチャージ回路、ＰＣ
Ｇ…グローバルデータ線のショート及びプリチャージ回
路、ＣＯＮ…ＰＣ１〜ＰＣｎ及びＰＣＧ信号発生回路、
ＦＡ…グローバルデータ線用センスアンプ、ＤＦ…出力
回路、Ｄｏ…出力、／ＲＡＳ…ローアドレス選択信号、
／ＣＡＳ…カラムアドレス選択信号、Ａｉ…アドレス信
号、ＩＯ１１〜／ＩＯｎ４…ＩＯ線対、ＭＢ１，ＭＢ１
１〜ＭＢｍｎ…グローバルデータ線とＩＯ線対との接続
スイッチ、ＤＰ１，／ＤＰ１〜ＤＰ４，／ＤＰ４…共通
ＩＯ線対、ＤＢ…出力バッファ、ＡＢ…アドレスバッフ
ァ、ＤＤ…デコーダ及びドライバ、ＭＮ１，ＭＮ２…メ
モリアレー、ＭＡＣ１，ＭＡＣ２…グローバルデータ線
の増幅回路及びＩＯ線への転送回路群、ＣＯＮ…制御信
号発生回路、Ｍ…本発明を用いたＤＲＡＭ等の半導体装
置、ＭＰＵ…システム全体を制御する処理装置、ＭＣＬ
…高速転送動作やキャッシ動作を制御する装置、ＲＡＧ
…リフレッシュアドレス発生装置、ＴＣ…制御信号発生
装置、ＳＬＣＴ…セレクト装置、ＰＦＹ…外部記憶装
置，表示装置，数値演算装置等、ＤＡＴＡ…ＭＰＵとＭ
との間でやりとりされるデ−タ、Ａｉｃ…ＭＰＵで発生
するアドレス信号、Ａｉｒ…ＲＡＧで発生するリフレッ
シュアドレス信号、ＳＴ…ステイタス信号、ＢＳ…ビジ
イ信号、ＳＥ…ＳＬＣＴ起動信号、ＣＭ…制御信号。
Ｄ１，／ＧＤ１〜ＧＤｍ，／ＧＤｍ…グローバルデータ
線対、Ｗ１１〜Ｗｎｋ…ワード線、ＭＣ…メモリセル、
ＰＡ１１〜ＰＡｍｎ…プリアンプ（データ線対の増幅回
路及びグローバルデータ線への転送回路）、ＭＡ１〜Ｍ
Ａｍ…メインアンプ（グローバルデータ線の増幅回路及
びＩＯ線への転送回路）、ＩＯ…入出力線、ＰＣ１〜Ｐ
Ｃｎ…データ線のショート及びプリチャージ回路、ＰＣ
Ｇ…グローバルデータ線のショート及びプリチャージ回
路、ＣＯＮ…ＰＣ１〜ＰＣｎ及びＰＣＧ信号発生回路、
ＦＡ…グローバルデータ線用センスアンプ、ＤＦ…出力
回路、Ｄｏ…出力、／ＲＡＳ…ローアドレス選択信号、
／ＣＡＳ…カラムアドレス選択信号、Ａｉ…アドレス信
号、ＩＯ１１〜／ＩＯｎ４…ＩＯ線対、ＭＢ１，ＭＢ１
１〜ＭＢｍｎ…グローバルデータ線とＩＯ線対との接続
スイッチ、ＤＰ１，／ＤＰ１〜ＤＰ４，／ＤＰ４…共通
ＩＯ線対、ＤＢ…出力バッファ、ＡＢ…アドレスバッフ
ァ、ＤＤ…デコーダ及びドライバ、ＭＮ１，ＭＮ２…メ
モリアレー、ＭＡＣ１，ＭＡＣ２…グローバルデータ線
の増幅回路及びＩＯ線への転送回路群、ＣＯＮ…制御信
号発生回路、Ｍ…本発明を用いたＤＲＡＭ等の半導体装
置、ＭＰＵ…システム全体を制御する処理装置、ＭＣＬ
…高速転送動作やキャッシ動作を制御する装置、ＲＡＧ
…リフレッシュアドレス発生装置、ＴＣ…制御信号発生
装置、ＳＬＣＴ…セレクト装置、ＰＦＹ…外部記憶装
置，表示装置，数値演算装置等、ＤＡＴＡ…ＭＰＵとＭ
との間でやりとりされるデ−タ、Ａｉｃ…ＭＰＵで発生
するアドレス信号、Ａｉｒ…ＲＡＧで発生するリフレッ
シュアドレス信号、ＳＴ…ステイタス信号、ＢＳ…ビジ
イ信号、ＳＥ…ＳＬＣＴ起動信号、ＣＭ…制御信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 花輪 誠 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内山 邦男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 橘川 五郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大石 貫時 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭62−214586（ＪＰ，Ａ) 特開 平１−138685（ＪＰ，Ａ) 特開 平２−289996（ＪＰ，Ａ)
Claims (5)
- 【請求項１】第１ワード線及び第２ワード線とデータ線
の交点に設けられた複数のメモリセルと、 前記データ線と階層的に設けられるグローバルデータ線
と、前記データ線に結合された第１プリチャージ回路と、 前記グローバルデータ線に結合された第２プリチャージ
回路と、 前記データ線と前記グローバルデータ線との間に設けら
れたスイッチと、 前記グローバルデータ線に結合されたデータ保持手段
と、 データ出力手段とを備え、 第１メモリアクセス期間において、前記第１ワード線が
選択された場合に、前記第１ワード線を活性化すること
で選択された前記メモリセルから読み出された第１デー
タ信号は前記データ保持手段に伝達され、前記第１ワー
ド線を非活性状態として前記第１メモリアクセス期間を
終了した後に前記第１プリチャージ回路は前記データ線
をプリチャージするとともに前記データ保持手段は前記
第１データ信号を保持し、 前記第１メモリアクセス期間の後の第２メモリアクセス
期間において、前記第１ワード線を選択するためのアク
セスが生じた場合には、前記第１ワード線を非活性とし
たまま前記データ保持手段に保持された前記第１データ
信号を前記データ出力手段によって出力し、前記第２ワ
ード線を選択するためのアクセスが生じた場合には、前
記第２ワード線の選択動作と前記第２プリチャージ回路
による前記グローバルデータ線の所定期間のプリチャー
ジを並行して行い選択された前記メモリセルから読み出
された第２データ信号を前記データ出力手段によって出
力することを特徴とする半導体装置。 - 【請求項２】請求項１において、前記半導体装置は前記
データ線に結合され前記データ線上に選択されたメモリ
セルから読み出されて信号を増幅するためのアンプを更
に有し、前記データ保持手段は前記グローバルデータ線
に結合されたラッチ形センスアンプであることを特徴と
する半導体装置。 - 【請求項３】請求項１において、前記半導体装置は、 前記半導体装置に入力するクロック信号と同期させて予
め前記データ保持手段にデータ信号を記録する手段と、 前記グローバルデータ線と前記データ線を前記スイッチ
を介して接続し、前記データ保持手段に保持されたデー
タ信号を前記メモリセルに書き込む第２手段とを更に有
する半導体装置。 - 【請求項４】請求項１から３のいずれかにおいて、 前記第１及び第２メモリアクセス期間のそれぞれは、半
導体装置に入力するローアドレス選択信号(／ＲＡＳ）
がハイレベルからロウレベルに遷移するタイミングで開
始され、前記ロウアドレス選択信号(／ＲＡＳ）がロウ
レベルからハイレベルに遷移するタイミングで終了する
ことを特徴とする半導体装置。 - 【請求項５】請求項１から４のいずれかにおいて、前記
複数のメモリセルのそれぞれは、１つのトランジスタと
１つのキャパシタを含むことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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