JPS6363197A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6363197A
JPS6363197A JP61207194A JP20719486A JPS6363197A JP S6363197 A JPS6363197 A JP S6363197A JP 61207194 A JP61207194 A JP 61207194A JP 20719486 A JP20719486 A JP 20719486A JP S6363197 A JPS6363197 A JP S6363197A
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JP
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bit line
main bit
bit lines
sense amplifier
divided
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JP61207194A
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Yasushi Sakui
康司 作井
Shigeyoshi Watanabe
重佳 渡辺
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Toshiba Corp
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Toshiba Corp
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    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、−個のキャパシタと一個のＭＯＳトランジス
タによりメモリセルを構成するダイナミック型の半導体
記憶装置に関する。
（従来の技術） ＭＯ８型半導体記憶装置は、高集積化、高速化が著しい
。大型コンピュータのように特に高速性が要求される分
野では現在、４にあるいは１６にのスタティックＲＡＭ
　（ＳＲＡＭ）が多く使用されている。しかしＭＯＳト
ランジスタのゲート長が０．５μｍ程度まで微細化され
ると、素子の信頼性を確保するために外部電源電圧を下
げなければならず、これまでのように微細化だけによる
高速化は最早不可能になる。そこでＳＲＡＭでは、Ｍｏ
Ｓトランジスタより電流駆動能力の大きいバイポーラト
ランジスタを導入することにより、高速化を図ることが
行われている。０ＭＯ８構成のＳＲＡＭにバイポーラト
ランジスタを導入した新しい回路構成は、ＢＩＣＭＯ８
と呼ばれている。
具体的にバイポーラトランジスタは、差動増幅器や負荷
容量の大きいワード線ドライバ、クロック出力段等に用
いられている。これは、バイポーラトランジスタのコン
ダクタンスがＣＭ　ＯＳに比べて大きいためである。特
に微少信号入力の場合に、０ＭＯ８と比較してバイポー
ラトランジスタのコンダクタンスは顕著に大きく、例え
ば３０ｍＶ程度の小さい振幅で負荷容量の大きい入出力
線を高速に駆動することができる。実際、Ｂ　Ｉ　０Ｍ
Ｏ８の導入により、ＳＲＡＭは約２倍の高速化が図られ
ている。
ところが、ＳＲＡＭは通常６素子でメモリセルが構成さ
れているため、Ｍｏ３　トランジスター個とキャパシタ
ー個によりメモリセルが構成されるｄＲＡＭに比べて同
じデザインルールを用いた場合、どうしても高集積化の
点で劣る。
一方、ｄＲＡＭのメモリセルは破壊読出し型であるため
、ワード線が選択されてからビット線センスアンプを動
作させるのに充分時間をとる必要がある。これは、メモ
リセルの内容がビット線に伝達されるのに時間がかかる
こと、ビット線の論理振幅が小さい時にビット線センス
アンプを活性化するとフリップ７０ツブで構成されセン
スアンプが誤動作をすること、等のためである。従って
’ＳＲＡＭと比べると高速化が難しい。またｄＲＡＭの
読出し時には、メモリセルの情報内容をビット線に転送
した後にビット線センスアンプが動作すると、ピット線
対の一方はソース電源電位Ｖｓｓ（通常接地電位）にな
るため、消費電力が大きくなる。例えば１ＭビットｄＲ
ＡＭの場合を例にとると、１回の読出しで２０４８本ビ
ット線の蓄積電荷が同時に放電される。その時の消費電
流を計算すると、一本のビット線容量を約５００ｆＦ、
サイクルタイム２００ｎｓｅｃ、電源電圧をＶｃｃ＝５
Ｖとして、 ５　　（Ｖ）　ｘ５００　　（ｆ　Ｆ　）　ｘ２０４ｇ
／２００　　（ｎｓｅｃ）岬’２５ｍＡ となる。これは全消費電流（約７０ｍＡ）のほぼ３６％
になる。
（発明が解決しようとする問題点） 以上のようにＭＯ８型半導体記憶装置のより一層の高集
積化と高速化を図るに当たって、ＳＲＡＭは高速化が容
易であるが高集積化が難しく、ｄＲＡＭは高集積化が容
易であるが、高速化。
低消費電力化が難しい、という問題があった。
本発明はこの様な問題を解決し、高集積化が容易なｄＲ
ＡＭで高速化と低消費電力化を図ることを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかがるｄＲＡＭは、先ず主ビット線対に対して
複数対の分割ビット線対をそれぞれトランスファゲート
を介して接続する構成を採用する。メモリセルは各分割
ビット線対に接続される。
また主ビット線に設けられるセンスアンプを、バイポー
ラトランジスタを用いた差動増幅器により構成する。
（作用） この様な構成とすれば、メモリセルのデータ読出し時は
ビット線の小さい論理振幅の信号がバイポーラトランジ
スタを用いた差動増幅器で検知されるので、高速動作が
可能になる。また読出したデータの再書込み時は、選択
されたメモリセルを有する分割ビット線と主ビット線と
の間のトランスファゲートを非導通として、その分割ビ
ット線でのみリフレッシュが行われるように制御すれば
、ビット線放電による消費電力は、全ピット線の半分で
蓄積電荷の放電が行われる従来方式に比べて非常に小さ
いものとなる。従って本発明によれば、高速性と低消費
電力化を図ったｄＲＡＭを得ることができる。
（実施例） 以下、本発明の詳細な説明する。
第１図は一実施例のｄＲＡＭの要部等価回路である。図
において、ＢＬｏ　、８Ｌｏ　、・・・。
ＢＬＮ　、ＢＬＮは主ビット線対である。これらの主ビ
ット線対は以下の説明で、ＢＬ、ＢＬとして総称する。
ビット線構成は繰返しであるから、以下最初の主ビット
線対ＢＬＯ、ＢＬＯの部分に着目して説明すると、主ビ
ット線ＢＬ、ＢＬには、複数の分割ビット線対ＤＢＬａ
　ｔ　、ＤＢＬｏ　ｔ　。
ＤＢＬａ　２　、ＤＢＬｏ　２　、・・・がトランスフ
ァゲートとしてのＭＯＳトランジスタＱｔ　、　Ｑ２　
、　Ｑｓ　。
Ｑ７．・・・を介して接続されている。これら分割ビッ
ト線対は以下の説明でＤＢＬ、ＤＢＬとして総称する。
−個のキャパシタと一個のＭＯＳトランジスタからなる
メモリセルＭ１．Ｍ２　、・・・は複数個ずつ分割ビッ
ト線ＤＳＬ、ＤＢＬに接続されている。ダミーセルＤＣ
１，ＤＣ２はそれぞれ主ビット線ＢＬ、ＢＬに接続され
ている。各分割ピットｇ！ＤＳＬ、ＤＢＬには、ＭＯＳ
トランジスタを用いたフリップフロップ型のビット線セ
ンスアンプＳＡ　（ＳＡａ　１．ＳＡｏ　２　、　・・
・、ＳＡＮ　１゜５ＡＮ２．・・・）が設けられている
。主ビット線ＢＬ、ＢＬには、バイポーラトランジスタ
を用いて構成された差動増幅器型の主ビット線センスア
ンプＭＳ　Ａ　（ＭＳ　Ａｏ　、　−、Ｍ　Ｓ　ＡＮ　
）が設けられている。即ち主ビット線センスアンプＭＳ
Ａは、ｎｐｎトランジスタＴｓ　、　Ｔ２　、負荷抵抗
Ｒｔ。
Ｒ２および電流源ＭＯＳトランジスタＱｔｓからなるカ
レントミラー型の差動増幅器により構成され、その出力
はＭＯＳトランジスタＱ１５゜Ｑｔ７を介して読み出し
用入出力線１１０Ｒ。
１１０Ｒに接続されている。ここで、主ビット線ＢＬ、
ＢＬの電位変化は直接主ビット線センスアンプＭＳＡに
入れず、ソースフォロア回路を構成するようにＭＯＳト
ランジスタＱｔ　１．Ｑｔ　２で受けて主ビット線セン
スアンプＭＳＡに導くようにしている。書込み用入出力
線綜ｌ１０Ｗ。
ｌ１０Ｗと主ビット線ＢＬ、ＢＬとの間には、書込み制
御ゲートとしてのＭＯＳ　ｌ−ランジスタＱ１３．０１
４が設けられている。主ビット線ＢＬ、８ｍにはプリチ
ャージ用ＭＯＳトランジスタＱｒａ〜Ｑ２１１が設けら
れている。
この様に構成されたｄＲＡＭの動作を次に説明する。第
２図はその動作を説明するためのタイミング図である。
なおこの実施例では、ダミーセルＤＣ口、ＤＣ１の容量
はメモリセルＭｌ　、　Ｍ２　。
・・・のそれの１／２に設定されており、このダミーセ
ルＤＣｏ　、ＤＣｓには予めクロックφＯＷにより書込
みトランジスタをオンにしてソース電源電位Ｖｓｓが書
込まれる。プリチャージ時、トレイン電源電圧■。Ｃよ
り昇圧されたクロックφＰにより駆動されたＭＯＳトラ
ンジスタＱｔａ〜Ｑ２０を介して主ビット線ＢＬ、ＢＬ
は電源電圧■。。まで充電される。またこのプリチャー
ジ時、クロックＢＬＳａ　、ＢＬＳｌ、・・・が“Ｈ”
レベル、全ての分割ビット線ＤＢＬ、ＤＳＬと主ビット
線ＢＬ、ＢＬ間のトランスファゲートがオンとなり、全
ての分割ビット線ＤＢＬ、ＤＳＬも主ビット線ＢＬ、Ｂ
Ｌと同じ電位に充電される。
いま、ワード線のうちＷ　Ｌ　ａが選択されたとすると
、このとき同時にダミーワード線ＤＷＬａが選ばれ、こ
れらがＶｏｏ以上に昇圧される。これにより、メモリセ
ルＭ１とダミーセルＤＣＯの情報が主ビット線ＢＬ、Ｂ
Ｌに伝達される。例えばメモリセルＭ１の記憶データが
“１“”（Ｖｏｏ）のときはビット線ＢＬの電位変化は
ない。記憶データが“Ｏ”（Ｖｓｓ）の時は、ビット１
８Ｌの電位はＶｏｏから、 Ｖｃ　ｃ　−Ｃａ　／　（Ｃａ　＋Ｃｓ　）まで下がる
。Ｃｏは一本の主ビット線８Ｌとこれにつながる分割ビ
ット線ＤＢＬの総容量であり、Ｃｓはメモリセルの容量
である。一方、容量が（１／２）Ｃｓであるダミーセル
には前述のようにＶｓｓが書込まれているため、ビット
線ＢＬの電位はドレイン電源電圧ＶＤＯから、 Ｖｏ　ｏ　　°Ｃｏ　／　（Ｃｏ　　＋　　（１／２）
Ｃｓ　　）まで下がる。
そしてカラムアドレスが入力され、カラム選択線Ｃ３Ｌ
Ｏが選択されると、活性化用ＭＯＳトランジスタＱ１ｓ
がオンして主ビット線センスアンプＭＳ−Ａａが活性化
される。これにより、メモリセルＭ１の情報に応じて主
ビット線対ＢＬ、Ｂ〒に生じた微少電位差は、ＭＯＳト
ランジスタＱｌｔ　、Ｑｔ　２を介して主ビット線セン
スアンプＭ　Ｓ　Ａ　ａにより増幅され、ＭＯＳトラン
ジスタＱ１ｓ　、Ｑｌ　７を介して入出力線１１０Ｒ。
１　、’　ＯＲに転送される。
この後、分割ビット線を選択するクロックのうち、ＢＳ
Ｌｏが“Ｌ”レベル、Ｂ５Ｌａが゛Ｈ°゛レベルとなり
、分割ビット線ＤＢＬｏ　ｌ。
ＤＢＬＯＩを主ビット線ＢＬｏ　、ＢＬｏ　に接続する
トランスファゲートＭＯＳトランジスタＱ１゜Ｑ２がオ
フとなり、分割ビット線ＤＢＬｏ　１゜ＤＢＬＯＩにＨ
ａ　＋ｔられたセンスアンプＳＡＧ　ｔが活性化される
。それ以外の分割ビット線選択クロックは元のまま保持
される。こうして対応するメモリセルがある分割ビット
線（実際には一対のみでなく、第１図に示すようにワー
ド線方向に沿って同じ分割ビット線選択クロックにより
選ばれる複数の分割ビット線対）が選択的に主ビット線
から切離されて、分割ビット線センスアンプにより再書
込みが行われる。
こうしてデータの再書込みが終了すると、分割ビット線
選択クロックは元の状態に戻って、全ての分割ビット線
ＤＢＬ、ＤＢＬは主ビット線ＢＬ。
ＢＬに接続される。そしてクロックφＰが“Ｈ”レベル
になってプリチャージが行われる。
以上のようにこの実施例によれば、主ビット線センスア
ンプに電流駆動型であるバイポーラトランジスタを用い
た差動増幅器を用いることにより、高速のセンス動作が
可能になっている。なおこの場合、バイポーラトランジ
スタは入力インピーダンスが小さいので、主ビット線の
電位変化をＭＯＳトランジスタで受けて差動増幅器に導
くようにしている。またこの実施例では、センスアンプ
の感度向上も図られる。従来のｄＲＡＭの、ＭＯＳトラ
ンジスタを用いたフリップフロップ型センスアンプでは
、その感度はピット線容団とセル容量の比で決まってい
たが、この実施例でのセンスアンプは電流増幅動作をづ
るからである。従ってまた従来は、セル容ｆｆ１Ｃｓを
４０ｆＦ以下にすることは動作マージンの関係で困難で
あったが、この実施例ではセル容量Ｃａが２０ｆＦ以下
でも充分に動作する。４Ｍ以上の高密度ｄＲＡＭを実用
化するためには、４０ｆＦ以上のセル容量を確保するた
めのメモリセル構造を如何にするかということが現在大
きい問題となっているが、この実施例ではセル容量を小
さくすることが許容されるので、メモリセル工程を複雑
にする必要がなく、ビット当りのコスト低下を図ること
ができる。しかも一本のビット線につながるメモリセル
数を多くすることができるので、カラムデコーダの数を
減らすことができる、という利点も得られる。
またこの実施例では、再書込み時、選択された分割ビッ
ト線でのみ再書込み動作を行なわせることにより、従来
に比べて消費電流の低減が可能になる。例えば従来の１
ＭビットｄＲＡＭでは、１回のサイクルでビット線の放
電による消費電流は約２５ｍＡとなるが、この実施例の
方式で一対の主ビット線に８対の分割ビット線を設ける
ようにすれば、ビット線放電による消費電流は約３ｍＡ
と大幅に減少する。
本発明は上記実施例に限られるものではない。
例えば、ビット線対を（１／２）Ｖｃｃに充電する方式
を採用してダミーセルをなくしたメモリ構成にも本発明
を適用することができる。また分割ビット線に設けるセ
ンスアンプとして、上記実施例で示したようなｎチャネ
ル間Ｏｓトランジスタのみを用いた場合の他、ｐチャネ
ルＭＯｓトランジスタを組合わせてＣＭ　ＯＳ構造のフ
リップフロップを構成するようにしてもよい。また主ビ
ット線センスアンプを構成する差動増幅器の負荷として
は、第３図に示すようにゲートが接地されたｐチャネル
ＭＯＳトランジスタＱ３　ｔ　、　Ｑ３２を用いてもよ
いし、ベースとコレクタがＶＣＣに接続されたバイポー
ラトランジスタＴ３　ｔ　、　Ｔ３２を用いてもよい。
更に入出力線は、やはり第３図に示したように読出し用
と書込み用を分けずに１１０、［１０で共用し、その代
わりカラム選択線を、読出し用カラム選択線Ｃ３ＬＲと
丹込み用カラム選択線Ｃ８Ｌｗに分けるようにしてもよ
い。
更にまた実施例では、分割ビット線選択クロックとして
互いに補となる８ＬＳ、ＢＬＳを用意し、一方をトラン
スフアゲ−１−の制御信号とし、他方を分割ビット線セ
ンスアンプの活性化信号としたが、再書込み時には全て
の分割ビット線と主ビット線の間のトランスファゲート
を非導通状態とし、かつ選ばれた分割ビット線について
のみセンスアンプを活性化するように制御することも可
能である。
その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することが可能である。
［発明の効果コ 以上述べたように本発明によれば、バイポーラトランジ
スタを用いたビット線センスアンプの導入と分割ビット
線方式の導入によって、高集積化可能なｄＲＡＭの高速
化、低消費電力化を図ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例にかがるｄＲＡＭの要部構成
を示す等価回路図、第２図はその動作を説明するための
タイミング図、第３図は主ビット線センスアンプ部の他
の構成例を示す図である。 Ｍｒ、Ｍ２．Ｍ３．・・・メモリセル、ＤＣＯ。 ＤＣｓ−ダミーセル、ＢＬ（ＢＬｏ、−。 ＢＬＮ　）、ＢＬ　（ＢＬｏ　、−、ＢＬＮ）−主ビッ
ト線対、ＤＢＬ　（ＤＢＬｏ　！、ＤＢＬＯ２−。 ＤＢＬＮ　１．ＤＢＬＮ　２　、・・・）、ＤＢＬ（Ｄ
ＢＬＯｔ　、ＤＢＬｏ　２−、ＤＢＬＮ　ｔ　。 ＤＢＬＮ２．・・・）・・・分割ビット線対、ｆｖｌ　
Ｓ　Ａ（ＭＳＡＯ、・・・、ＭＳＡＮ＞・・・主ビット
線センスアンプ、ＳＡ　（ＳＡｏ　Ｌ　、ＳＡａ　２、
−８ＡＮｔ　。 ５ＡＮ２．・・・）・・・分割ビット線センスアンプ、
Ｑｌ、Ｑ２　、Ｑｓ　、Ｑ７・・・ＭＯＳトランジスタ
（トランスファゲート）、ｌ１０Ｒ，ｌ１０Ｒ。 ｌ１０Ｗ、ｌ１０Ｗ・・・入出力線。 出願人代理人　弁理士　鈴江武彦 第２図　゛ ζ５３図

Claims (5)

    【特許請求の範囲】
  1. （１）半導体基板に一個のキャパシタと一個のＭＯＳト
    ランジスタからなるメモリセルが集積形成されたダイナ
    ミック型の半導体記憶装置において、それぞれに複数の
    メモリセルが接続された複数対の分割ビット線がそれぞ
    れトランスファゲートを介して一対の主ビット線に接続
    され、主ビット線センスアンプはバイポーラトランジス
    タを用いた差動増幅器により構成されていることを特徴
    とする半導体記憶装置。
  2. （２）前記主ビット線センスアンプを構成する差動増幅
    器はカレントミラー型差動増幅器である特許請求の範囲
    第１項記載の半導体記憶装置。
  3. （３）前記主ビット線と主ビット線センスアンプの間は
    、ソースフォロア回路により接続されている特許請求の
    範囲第１項記載の半導体記憶装置。
  4. （４）前記主ビット線とこれにつながる複数の分割ビッ
    ト線の間のトランスファゲートは、プリチャージ時およ
    びデータ読出し時は全て導通状態に制御され、再書込み
    時は対応するメモリセルのある分割ビット線と主ビット
    線との間のトランスファゲートが選択的に非導通状態と
    される、特許請求の範囲第１項記載の半導体記憶装置。
  5. （５）前記主ビット線とこれにつながる複数の分割ビッ
    ト線の間のトランスファゲートは、プリチャージ時およ
    びデータ読出し時は全て導通状態に制御され、再書込み
    時は全て非導通状態とされる、特許請求の範囲第１項記
    載の半導体記憶装置。
JP61207194A 1986-09-03 1986-09-03 半導体記憶装置 Pending JPS6363197A (ja)

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