JPH04114395A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH04114395A JPH04114395A JP2234808A JP23480890A JPH04114395A JP H04114395 A JPH04114395 A JP H04114395A JP 2234808 A JP2234808 A JP 2234808A JP 23480890 A JP23480890 A JP 23480890A JP H04114395 A JPH04114395 A JP H04114395A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000004913 activation Effects 0.000 claims description 13
- 230000008878 coupling Effects 0.000 abstract description 18
- 238000010168 coupling process Methods 0.000 abstract description 18
- 238000005859 coupling reaction Methods 0.000 abstract description 18
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 101000980673 Homo sapiens Multicilin Proteins 0.000 description 1
- 102100024179 Multicilin Human genes 0.000 description 1
- 241000276498 Pollachius virens Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- LSEKLPKUWRDLKY-UHFFFAOYSA-N protoleucomelone Chemical compound C1=CC(OC(=O)C)=CC=C1C1=C(OC(C)=O)C(OC(C)=O)=C(C=2C(=CC(OC(C)=O)=C(OC(C)=O)C=2)O2)C2=C1OC(C)=O LSEKLPKUWRDLKY-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路に関し、特にビット線対間の信
号を増幅するセンス増幅器を備えた半導体記憶回路に関
するものである。
号を増幅するセンス増幅器を備えた半導体記憶回路に関
するものである。
従来のこの種の半導体記憶回路には、−例として、１９
８９年国際固体素子回路会議（Ｉｎｔｅｒｎａｔｉｏｎ
ａ！５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ Ｃｏｎ
ｆｅｒｅｎｃｅ、略して工５ｓｃＣ）の講演予稿集（Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｈｉｃａｌ Ｐａｐｅｒｓ
）第２４６ページに記載されているラッチ型センス方式
と呼ばれるものがある。まず、この従来技術について説
明する。
８９年国際固体素子回路会議（Ｉｎｔｅｒｎａｔｉｏｎ
ａ！５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ Ｃｏｎ
ｆｅｒｅｎｃｅ、略して工５ｓｃＣ）の講演予稿集（Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｈｉｃａｌ Ｐａｐｅｒｓ
）第２４６ページに記載されているラッチ型センス方式
と呼ばれるものがある。まず、この従来技術について説
明する。
第４図に、該ラッチ型センス方式をダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）に適用した回路の一例を
示す。
ムアクセスメモリ（ＤＲＡＭ）に適用した回路の一例を
示す。
第４図において、メモリセルＭ Ｃ１＋〜Ｍ ＣＩＮ
。
。
Ｍ ０２１〜ＭＯ２Ｎは通常の１トランジスタ１キヤパ
シタ型のもの、すなわち、電荷蓄積用のキャパシタＣｓ
とビット線Ｂ Ｌ ＋またはＢＬ２の間にスイッチング
トランジスタＱｓを介在させる形式のメモリセルである
。
シタ型のもの、すなわち、電荷蓄積用のキャパシタＣｓ
とビット線Ｂ Ｌ ＋またはＢＬ２の間にスイッチング
トランジスタＱｓを介在させる形式のメモリセルである
。
データをメモリセルＭＣＨ〜ＭＣＩＮＩ Ｍ Ｃ２１〜
Ｍ０２Ｎから読出す場合には、ワード線Ｗ Ｌ ＋ ＋
〜Ｗ Ｌ ＩＮ 、 Ｗ Ｌ ２ ＋ ” Ｗ Ｌ ２
Ｎのいずれかを選択レベルの高レベルとすることにより
、スイッチングトランジスタＱ、を導通させ、キャパシ
タＣ３に蓄積されている電荷をビット線（Ｂ Ｌ ＋
、 Ｂ Ｌ ２）に供給する。その後、センス増幅器２
により、メモリセルから読出された信号を増幅する。
Ｍ０２Ｎから読出す場合には、ワード線Ｗ Ｌ ＋ ＋
〜Ｗ Ｌ ＩＮ 、 Ｗ Ｌ ２ ＋ ” Ｗ Ｌ ２
Ｎのいずれかを選択レベルの高レベルとすることにより
、スイッチングトランジスタＱ、を導通させ、キャパシ
タＣ３に蓄積されている電荷をビット線（Ｂ Ｌ ＋
、 Ｂ Ｌ ２）に供給する。その後、センス増幅器２
により、メモリセルから読出された信号を増幅する。
センス増幅器２は、Ｐチャネル型のトランジスタＱ４．
Ｑ５、Ｎチャネル型のトランジスタＱ６、Ｃ７の０ＭＯ
８型フリップフロップで構成されている。ここで、セン
ス増幅器２のＰチャネル型のトランジスタＱ４．Ｑ５、
ＮチャネルをのトランジスタＱ６．Ｑ７それぞれの共通
ソース端子には活性化信号ＳＡＰ、ＳＡＮが印加される
ものとする。また、Ｐチャネル型のトランジスタ、Ｎチ
ャネル型のトランジスタとが接続されている各々のドレ
イン端子を入出力端ＳＡＩ、ＳＡ２とする。
Ｑ５、Ｎチャネル型のトランジスタＱ６、Ｃ７の０ＭＯ
８型フリップフロップで構成されている。ここで、セン
ス増幅器２のＰチャネル型のトランジスタＱ４．Ｑ５、
ＮチャネルをのトランジスタＱ６．Ｑ７それぞれの共通
ソース端子には活性化信号ＳＡＰ、ＳＡＮが印加される
ものとする。また、Ｐチャネル型のトランジスタ、Ｎチ
ャネル型のトランジスタとが接続されている各々のドレ
イン端子を入出力端ＳＡＩ、ＳＡ２とする。
ラッチ型センス方式においては、入出力端ＳＡ１、ＳＡ
２とビット線Ｂ Ｌ ＋ 、 Ｅ Ｌ ２との間にトラ
ンスファ信号ＴＳｘをゲートに入力したトランスフアゲ
−）ＴＧＩ、ＴＧ２が挿入されている。
２とビット線Ｂ Ｌ ＋ 、 Ｅ Ｌ ２との間にトラ
ンスファ信号ＴＳｘをゲートに入力したトランスフアゲ
−）ＴＧＩ、ＴＧ２が挿入されている。
キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４はそれぞれ入出力端
ＳＡＩ、ＳＡ２．ＢＬＩ、ＢＬ２の寄生容量を示す。ト
ランジスタＱ１〜Ｑ３はプリチャージ回路１を形成し、
各トランジスタＱ１〜Ｑ３のゲートに接続されているプ
リチャージ信号ＰＢＬによって、センス増幅器２、ビッ
ト線Ｂ Ｌ ＋ 、 Ｂ Ｌ ２のプリチャージが制御
される。これら各部の制御は制御部３Ｘにより行なわれ
る。
ＳＡＩ、ＳＡ２．ＢＬＩ、ＢＬ２の寄生容量を示す。ト
ランジスタＱ１〜Ｑ３はプリチャージ回路１を形成し、
各トランジスタＱ１〜Ｑ３のゲートに接続されているプ
リチャージ信号ＰＢＬによって、センス増幅器２、ビッ
ト線Ｂ Ｌ ＋ 、 Ｂ Ｌ ２のプリチャージが制御
される。これら各部の制御は制御部３Ｘにより行なわれ
る。
第５図にワード線Ｗ Ｌ ＋ ＋につながるメモリセル
Ｍ Ｃ１＋が選択された場合の、動作タイミングを示す
。
Ｍ Ｃ１＋が選択された場合の、動作タイミングを示す
。
ここで、メモリセルＭＣ、、に低レベルのデータが記憶
されている場合のセンス増幅器２による信号増幅動作に
ついて説明する。
されている場合のセンス増幅器２による信号増幅動作に
ついて説明する。
第５図で、ＶＣＣは電源電圧（高レベル）を表わす。プ
リチャージ電圧ＶＰＲＥはＯ≦ＶＦＲＥ≦Ｖｃｃをみた
す、ある電圧である。通常、Ｖ ｐ＊ｚ ＝ Ｖ ｃｃ
／ ２とされることが多い。
リチャージ電圧ＶＰＲＥはＯ≦ＶＦＲＥ≦Ｖｃｃをみた
す、ある電圧である。通常、Ｖ ｐ＊ｚ ＝ Ｖ ｃｃ
／ ２とされることが多い。
メモリ待機時、入出力端ＳＡＩ、ＳＡ２．ビット線ＢＬ
Ｉ、ＢＬ２、活性化信号ＳＡＰ、ＳＡＮ全てをプリチャ
ージ電圧ＶＦＲＩＥレベルにしておく。
Ｉ、ＢＬ２、活性化信号ＳＡＰ、ＳＡＮ全てをプリチャ
ージ電圧ＶＦＲＩＥレベルにしておく。
トランスファ信号ＴＳｘは高レベルでビット線ＢＬ、と
入出力端ＳＡＩ、ビット線ＢＬ２と入出力端ＳＡ２はそ
れぞれ導通させておく。ワード線は全て低レベルで、メ
モリセルのスイッチングトランジスタＱ３は非導通であ
る。
入出力端ＳＡＩ、ビット線ＢＬ２と入出力端ＳＡ２はそ
れぞれ導通させておく。ワード線は全て低レベルで、メ
モリセルのスイッチングトランジスタＱ３は非導通であ
る。
まず、プリチャージ信号ＰＢＬを低レベルに下げ、各部
をプリチャージしているトランジスタＱ１〜Ｑ３を非導
通とする。これが第５図の（ａ）の期間に対応する。
をプリチャージしているトランジスタＱ１〜Ｑ３を非導
通とする。これが第５図の（ａ）の期間に対応する。
選択されたメモリセルＭ Ｃ、＋からデータを読出すた
めに、ワード線Ｗ Ｌ １、を高レベルとし、（他のワ
ード線は低レベルのままである）、該選択されたメモリ
セルＭ Ｃ１＋のスイッチングトランジスタＱ８を導通
させ、ビット線ＢＬ、、入出力端ＳＡｌ上にデータを読
出す。具体的には、メモリセルＭ Ｃ１＋には低レベル
のデータが蓄積されているので、スイッチングトランジ
スタＱ８が導通するとビット線ＥＬ＋、入出力端ＳＡＩ
の電圧がプリチャージ電圧Ｖ、。かう少し下がる。この
下がった分の電圧をΔＶと表わすと、ビット線Ｂ Ｌ
１゜入出力端ＳＡＩの電位は（Ｖｐｙｖ−Δ■）となる
。
めに、ワード線Ｗ Ｌ １、を高レベルとし、（他のワ
ード線は低レベルのままである）、該選択されたメモリ
セルＭ Ｃ１＋のスイッチングトランジスタＱ８を導通
させ、ビット線ＢＬ、、入出力端ＳＡｌ上にデータを読
出す。具体的には、メモリセルＭ Ｃ１＋には低レベル
のデータが蓄積されているので、スイッチングトランジ
スタＱ８が導通するとビット線ＥＬ＋、入出力端ＳＡＩ
の電圧がプリチャージ電圧Ｖ、。かう少し下がる。この
下がった分の電圧をΔＶと表わすと、ビット線Ｂ Ｌ
１゜入出力端ＳＡＩの電位は（Ｖｐｙｖ−Δ■）となる
。
このΔＶをメモリセルからの読出し７電圧と呼ぶことに
する。一方ビット線ＢＬ２．入出力端ＳＡ２の電圧はプ
リチャージ電圧Ｖ、。のままである。
する。一方ビット線ＢＬ２．入出力端ＳＡ２の電圧はプ
リチャージ電圧Ｖ、。のままである。
以上が第５図（ｂ）の期間に対応する。
次に、トランスファ信号ＴＳ、を低レベルに下げ、トラ
ンスフアゲ−）ＴＧＩ、ＴＧ２を非導通にし、センス増
幅器２からビット線Ｂ Ｌ ＋ 、 Ｂ Ｌ ２を切り
離す。これは第５図（ｃ）の期間に対応する。
ンスフアゲ−）ＴＧＩ、ＴＧ２を非導通にし、センス増
幅器２からビット線Ｂ Ｌ ＋ 、 Ｂ Ｌ ２を切り
離す。これは第５図（ｃ）の期間に対応する。
その後、活性化信号ＳＡＮを低レベルに、活性化信号Ｓ
ＡＰを高レベルにして、センス増幅器２を活性化し、読
出し電圧Δ■を増幅する。この増幅動作は、入出力端Ｓ
ＡＩ、ＳＡ２のレベルがそれぞれＯｖ、電源電圧ｖｃｏ
レベルに達するまで行なわれる。これは第５図（ｄ）の
期間に対応する。
ＡＰを高レベルにして、センス増幅器２を活性化し、読
出し電圧Δ■を増幅する。この増幅動作は、入出力端Ｓ
ＡＩ、ＳＡ２のレベルがそれぞれＯｖ、電源電圧ｖｃｏ
レベルに達するまで行なわれる。これは第５図（ｄ）の
期間に対応する。
センス増幅器２による読出し電圧の増幅完了後、トラン
スファ信号ＴＳｘを高レベルにしてトランスフアゲ−）
ＴＧＩ、ＴＧ２を導通させ、入出力端ＳＡＩとビット線
ＢＬ、、入出力端ＳＡ２とビット線Ｂ Ｌ ２をそれぞ
れ接続して、入出力端ＳＡＩ。
スファ信号ＴＳｘを高レベルにしてトランスフアゲ−）
ＴＧＩ、ＴＧ２を導通させ、入出力端ＳＡＩとビット線
ＢＬ、、入出力端ＳＡ２とビット線Ｂ Ｌ ２をそれぞ
れ接続して、入出力端ＳＡＩ。
ＳＡ２の電圧をビット線ＢＬ、、ＢＬ２に伝達してから
、選択レベルのワード線Ｗ Ｌ ＋ ＋を低レベルニ下
げることにより、メモリセルＭＣ，□へのテークの再書
込みを行なう。これは第５図（ｅ）の期間に対応する。
、選択レベルのワード線Ｗ Ｌ ＋ ＋を低レベルニ下
げることにより、メモリセルＭＣ，□へのテークの再書
込みを行なう。これは第５図（ｅ）の期間に対応する。
以上述べた手順でセンス増幅器２を駆動することにより
、センス増幅動作時のビット線容量を小さくし、高速な
増幅動作をはかることができる。
、センス増幅動作時のビット線容量を小さくし、高速な
増幅動作をはかることができる。
しかし、上に述べた従来の半導体記憶回路は、トランス
ファ信号ＴＳ、を高レベルから低レベルに下げ、トラン
スフアゲ−）ＴＧＩ、ＴＧ２を非導通にする際の、これ
らのゲート容量と寄生容量０１〜Ｃ４との間のカップリ
ングノイズにより、読出し電圧ΔＶが実効的に小さくな
ってしまうという問題点があった。
ファ信号ＴＳ、を高レベルから低レベルに下げ、トラン
スフアゲ−）ＴＧＩ、ＴＧ２を非導通にする際の、これ
らのゲート容量と寄生容量０１〜Ｃ４との間のカップリ
ングノイズにより、読出し電圧ΔＶが実効的に小さくな
ってしまうという問題点があった。
次に、上記カップリングノイズによる読出し電圧の損失
について、詳しく述べる。
について、詳しく述べる。
寄生容量０１〜Ｃ４に次のようなばらつきがある場合を
考える。
考える。
実際、ＬＳＩ製造時に寄生容量値にばらつきが生ずるた
め、ΔＣ８Ａ／ＣｓＡ及びΔＣＢ／ＣＢの値として５〜
１０％程度考慮しなければならない。
め、ΔＣ８Ａ／ＣｓＡ及びΔＣＢ／ＣＢの値として５〜
１０％程度考慮しなければならない。
このとき、トランスファ信号ＴＳ、を低レベルに下げる
際のカップリングノイズにより、入出力端ＳＡＩの電圧
がΔｖ１、入出力端ＳＡ２の電圧がΔｖ２下がったとす
る。上記（１）式の条件下では、ＣＩ＞０２であるので
、Δｖ、〈Δｖ２の関係がある。
際のカップリングノイズにより、入出力端ＳＡＩの電圧
がΔｖ１、入出力端ＳＡ２の電圧がΔｖ２下がったとす
る。上記（１）式の条件下では、ＣＩ＞０２であるので
、Δｖ、〈Δｖ２の関係がある。
そこで、カップリングノイズによって電圧損失を受けた
後の、実効的な読出し電圧ΔＶ ｅ ｒ ｆを計算する
と、 ΔＶｅｆｆ” （ＶｐＲｚ−ΔＶ２） （ＶＰＲＥ
−ΔＶ−ΔＶ＋）＝ΔＶ−（Δｖ２−Δｖ１）＜ΔＶ
・・・ （２）上記（２）式はカップリングノイズに
より信号電圧が減少してしまうことをあられしてしてい
る。
後の、実効的な読出し電圧ΔＶ ｅ ｒ ｆを計算する
と、 ΔＶｅｆｆ” （ＶｐＲｚ−ΔＶ２） （ＶＰＲＥ
−ΔＶ−ΔＶ＋）＝ΔＶ−（Δｖ２−Δｖ１）＜ΔＶ
・・・ （２）上記（２）式はカップリングノイズに
より信号電圧が減少してしまうことをあられしてしてい
る。
本発明の目的は、上記カップリングノイズによる読出し
電圧の損失を除去することにより動作マージンを広くシ
、がっ、センス増幅器の高速動作を損なうことのない半
導体記憶回路を提供することにある。
電圧の損失を除去することにより動作マージンを広くシ
、がっ、センス増幅器の高速動作を損なうことのない半
導体記憶回路を提供することにある。
本発明の半導体記憶回路は、第１及び第２のビット線と
、複数の第１及び第２のワード線と、前記各第１のワー
ド線と前記第１のビット線とにそれぞれ接続し前記第１
のワード線が選択レベルのとき前記第１のビット線との
間で記憶情報の授受を行う複数の第１のメモリセルと、
前記各第２のワード線と前記第２のビット線とにそれぞ
れ接続し前記第２のワード線が選択レベルのとき前記第
２のビット線との間で記憶情報の授受を行う複数の第２
のメモリセルと、一端を前記第１及び第２のビット線に
それぞれ対応して接続しトランスファ信号によりオン、
オフする第１及び第２のトランスファゲートと、第１及
び第２の入出力端を前記第１及び第２のトランスファゲ
ートの他端にそれぞれ対応して接続し活性化信号が活性
化レベルのとき活性化し前記第１及び第２の入出力端間
の信号を増幅するセンス増幅器と、プリチャージ信号が
能動レベルのとき前記センス増幅器の第１及び第２の入
出力端を所定のレベルにプリチャージするプリチャージ
回路と、前記プリチャージ信号が能動レベルから非能動
レベルになった後前記トランスファ信号を能動レベルに
して前記第１及び第２のトランスファゲートをオンとし
、前記トランスファ信号が能動レベルになった後前記複
数の第１及び第２のワード線のうちの所定のワード線を
選択レベルとし、前記所定のワード線を選択レベルとし
た後前記トランスファ信号を非能動レベルにして前記第
１及び第２のトランスファゲートをオフとし、前記トラ
ンスファ信号を非能動レベルにした後前記活性化信号を
活性化レベルとする制御部とを有している。
、複数の第１及び第２のワード線と、前記各第１のワー
ド線と前記第１のビット線とにそれぞれ接続し前記第１
のワード線が選択レベルのとき前記第１のビット線との
間で記憶情報の授受を行う複数の第１のメモリセルと、
前記各第２のワード線と前記第２のビット線とにそれぞ
れ接続し前記第２のワード線が選択レベルのとき前記第
２のビット線との間で記憶情報の授受を行う複数の第２
のメモリセルと、一端を前記第１及び第２のビット線に
それぞれ対応して接続しトランスファ信号によりオン、
オフする第１及び第２のトランスファゲートと、第１及
び第２の入出力端を前記第１及び第２のトランスファゲ
ートの他端にそれぞれ対応して接続し活性化信号が活性
化レベルのとき活性化し前記第１及び第２の入出力端間
の信号を増幅するセンス増幅器と、プリチャージ信号が
能動レベルのとき前記センス増幅器の第１及び第２の入
出力端を所定のレベルにプリチャージするプリチャージ
回路と、前記プリチャージ信号が能動レベルから非能動
レベルになった後前記トランスファ信号を能動レベルに
して前記第１及び第２のトランスファゲートをオンとし
、前記トランスファ信号が能動レベルになった後前記複
数の第１及び第２のワード線のうちの所定のワード線を
選択レベルとし、前記所定のワード線を選択レベルとし
た後前記トランスファ信号を非能動レベルにして前記第
１及び第２のトランスファゲートをオフとし、前記トラ
ンスファ信号を非能動レベルにした後前記活性化信号を
活性化レベルとする制御部とを有している。
〔作用〕
本発明においては、まず、メモリ待機時にビット線とセ
ンス増幅器との間のトランスファゲートを非導通として
おく。メモリセルからデータを読出す際に、トランスフ
ァゲートを導通させてから、選択するメモリセルのワー
ド線を高レベルに上ケて該メモリセルに記憶されている
データをビット線上に読出し、その後トランスファゲー
トを非導通としてから、センス増幅器を活性化する。こ
の方式では、メモリセルのワード線を高レベルにする前
のトランスファゲートを導通させる際のカップリングノ
イズと、該ワード線を高レベルにした後のトランスファ
ゲートを非導通にする際のカップリングノイズが相殺さ
れ、結果として、メモリセルからの読出し電圧の損失が
除去できる。
ンス増幅器との間のトランスファゲートを非導通として
おく。メモリセルからデータを読出す際に、トランスフ
ァゲートを導通させてから、選択するメモリセルのワー
ド線を高レベルに上ケて該メモリセルに記憶されている
データをビット線上に読出し、その後トランスファゲー
トを非導通としてから、センス増幅器を活性化する。こ
の方式では、メモリセルのワード線を高レベルにする前
のトランスファゲートを導通させる際のカップリングノ
イズと、該ワード線を高レベルにした後のトランスファ
ゲートを非導通にする際のカップリングノイズが相殺さ
れ、結果として、メモリセルからの読出し電圧の損失が
除去できる。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例を示す回路図である。
饗−
ジ信号ＰＢＬ能動レベルの高レベルから非能動レベルの
低レベルになった後トランスファ信号ＴＳを能動レベル
の高レベルにしてトランスフアゲ−）ＴＧｌ、ＴＧ２を
オンとし、トランスファ信号ＴＳが高レベルになった後
複数のワード線ＷＬ、。
低レベルになった後トランスファ信号ＴＳを能動レベル
の高レベルにしてトランスフアゲ−）ＴＧｌ、ＴＧ２を
オンとし、トランスファ信号ＴＳが高レベルになった後
複数のワード線ＷＬ、。
〜Ｗ Ｌ ＩＮ 、 Ｗ Ｌ ２１〜Ｗ Ｌ ２）Ｊの
うちの所定のもの（例えばＷＬｌｌ）を選択レベルの高
レベルにしてメモリセル（ＭＣ＋＋）を選択し、所定の
ワード線（Ｗ Ｌ ｌ １ ）を高レベルにした後トラ
ンスファ信号ＴＳを低レベルにしてトランスフアゲ−）
ＴＧｌ、ＴＧ２をオフとし、トランスファ信号ＴＳを低
レベルにした後活性化信号ＳＡＰ、ＳＡＮを活性化レベ
ルにしてセンス増幅器２を活性化するようにした点にあ
る。
うちの所定のもの（例えばＷＬｌｌ）を選択レベルの高
レベルにしてメモリセル（ＭＣ＋＋）を選択し、所定の
ワード線（Ｗ Ｌ ｌ １ ）を高レベルにした後トラ
ンスファ信号ＴＳを低レベルにしてトランスフアゲ−）
ＴＧｌ、ＴＧ２をオフとし、トランスファ信号ＴＳを低
レベルにした後活性化信号ＳＡＰ、ＳＡＮを活性化レベ
ルにしてセンス増幅器２を活性化するようにした点にあ
る。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
タイミング図である。寄生容量０１〜Ｃ４のばらつきは
（１）式の条件通りとする。
タイミング図である。寄生容量０１〜Ｃ４のばらつきは
（１）式の条件通りとする。
（１）まず、メモリ待機時には、プリチャージ信号Ｐ１
コ ＢＬｌ高レベルでありトランジスタＱ１〜Ｑ３は導通し
ている。・トランスファ信号ＴＳは低レベルでトランス
フアゲ−）ＴＧＩ、ＴＧ２は非導通である。まずこの点
が従来の半導体記憶回路と異なる。
コ ＢＬｌ高レベルでありトランジスタＱ１〜Ｑ３は導通し
ている。・トランスファ信号ＴＳは低レベルでトランス
フアゲ−）ＴＧＩ、ＴＧ２は非導通である。まずこの点
が従来の半導体記憶回路と異なる。
（２）メモリセル（例えばＭＣｎ）からデータを読出す
際、まず、プリチャージ信号ＰＢＬを低レベルにして、
トランジスタＱｌ〜Ｑ３を非導通とし、センス増幅器２
等をプリチャージ電圧Ｖ、。から切離す。これは第２図
の（Ａ）の期間に対応する。
際、まず、プリチャージ信号ＰＢＬを低レベルにして、
トランジスタＱｌ〜Ｑ３を非導通とし、センス増幅器２
等をプリチャージ電圧Ｖ、。から切離す。これは第２図
の（Ａ）の期間に対応する。
（３）トランスファ信号ＴＳを高レベルにして、トラン
スフアゲ−）ＴＧＩ、ＴＧ２を導通させる。このとき、
トランスフアゲ−）ＴＧＩ、ＴＧ２のゲート容量と寄生
容量ｃ１〜Ｃ４との間のカップリングノイズにより、入
出力端ＳＡＩとビット線ＢＬ、、入出力端ＳＡ２とビッ
ト線Ｂ Ｌ ２の電圧はそれぞｈ Ｖ ＰＲＥ ＋ Δ
Ｖ 、、Ｖ ｐＲｚ ＋ Ｉｓ Ｖ ２ ≠５鍔化する
。これは第１図（Ｂ）の期間に対応する。
スフアゲ−）ＴＧＩ、ＴＧ２を導通させる。このとき、
トランスフアゲ−）ＴＧＩ、ＴＧ２のゲート容量と寄生
容量ｃ１〜Ｃ４との間のカップリングノイズにより、入
出力端ＳＡＩとビット線ＢＬ、、入出力端ＳＡ２とビッ
ト線Ｂ Ｌ ２の電圧はそれぞｈ Ｖ ＰＲＥ ＋ Δ
Ｖ 、、Ｖ ｐＲｚ ＋ Ｉｓ Ｖ ２ ≠５鍔化する
。これは第１図（Ｂ）の期間に対応する。
（４） ワード線（Ｗ Ｌ ＋ ＋ ）を高レベルに
上げ、メモリセル（ＭＣ１１）からビット線ＢＬ、、入
出力端ＳＡＪ上に読出し電圧△Ｖを伝達する。その結果
、ビット線ＢＬ、と入出力端ＳＡＩの電圧はＶＰＲＥ＋
Δ■１−ΔＶとなる。これは第２図（Ｃ）の期間に対応
する。
上げ、メモリセル（ＭＣ１１）からビット線ＢＬ、、入
出力端ＳＡＪ上に読出し電圧△Ｖを伝達する。その結果
、ビット線ＢＬ、と入出力端ＳＡＩの電圧はＶＰＲＥ＋
Δ■１−ΔＶとなる。これは第２図（Ｃ）の期間に対応
する。
（５）トランスファ信号ＴＳを低レベルに下げ、トラン
スフアゲ−）ＴＧＩ、ＴＧ２を非導通として、センス増
幅器２からビット線Ｂ Ｌ ＋ 、 Ｂ Ｌ ２を切り
離す。この際、再度カップリングノイズにより、入出力
端ＳＡＩとビット線ＢＬ、、入出力端ＳＡ２とビット線
ＢＬ２の電圧が、それぞれΔＶ１゜Δｖ２だけ下がり、
結果としてそれぞれの電圧がｖ、８ゆｒ ＶＰＲゆ一Δ
Ｖとなる。すなわち、従来の半導体記憶回路において問
題となっていた、カップリングノイズによる読出し電圧
の損失が除去されている。これが第２図（Ｄ）の期間に
対応する。
スフアゲ−）ＴＧＩ、ＴＧ２を非導通として、センス増
幅器２からビット線Ｂ Ｌ ＋ 、 Ｂ Ｌ ２を切り
離す。この際、再度カップリングノイズにより、入出力
端ＳＡＩとビット線ＢＬ、、入出力端ＳＡ２とビット線
ＢＬ２の電圧が、それぞれΔＶ１゜Δｖ２だけ下がり、
結果としてそれぞれの電圧がｖ、８ゆｒ ＶＰＲゆ一Δ
Ｖとなる。すなわち、従来の半導体記憶回路において問
題となっていた、カップリングノイズによる読出し電圧
の損失が除去されている。これが第２図（Ｄ）の期間に
対応する。
（６） ここで活性化信号ＳＡＰ、ＳＡＮをそれぞれ
高レベル、低レベルとし、センス増幅器２を活性化し、
読出し電圧の増幅を行なう。増幅は、入出力端ＳＡＩ、
ＳＡ２の電圧がそれぞれ電源電圧ｖ０゜レベル、０■に
達するまで行なわれる。これが第２図（Ｅ）の期間に対
応する。
高レベル、低レベルとし、センス増幅器２を活性化し、
読出し電圧の増幅を行なう。増幅は、入出力端ＳＡＩ、
ＳＡ２の電圧がそれぞれ電源電圧ｖ０゜レベル、０■に
達するまで行なわれる。これが第２図（Ｅ）の期間に対
応する。
（７）センス増幅器２の増幅動作完了後、選択されたメ
モリセル（ＭＣｎ）へデータを再書込みするため、トラ
ンスファ信号ＴＳを高レベルとしてトランスフアゲ−１
−ＴＧＩ、ＴＧ２を導通させ、入出力端ＳＡＩとビット
線ＢＬ、、入出力端ＳＡ２とビット線Ｂ Ｌ ２をそれ
ぞれ接続し、入出力端ＳＡ１、ＳＡ２の電圧をビット線
Ｂ Ｌ ＋ 、 Ｂ Ｌ ２にそれぞれ伝達する。これ
が第２図（Ｆ）の期間に対応する。その後、ワード線（
ＷＬ１＋）を低レベルに下げ、メモリセル（ＭＣ＋＋）
への再書込みを完了する。これが第２図（Ｇ）の期間に
対応する。
モリセル（ＭＣｎ）へデータを再書込みするため、トラ
ンスファ信号ＴＳを高レベルとしてトランスフアゲ−１
−ＴＧＩ、ＴＧ２を導通させ、入出力端ＳＡＩとビット
線ＢＬ、、入出力端ＳＡ２とビット線Ｂ Ｌ ２をそれ
ぞれ接続し、入出力端ＳＡ１、ＳＡ２の電圧をビット線
Ｂ Ｌ ＋ 、 Ｂ Ｌ ２にそれぞれ伝達する。これ
が第２図（Ｆ）の期間に対応する。その後、ワード線（
ＷＬ１＋）を低レベルに下げ、メモリセル（ＭＣ＋＋）
への再書込みを完了する。これが第２図（Ｇ）の期間に
対応する。
（８）プリチャージ信号Ｐ Ｂ Ｌを高レベルとしてト
ランジスタＱ】〜Ｑ３を全て導通させ、センス増幅器２
等の全端子をプリチャージ電圧ＶＰＲＨにプリチャージ
する。これが第２図（１１）の期間に対応する。
ランジスタＱ】〜Ｑ３を全て導通させ、センス増幅器２
等の全端子をプリチャージ電圧ＶＰＲＨにプリチャージ
する。これが第２図（１１）の期間に対応する。
（９） ）ランスファ信号ＴＳを低レベルに下ケ、メ
モリ待機状態となる。第２図（１）の期間に対応する。
モリ待機状態となる。第２図（１）の期間に対応する。
本発明の要点は、上記動作手順中の（３）で、トランス
ファ信号ＴＳを低レベルから高レベルにする際に生じた
カップリングノイズと、（５）で、トランスファ信号Ｔ
Ｓを高レベルから低レベルにする際に生じたカップリン
グノイズとが相殺され、カップリングノイズによる影響
が除去されるところにある。
ファ信号ＴＳを低レベルから高レベルにする際に生じた
カップリングノイズと、（５）で、トランスファ信号Ｔ
Ｓを高レベルから低レベルにする際に生じたカップリン
グノイズとが相殺され、カップリングノイズによる影響
が除去されるところにある。
この実施例では、メモリ待機時にトランスフアゲ−）Ｔ
ＧＩ、ＴＧ２が非導通となっているため、ビット線Ｂ
Ｌ Ｉ、 Ｂ Ｌ ２がプリチャージ電圧Ｖ、。
ＧＩ、ＴＧ２が非導通となっているため、ビット線Ｂ
Ｌ Ｉ、 Ｂ Ｌ ２がプリチャージ電圧Ｖ、。
と切離され、フローティング状態となっている。
このとき、メモリ待機時間が長くなった場合、リーク電
流によってビット線ＢＬＩ、ＢＬ２の電圧が下がってく
ることが考えられる。これを避けるようにしたものが第
３図に示された第２の実施例である。
流によってビット線ＢＬＩ、ＢＬ２の電圧が下がってく
ることが考えられる。これを避けるようにしたものが第
３図に示された第２の実施例である。
この回路は、ビット線ＥＬ、、ＢＬ２にプリチャージ電
圧Ｖｐｘｗｋ直接日するプリチャージ回路ＩＡをつけ加
えたものである。このプリチャージ回路１Ａのトランジ
スタＱ８．Ｑ９のゲート信号としては、プリチャージ信
号Ｆ Ｂ １．、を用いればよい。
圧Ｖｐｘｗｋ直接日するプリチャージ回路ＩＡをつけ加
えたものである。このプリチャージ回路１Ａのトランジ
スタＱ８．Ｑ９のゲート信号としては、プリチャージ信
号Ｆ Ｂ １．、を用いればよい。
以上説明したように本発明は、プリチャージ信号が能動
レベルのメモリ待機状態ではトランスファ信号を非能動
レベルにしておき、メモリアクセス状態に入りプリチャ
ージ信号が非能動レベルになってからトランスファ信号
を能動レベルにし、この後所定のワード線を選択レベル
にしてメモリセルの情報をビット線に伝達し、この後ト
ランスファ信号を非能動レベルに戻してからセンス増幅
器を活性化する構成とすることにより、メモリセルを選
択状態とする前後にトランスファ信号を非能動レベルか
ら能動レベルへ、能動レベルから非能動レベルへと変化
させることによりカップリングノイズの影響を除去する
ことができるので、読出し電圧の損失を除去することが
でき、高速動作性を損うことなく動作マージンを向上さ
せることができる効果がある。
レベルのメモリ待機状態ではトランスファ信号を非能動
レベルにしておき、メモリアクセス状態に入りプリチャ
ージ信号が非能動レベルになってからトランスファ信号
を能動レベルにし、この後所定のワード線を選択レベル
にしてメモリセルの情報をビット線に伝達し、この後ト
ランスファ信号を非能動レベルに戻してからセンス増幅
器を活性化する構成とすることにより、メモリセルを選
択状態とする前後にトランスファ信号を非能動レベルか
ら能動レベルへ、能動レベルから非能動レベルへと変化
させることによりカップリングノイズの影響を除去する
ことができるので、読出し電圧の損失を除去することが
でき、高速動作性を損うことなく動作マージンを向上さ
せることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作を説明するための各部信
号のタイミング図、第３図は本発明の第２の実施例を示
す回路図、第４図及び第５図はそれぞれ従来の半導体記
憶回路の一例を示す回路図及びこの例の動作を説明する
ための各部信号のタイミング図である。 １、ＩＡ・・・・・・プリチャージ回路、２・・・・・
・センス増幅器、３，３ｘ・・・・・・制御部、Ｂ Ｌ
ｌ、 Ｂ Ｌ ２・・・・・ビット線、Ｃ１〜Ｃ４・
・・・・・寄生容量、ＭＣ２１〜ＭＣＩＮ、ＭＣ２１〜
Ｍ Ｃ２Ｎ・・・・・・、メモリ七ノペ Ｑ１〜Ｑ９・
・・・・・トランジスタ、ＴＧＩ、ＴＧ２・・・・・・
トランスファゲート、Ｗ Ｌ、、〜Ｗ Ｌ ＩＮ 、
Ｗ Ｌ ２１〜ＷＬ ２Ｎ・・・・・ワード線。 代理人 弁理士 内 原 晋
す回路図及びこの実施例の動作を説明するための各部信
号のタイミング図、第３図は本発明の第２の実施例を示
す回路図、第４図及び第５図はそれぞれ従来の半導体記
憶回路の一例を示す回路図及びこの例の動作を説明する
ための各部信号のタイミング図である。 １、ＩＡ・・・・・・プリチャージ回路、２・・・・・
・センス増幅器、３，３ｘ・・・・・・制御部、Ｂ Ｌ
ｌ、 Ｂ Ｌ ２・・・・・ビット線、Ｃ１〜Ｃ４・
・・・・・寄生容量、ＭＣ２１〜ＭＣＩＮ、ＭＣ２１〜
Ｍ Ｃ２Ｎ・・・・・・、メモリ七ノペ Ｑ１〜Ｑ９・
・・・・・トランジスタ、ＴＧＩ、ＴＧ２・・・・・・
トランスファゲート、Ｗ Ｌ、、〜Ｗ Ｌ ＩＮ 、
Ｗ Ｌ ２１〜ＷＬ ２Ｎ・・・・・ワード線。 代理人 弁理士 内 原 晋
Claims (1)
- 第１及び第２のビット線と、複数の第１及び第２のワー
ド線と、前記各第１のワード線と前記第１のビット線と
にそれぞれ接続し前記第１のワード線が選択レベルのと
き前記第１のビット線との間で記憶情報の授受を行う複
数の第１のメモリセルと、前記各第２のワード線と前記
第２のビット線とにそれぞれ接続し前記第２のワード線
が選択レベルのとき前記第２のビット線との間で記憶情
報の授受を行う複数の第２のメモリセルと、一端を前記
第１及び第２のビット線にそれぞれ対応して接続しトラ
ンスファ信号によりオン、オフする第１及び第２のトラ
ンスファゲートと、第１及び第２の入出力端を前記第１
及び第２のトランスファゲートの他端にそれぞれ対応し
て接続し活性化信号が活性化レベルのとき活性化し前記
第１及び第２の入出力端間の信号を増幅するセンス増幅
器と、プリチャージ信号が能動レベルのとき前記センス
増幅器の第１及び第２の入出力端を所定のレベルにプリ
チャージするプリチャージ回路と、前記プリチャージ信
号が能動レベルから非能動レベルになった後前記トラン
スファ信号を能動レベルにして前記第１及び第２のトラ
ンスファゲートをオンとし、前記トランスファ信号が能
動レベルになった後前記複数の第１及び第２のワード線
のうちの所定のワード線を選択レベルとし、前記所定の
ワード線を選択レベルとした後前記トランスファ信号を
非能動レベルにして前記第１及び第２のトランスファゲ
ートをオフとし、前記トランスファ信号を非能動レベル
にした後前記活性化信号を活性化レベルとする制御部と
を有することを特徴とする半導体記憶回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234808A JPH04114395A (ja) | 1990-09-05 | 1990-09-05 | 半導体記憶回路 |
| EP91115034A EP0474238B1 (en) | 1990-09-05 | 1991-09-05 | Semiconductor memory circuit |
| DE69123409T DE69123409T2 (de) | 1990-09-05 | 1991-09-05 | Halbleiterspeicherschaltung |
| US07/755,229 US5202854A (en) | 1990-09-05 | 1991-09-05 | Semiconductor memory circuit |
| KR1019910015487A KR950000958B1 (ko) | 1990-09-05 | 1991-09-05 | 반도체 메모리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234808A JPH04114395A (ja) | 1990-09-05 | 1990-09-05 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04114395A true JPH04114395A (ja) | 1992-04-15 |
Family
ID=16976718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2234808A Pending JPH04114395A (ja) | 1990-09-05 | 1990-09-05 | 半導体記憶回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5202854A (ja) |
| EP (1) | EP0474238B1 (ja) |
| JP (1) | JPH04114395A (ja) |
| KR (1) | KR950000958B1 (ja) |
| DE (1) | DE69123409T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124381A (ja) * | 1994-10-24 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
| US6166989A (en) * | 1998-07-28 | 2000-12-26 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous type semiconductor memory device that can switch word configuration |
| JP2010113753A (ja) * | 2008-11-05 | 2010-05-20 | Nec Electronics Corp | 半導体記憶装置及び半導体記憶装置の動作方法 |
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| JPH05159575A (ja) * | 1991-12-04 | 1993-06-25 | Oki Electric Ind Co Ltd | ダイナミックランダムアクセスメモリ |
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| KR950005095Y1 (ko) * | 1992-03-18 | 1995-06-22 | 문정환 | 양방향성 그로벌 비트 라인을 갖는 dram |
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| KR960013401B1 (ko) * | 1993-11-09 | 1996-10-04 | 김광호 | 스태틱 랜덤 억세스 메모리 |
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| DE69615483T2 (de) * | 1995-06-13 | 2002-05-29 | Samsung Electronics Co Ltd | Leseverstärkerschaltung einer nichtflüchtigen Halbleiterspeicheranordnung |
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-
1990
- 1990-09-05 JP JP2234808A patent/JPH04114395A/ja active Pending
-
1991
- 1991-09-05 EP EP91115034A patent/EP0474238B1/en not_active Expired - Lifetime
- 1991-09-05 DE DE69123409T patent/DE69123409T2/de not_active Expired - Fee Related
- 1991-09-05 KR KR1019910015487A patent/KR950000958B1/ko not_active IP Right Cessation
- 1991-09-05 US US07/755,229 patent/US5202854A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01116993A (ja) * | 1987-10-28 | 1989-05-09 | Hitachi Ltd | 半導体記憶装置 |
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| DE69123409D1 (de) | 1997-01-16 |
| KR950000958B1 (ko) | 1995-02-06 |
| KR920006975A (ko) | 1992-04-28 |
| EP0474238B1 (en) | 1996-12-04 |
| US5202854A (en) | 1993-04-13 |
| EP0474238A2 (en) | 1992-03-11 |
| EP0474238A3 (en) | 1994-09-28 |
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