CN117711458B - 半导体存储装置及降低其写恢复时间的方法、存储阵列 - Google Patents

Abstract

本公开的实施例提供一种半导体存储装置及降低其写恢复时间的方法、存储阵列。半导体存储装置包括第一和第二存储单元、控制信号产生电路、第一至第四开关电路、感测放大器。控制信号产生电路根据第一控制信号和列选信号生成第二和第三控制信号。第二控制信号在第一控制信号处于有效电平且列选信号翻转为无效电平时翻转为有效电平并维持处于有效电平达第一时间段。第三控制信号在第一控制信号翻转为有效电平时翻转为有效电平，在列选信号翻转为无效电平时翻转为无效电平并维持处于无效电平达第一时间段。第一开关电路在第三控制信号处于有效电平时向感测放大器提供第一电压。第二开关电路在第二控制信号处于有效电平时向感测放大器提供第二电压。

Description

半导体存储装置及降低其写恢复时间的方法、存储阵列

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及半导体存储装置及降低其写恢复时间的方法、存储阵列。

背景技术

在半导体存储装置（例如，动态随机存储器）中通常设置有感测放大器。在对半导体存储装置的写操作中，感测放大器不仅用于感测存储单元的状态（即确定存储单元中的设置为0还是1），还将新的数据写入到存储单元。当存储单元的状态和写入的数据相反时，位线会在感测放大器的作用下反转电位。这一过程实际上是破坏性的写入，因为存储单元中的内容会丢失。而且电位反转的过程需要满足列地址选择使能的时序要求。因此，需要针对写操作设置一段写恢复时间。写恢复时间可以指的是完成有效的写操作到预充电的时间。这段写恢复时间是必须的，用来确保在预充电发生前写缓冲中的数据可以被有效地写进存储单元。如果写恢复时间过长，会导致写操作变慢。

发明内容

本文中描述的实施例提供了一种半导体存储装置及降低其写恢复时间的方法、存储阵列。

根据本公开的第一方面，提供了一种半导体存储装置。该半导体存储装置包括：第一存储单元、第二存储单元、控制信号产生电路、第一至第四开关电路、感测放大器。其中，第一存储单元被配置为：在半导体存储装置的激活期间通过字线使得第一存储单元中的第一储能器件与第一位线直接连接。第二存储单元被配置为：在半导体存储装置的激活期间通过字线使得第二存储单元中的第二储能器件与第二位线直接连接。控制信号产生电路被配置为：根据第一控制信号和列选信号来生成第二控制信号和第三控制信号。其中，第一控制信号在半导体存储装置的激活期间处于有效电平。列选信号在半导体存储装置的数据写入期间处于有效电平。第二控制信号在第一控制信号处于有效电平且列选信号翻转为无效电平时翻转为有效电平并维持处于有效电平达第一时间段。第三控制信号在第一控制信号翻转为有效电平时翻转为有效电平，在列选信号翻转为无效电平时翻转为无效电平并维持处于无效电平达第一时间段。第一开关电路被配置为：在第三控制信号处于有效电平期间经由第一节点向感测放大器提供第一电压来使能感测放大器。第二开关电路被配置为：在第二控制信号处于有效电平期间经由第一节点向感测放大器提供第二电压来使能感测放大器。第二电压高于第一电压。第三开关电路被配置为：在列选信号处于有效电平期间使得第一位线与第一数据输入输出线直接连接。第四开关电路被配置为：在列选信号处于有效电平期间使得第二位线与第二数据输入输出线直接连接。感测放大器被配置为：在使能情况下放大第一位线与第二位线之间的电压差。

在本公开的一些实施例中，控制信号产生电路包括：延时电路、第一反相器、第二反相器、第三反相器、第一与非门、第二与非门。其中，延时电路被配置为：将列选信号延时第一时间段之后输出。第一反相器的输入端耦接延时电路的输出端。第一反相器的输出端耦接第一与非门的第一输入端。第一与非门的第二输入端被提供第一控制信号。第一与非门的输出端耦接第二反相器的输入端。从第二反相器的输出端输出第三控制信号。第二与非门的第一输入端被提供第一控制信号。第二与非门的第二输入端耦接延时电路的输出端。第二与非门的输出端耦接第三反相器的输入端。从第三反相器的输出端输出第二控制信号。

在本公开的一些实施例中，控制信号产生电路包括：延时电路、第一反相器、第一与门、第二与门。其中，延时电路被配置为：将列选信号延时第一时间段之后输出。第一反相器的输入端耦接延时电路的输出端。第一反相器的输出端耦接第一与门的第一输入端。第一与门的第二输入端被提供第一控制信号。从第一与门的输出端输出第三控制信号。第二与门的第一输入端被提供第一控制信号。第二与门的第二输入端耦接延时电路的输出端。从第二与门的输出端输出第二控制信号。

在本公开的一些实施例中，第一开关电路包括第一晶体管。第二开关电路包括第二晶体管。其中，第一晶体管的控制极被提供第三控制信号。第一晶体管的第一极被提供第一电压。第一晶体管的第二极耦接第一节点。第二晶体管的控制极被提供第二控制信号。第二晶体管的第一极被提供第二电压。第二晶体管的第二极耦接第一节点。第一晶体管和第二晶体管是N型晶体管。

在本公开的一些实施例中，控制信号产生电路包括：延时电路、第一反相器、第二反相器、第三反相器、第一与门、第二与门。其中，延时电路被配置为：将列选信号延时第一时间段之后输出。第一反相器的输入端耦接延时电路的输出端。第一反相器的输出端耦接第一与门的第一输入端。第一与门的第二输入端被提供第一控制信号。第一与门的输出端耦接第二反相器的输入端。从第二反相器的输出端输出第三控制信号。第二与门的第一输入端被提供第一控制信号。第二与门的第二输入端耦接延时电路的输出端。第二与门的输出端耦接第三反相器的输入端。从第三反相器的输出端输出第二控制信号。

在本公开的一些实施例中，控制信号产生电路包括：延时电路、第一反相器、第一与非门、第二与非门。其中，延时电路被配置为：将列选信号延时第一时间段之后输出。第一反相器的输入端耦接延时电路的输出端。第一反相器的输出端耦接第一与非门的第一输入端。第一与非门的第二输入端被提供第一控制信号。从第一与非门的输出端输出第三控制信号。第二与非门的第一输入端被提供第一控制信号。第二与非门的第二输入端耦接延时电路的输出端。从第二与非门的输出端输出第二控制信号。

在本公开的一些实施例中，第一开关电路包括第一晶体管。第二开关电路包括第二晶体管，其中，第一晶体管的控制极被提供第三控制信号。第一晶体管的第一极被提供第一电压。第一晶体管的第二极耦接第一节点。第二晶体管的控制极被提供第二控制信号。第二晶体管的第一极被提供第二电压。第二晶体管的第二极耦接第一节点。第一晶体管和第二晶体管是P型晶体管。

在本公开的一些实施例中，感测放大器包括：第三至第七晶体管。其中，第三晶体管的控制极耦接第二位线。第三晶体管的第一极耦接第一位线。第三晶体管的第二极耦接第一节点。第四晶体管的控制极耦接第一位线。第四晶体管的第一极耦接第二位线。第四晶体管的第二极耦接第一节点。第五晶体管的控制极耦接第二位线。第五晶体管的第一极耦接第一位线。第五晶体管的第二极耦接第六晶体管的第二极和第七晶体管的第一极。第六晶体管的控制极耦接第一位线。第六晶体管的第一极耦接第二位线。第七晶体管的控制极被提供第一控制信号。第七晶体管的第二极耦接第三电压端。

根据本公开的第二方面，提供了一种降低根据本公开的第一方面所述的半导体存储装置的写恢复时间的方法。该方法包括：向字线提供有效电平以使得第一存储单元所存储的电压被提供到第一位线，并使得第二存储单元所存储的电压被提供到第二位线；向控制信号产生电路提供处于有效电平的第一控制信号和处于无效电平的列选信号，生成处于无效电平的第二控制信号和处于有效电平的第三控制信号，使用第一电压来使能感测放大器，将第一位线和第二位线中电压较高的一者的电压上拉至第一电压；向第三开关电路提供处于有效电平的列选信号以经由第一数据输入输出线向第一位线提供第一输入电压，向第四开关电路提供处于有效电平的列选信号以经由第二数据输入输出线向第二位线提供第二输入电压，第一存储单元存储第一位线上的电压，第二存储单元存储第二位线上的电压，第一输入电压和第二输入电压之间的电压差表示向半导体存储装置写入的数据；在列选信号从有效电平翻转为无效电平时生成处于有效电平的第二控制信号和处于无效电平的第三控制信号，使用第二电压来使能感测放大器，将第一位线和第二位线中电压较高的一者的电压上拉至第二电压；在第二控制信号处于有效电平的时间达到第一时间段时生成处于无效电平的第二控制信号和处于有效电平的第三控制信号，继续使用第一电压来使能感测放大器，将第一位线和第二位线中电压较高的一者的电压恢复至第一电压。

根据本公开的第三方面，提供了一种存储阵列。该存储阵列包括多个根据本公开的第一方面所述的半导体存储装置。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是一种半导体存储装置的示例性电路图；

图2是用于图1所示的半导体存储装置的一些信号的时序图；

图3是根据本公开的实施例的半导体存储装置的示意性框图；

图4是用于图3所示的半导体存储装置的一些信号的时序图；

图5是图3所示的半导体存储装置的示例性电路图；

图6是图3中的控制信号产生电路的另一示例性电路图；

图7是图3中的控制信号产生电路的又一示例性电路图；

图8是图3中的控制信号产生电路的再一示例性电路图。

需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语（包括技术和科学术语）具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于金属氧化物半导体（MOS）晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。此外，为便于统一表述，在上下文中，将双极型晶体管（BJT）的基极称为控制极，将BJT的发射极称为第一极，将BJT的集电极称为第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件（或部件的一部分）与另一个部件（或部件的另一部分）区分开。

图1示出一种半导体存储装置的示例性电路图。在图1所示的半导体存储装置10中，11表示感测放大器，12和13分别表示一个存储单元。图2示出用于图1所示的半导体存储装置10的一些信号的时序图。结合图1和图2来看，当针对半导体存储装置10的激活命令使能后，字线WL被输入有效电平（高电平），电容器C1和C2分别连接到第一位线BL1和第二位线BL2。同时，控制信号Ctr1翻转为有效电平，感测放大器11被使能，第一位线BL1和第二位线BL2 上的电压会在第一电压V1的作用下被扯开。当针对半导体存储装置10的写命令加入，列选信号CSL开启，待写入半导体存储装置10的数据从第一数据输入输出线LIO1/第二数据输入输出线LIO2传输到第一位线BL1/第二位线BL2，再写入第一存储单元12/第二存储单元13。这一过程是由第一电压V1驱动的。待写入半导体存储装置10的数据是差分数据，由第一数据输入输出线LIO1与第二数据输入输出线LIO2上的电压之间的电压差来表示。例如，当第一数据输入输出线LIO1处于高电平而第二数据输入输出线LIO2处于低电平（电压差为正）时，待写入的数据表示逻辑值“1”。当第一数据输入输出线LIO1处于低电平而第二数据输入输出线LIO2处于高电平（电压差为负）时，待写入的数据表示逻辑值“0”。

如果写入半导体存储装置10的数据与第一存储单元12和第二存储单元13所存储的数据相反，则第一存储单元12和第二存储单元13的内容被重新写入，那么写入过程需要花费较长时间，影响写恢复时间，降低写入效率。

本公开的实施例提出一种半导体存储装置，旨在降低其写恢复时间。图3示出根据本公开的实施例的半导体存储装置300的示意性框图。该半导体存储装置300包括：第一存储单元350、第二存储单元360、控制信号产生电路310、第一开关电路320至第四开关电路380、感测放大器340。

第一存储单元350耦接字线WL和第一位线BL1。第一存储单元350被配置为：在半导体存储装置300的激活期间通过字线WL使得第一存储单元350中的第一储能器件与第一位线BL1直接连接。半导体存储装置300的激活期间可以指的是半导体存储装置300被选中以及进行写操作或者读操作的时间段。

第二存储单元360耦接字线WL和第二位线BL2。第二存储单元360被配置为：在半导体存储装置300的激活期间通过字线WL使得第二存储单元360中的第二储能器件与第二位线BL2直接连接。第一储能器件和第二储能器件所存储的电压差表示半导体存储装置300所存储的数据。

控制信号产生电路310耦接第一控制信号端Ctr1和列选信号端CSL。控制信号产生电路310从第一控制信号端Ctr1接收第一控制信号Ctr1，从列选信号端CSL接收列选信号CSL。其中，第一控制信号Ctr1在半导体存储装置300的激活期间处于有效电平。列选信号CSL在半导体存储装置300的数据写入期间处于有效电平。半导体存储装置300的数据写入期间可以指的是实际向半导体存储装置300写入数据的时间段。控制信号产生电路310被配置为：根据第一控制信号Ctr1和列选信号CSL来生成第二控制信号Ctr2和第三控制信号Ctr3。第二控制信号Ctr2在第一控制信号Ctr1处于有效电平且列选信号CSL翻转为无效电平时翻转为有效电平并维持处于有效电平达第一时间段。第二控制信号Ctr2在维持处于有效电平达第一时间段之后翻转为无效电平。第三控制信号Ctr3在第一控制信号Ctr1翻转为有效电平时翻转为有效电平，在列选信号CSL翻转为无效电平时翻转为无效电平并维持处于无效电平达第一时间段。第三控制信号Ctr3在维持处于无效电平达第一时间段之后翻转为有效电平。

第一开关电路320耦接控制信号产生电路310，并从控制信号产生电路310接收第三控制信号Ctr3。第一开关电路320还经由第一节点N1耦接感测放大器340。第一开关电路320被配置为：在第三控制信号Ctr3处于有效电平期间经由第一节点N1向感测放大器340提供第一电压V1来使能感测放大器340。第一电压V1是第一位线BL1和第二位线BL2中处于高电平的位线达到平衡时的电压。第一位线BL1和第二位线BL2中处于低电平的位线达到平衡时的电压可以是地电压。

第二开关电路330耦接控制信号产生电路310，并从控制信号产生电路310接收第二控制信号Ctr2。第二开关电路330还经由第一节点N1耦接感测放大器340。第二开关电路330被配置为：在第二控制信号Ctr2处于有效电平期间经由第一节点N1向感测放大器340提供第二电压V2来使能感测放大器340。第二电压V2高于第一电压V1。

第三开关电路370耦接列选信号端CSL、第一位线BL1和第一数据输入输出线LIO1。第三开关电路370被配置为：在列选信号CSL处于有效电平期间使得第一位线BL1与第一数据输入输出线LIO1直接连接。

第四开关电路380耦接列选信号端CSL、第二位线BL2和第二数据输入输出线LIO2。第四开关电路380被配置为：在列选信号CSL处于有效电平期间使得第二位线BL2与第二数据输入输出线LIO2直接连接。

感测放大器340经由第一节点N1耦接第一开关电路320和第二开关电路330。感测放大器340被配置为：在使能情况下放大第一位线BL1与第二位线BL2之间的电压差。在这里，“使能情况”可以包括感测放大器340被来自第一开关电路320的第一电压V1使能，或者被来自第二开关电路330的第二电压V2使能。“使能”指的是开始工作。

在本公开的一些实施例中，第一控制信号Ctr1、第二控制信号Ctr2、第三控制信号Ctr3的有效电平可以是高电平，它们的无效电平可以是低电平。

图4示出用于图3所示的半导体存储装置300的一些信号的时序图。下面结合图4的示例来介绍图3所示的半导体存储装置300的工作过程。

当针对半导体存储装置300的激活命令使能后，字线WL被输入有效电平（高电平），第一存储单元350中的第一储能器件与第一位线BL1直接连接，第一存储单元350上的电压被提供到第一位线BL1，第二存储单元360中的第二储能器件与第二位线BL2直接连接，第二存储单元360上的电压被提供到第二位线BL2。同时，第一控制信号Ctr1翻转为有效电平，第三控制信号Ctr3也翻转为有效电平，第一开关电路320开始工作，向感测放大器340提供第一电压V1。此时，感测放大器340被第一电压V1使能，第一位线BL1和第二位线BL2 上的电压会在第一电压V1的作用下被扯开。当针对半导体存储装置300的写命令加入，列选信号CSL随后在T1时刻开启，第三开关电路370开始工作，使得第一位线BL1与第一数据输入输出线LIO1直接连接，第四开关电路380也开始工作，使得第二位线BL2与第二数据输入输出线LIO2直接连接。假设此时从第一数据输入输出线LIO1输入低电平而从第二数据输入输出线LIO2输入高电平，则第一位线BL1上的电压开始下降而第二位线BL2上的电压开始升高。此时，第一存储单元350和第二存储单元360的存储内容开始更新。

在T2时刻，第二控制信号Ctr2翻转为有效电平（高电平），第三控制信号Ctr3翻转为无效电平（低电平），第二开关电路330向感测放大器340提供第二电压V2。此时，感测放大器340被第二电压V2使能。由于第二电压V2高于第一电压V1，因此第二位线BL2上的电压的上升速度被提升，在T3时刻即可升高至第一电压V1（平衡状态下的电压）。对比图2中第二位线BL2上的电压升高至第一电压V1的时间，图4中第二位线BL2上的电压升高至第一电压V1的时间更短，因此能够实现更短的写恢复时间。

在T4时刻，第二控制信号Ctr2翻转为无效电平（低电平），第三控制信号Ctr3翻转为有效电平（高电平），第一开关电路320向感测放大器340提供第一电压V1。此时，感测放大器340被第一电压V1使能。第二位线BL2上的电压恢复至平衡状态下的第一电压V1。T2时刻至T4时刻之间的时间段为上述第一时间段。

尽管在图4的示例中第一时间段的时间长度等于列选信号CSL处于有效电平的时间长度，但是第一时间段的时间长度也可以不等于列选信号CSL处于有效电平的时间长度。第一时间段的时间长度可根据具体应用来设置。在列选信号CSL翻转为无效电平之后才使用第二电压V2来上拉第二位线BL2，可以确保第二位线BL2和第一位线BL1上的电压实现翻转之后才使用更高的电压来上拉第二位线BL2，以免降低第二位线BL2和第一位线BL1上的电压的翻转速度。

图5示出图3所示的半导体存储装置300的示例性电路图。在图5所示的半导体存储装置500中，控制信号产生电路510包括：延时电路511、第一反相器NG1、第二反相器NG2、第三反相器NG3、第一与非门NAND1、第二与非门NAND2。其中，延时电路511被配置为：将列选信号CSL延时第一时间段之后输出。第一反相器NG1的输入端耦接延时电路511的输出端。第一反相器NG1的输出端耦接第一与非门NAND1的第一输入端。第一与非门NAND1的第二输入端被提供第一控制信号Ctr1。第一与非门NAND1的输出端耦接第二反相器NG2的输入端。从第二反相器NG2的输出端输出第三控制信号Ctr3。第二与非门NAND2的第一输入端被提供第一控制信号Ctr1。第二与非门NAND2的第二输入端耦接延时电路511的输出端。第二与非门NAND2的输出端耦接第三反相器NG3的输入端。从第三反相器NG3的输出端输出第二控制信号Ctr2。在本公开的一些实施例中，第一时间段的时间长度等于列选信号CSL处于有效电平的时间长度。

第一开关电路520包括第一晶体管M1。第一晶体管M1的控制极被提供第三控制信号Ctr3。第一晶体管M1的第一极被提供第一电压V1。第一晶体管M1的第二极耦接第一节点N1。第二开关电路530包括第二晶体管M2。第二晶体管M2的控制极被提供第二控制信号Ctr2。第二晶体管M2的第一极被提供第二电压V2。第二晶体管M2的第二极耦接第一节点N1。第一晶体管M1和第二晶体管M2是N型晶体管。

感测放大器540包括：第三晶体管M3至第七晶体管M7。其中，第三晶体管M3的控制极耦接第二位线BL2。第三晶体管M3的第一极耦接第一位线BL1。第三晶体管M3的第二极耦接第一节点N1。第四晶体管M4的控制极耦接第一位线BL1。第四晶体管M4的第一极耦接第二位线BL2。第四晶体管M4的第二极耦接第一节点N1。第五晶体管M5的控制极耦接第二位线BL2。第五晶体管M5的第一极耦接第一位线BL1。第五晶体管M5的第二极耦接第六晶体管M6的第二极和第七晶体管M7的第一极。第六晶体管M6的控制极耦接第一位线BL1。第六晶体管M6的第一极耦接第二位线BL2。第七晶体管M7的控制极被提供第一控制信号Ctr1。第七晶体管M7的第二极耦接第三电压端V3。

第一存储单元550包括：第八晶体管M8和第一电容器C1。第八晶体管M8的控制极耦接字线WL。第八晶体管M8的第一极耦接第一位线BL1。第八晶体管M8的第二极耦接第一电容器C1的第一端。第一电容器C1的第二端耦接第三电压端V3。

第二存储单元560包括：第九晶体管M9和第二电容器C2。第九晶体管M9的控制极耦接字线WL。第九晶体管M9的第一极耦接第二位线BL2。第九晶体管M9的第二极耦接第二电容器C2的第一端。第二电容器C2的第二端耦接第三电压端V3。

第三开关电路570包括：第十晶体管M10。第十晶体管M10的控制极耦接列选信号端CSL。第十晶体管M10的第一极耦接第一位线BL1。第十晶体管M10的第二极耦接第一数据输入输出线LIO1。

第四开关电路580包括：第十一晶体管M11。第十一晶体管M11的控制极耦接列选信号端CSL。第十一晶体管M11的第一极耦接第二位线BL2。第十一晶体管M11的第二极耦接第二数据输入输出线LIO2。

在图5的示例中，从第一电压端V1输入高电压信号，从第二电压端V2输入比第一电压V1更高的电压信号，第三电压端V3接地。第一晶体管M1、第二晶体管M2以及第五晶体管M5至第十一晶体管M11是NMOS晶体管。第三晶体管M3和第四晶体管M4是PMOS晶体管。本领域技术人员应理解，基于上述发明构思对图5所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图5所示的示例不同的设置。

下面结合图4的时序图来说明图5所示的半导体存储装置500的工作过程。

当针对半导体存储装置500的激活命令使能后，字线WL被输入高电平，第八晶体管M8和第九晶体管M9导通。第一电容器C1与第一位线BL1直接连接，第一电容器C1所存储的电荷被提供到第一位线BL1。第二电容器C2与第二位线BL2直接连接，第二电容器C2所存储的电荷被提供到第二位线BL2。同时，第一控制信号Ctr1翻转为高电平。由于列选信号CSL处于低电平，因此第一与非门NAND1输出低电平，第三控制信号Ctr3翻转为高电平，第一晶体管M1导通。第二与非门NAND2输出高电平，第二控制信号Ctr2处于低电平，第二晶体管M2截止。第一节点N1的电压等于第一电压V1。由于第一控制信号Ctr1处于高电平，第七晶体管M7导通，第二节点N2的电压等于第三电压V3（例如地电压）。此时第三晶体管M3和第六晶体管M6导通，第四晶体管M4和第五晶体管M5截止。第一位线BL1 上的电压升高而第二位线BL2上的电压降低。

当针对半导体存储装置500的写命令加入，列选信号CSL随后在T1时刻开启，第十晶体管M10和第十一晶体管M11导通，使得第一位线BL1与第一数据输入输出线LIO1直接连接，第二位线BL2与第二数据输入输出线LIO2直接连接。假设此时从第一数据输入输出线LIO1输入低电平而从第二数据输入输出线LIO2输入高电平，则第一位线BL1上的电压开始下降而第二位线BL2上的电压开始升高。此时，第一电容器C1和第二电容器C2的存储内容开始更新。

可设置延时电路511的延时时间长度等于上述第一时间段且等于列选信号CSL处于高电平的时间长度。在考虑控制信号产生电路510中其他元器件的响应延迟的情况下，延时电路511的延时时间长度可被设置为小于列选信号CSL处于高电平的时间长度。因此，经过延时电路511的延时作用，在T2时刻，延时电路511输出高电平，同时列选信号CSL翻转为低电平，第十晶体管M10和第十一晶体管M11截止。第一与非门NAND1输出高电平，第三控制信号Ctr3翻转为低电平，第一晶体管M1截止。第二与非门NAND2输出低电平，第二控制信号Ctr2翻转为高电平，第二晶体管M2导通。第一节点N1的电压等于第二电压V2。此时第三晶体管M3和第六晶体管M6截止，第四晶体管M4和第五晶体管M5导通。由于第二电压V2高于第一电压V1，因此第二位线BL2上的电压的上升速度被提升，在T3时刻即可升高至第一电压V1（平衡状态下的电压）。对比图2中第二位线BL2上的电压升高至第一电压V1的时间，图4中第二位线BL2上的电压升高至第一电压V1的时间更短，因此能够实现更短的写恢复时间。

经过延时电路511的延时作用，在T4时刻，延时电路511输出低电平。第一与非门NAND1输出低电平，第三控制信号Ctr3翻转为高电平，第一晶体管M1导通。第二与非门NAND2输出高电平，第二控制信号Ctr2翻转为低电平，第二晶体管M2截止。第一节点N1的电压等于第一电压V1。第二位线BL2上的电压逐渐恢复至平衡状态下的第一电压V1。

图6示出图3中的控制信号产生电路310的另一示例性电路图。在图6的示例中，控制信号产生电路310包括：延时电路511、第一反相器NG1、第一与门AND1、第二与门AND2。其中，延时电路511被配置为：将列选信号CSL延时第一时间段之后输出。第一反相器NG1的输入端耦接延时电路511的输出端。第一反相器NG1的输出端耦接第一与门AND1的第一输入端。第一与门AND1的第二输入端被提供第一控制信号Ctr1。从第一与门AND1的输出端输出第三控制信号Ctr3。第二与门AND2的第一输入端被提供第一控制信号Ctr1。第二与门AND2的第二输入端耦接延时电路511的输出端。从第二与门AND2的输出端输出第二控制信号Ctr2。

应注意，如果采用图6所示的控制信号产生电路310，则图5中的第一晶体管M1和第二晶体管M2是N型晶体管。

图7示出图3中的控制信号产生电路310的又一示例性电路图。在图7的示例中，控制信号产生电路310包括：延时电路511、第一反相器NG1、第二反相器NG2、第三反相器NG3、第一与门AND1、第二与门AND2。其中，延时电路511被配置为：将列选信号CSL延时第一时间段之后输出。第一反相器NG1的输入端耦接延时电路511的输出端。第一反相器NG1的输出端耦接第一与门AND1的第一输入端。第一与门AND1的第二输入端被提供第一控制信号Ctr1。第一与门AND1的输出端耦接第二反相器NG2的输入端。从第二反相器NG2的输出端输出第三控制信号Ctr3。第二与门AND2的第一输入端被提供第一控制信号Ctr1。第二与门AND2的第二输入端耦接延时电路511的输出端。第二与门AND2的输出端耦接第三反相器NG3的输入端。从第三反相器NG3的输出端输出第二控制信号Ctr2。

应注意，如果采用图7所示的控制信号产生电路310，则图5中的第一晶体管M1和第二晶体管M2是P型晶体管。

图8示出图3中的控制信号产生电路310的再一示例性电路图。在图8的示例中，控制信号产生电路310包括：延时电路511、第一反相器NG1、第一与非门NAND1、第二与非门NAND2。其中，延时电路511被配置为：将列选信号CSL延时第一时间段之后输出。第一反相器NG1的输入端耦接延时电路511的输出端。第一反相器NG1的输出端耦接第一与非门NAND1的第一输入端。第一与非门NAND1的第二输入端被提供第一控制信号Ctr1。从第一与非门NAND1的输出端输出第三控制信号Ctr3。第二与非门NAND2的第一输入端被提供第一控制信号Ctr1。第二与非门NAND2的第二输入端耦接延时电路511的输出端。从第二与非门NAND2的输出端输出第二控制信号Ctr2。

应注意，如果采用图8所示的控制信号产生电路310，则图5中的第一晶体管M1和第二晶体管M2是P型晶体管。

本公开的实施例还提供了一种降低根据本公开的实施例的半导体存储装置300的写恢复时间的方法。在该方法中，在激活期间，向字线WL提供有效电平以使得第一存储单元350所存储的电压被提供到第一位线BL1，并使得第二存储单元360所存储的电压被提供到第二位线BL2。

并行地，向控制信号产生电路310提供处于有效电平的第一控制信号Ctr1和处于无效电平的列选信号CSL，生成处于无效电平的第二控制信号Ctr2和处于有效电平的第三控制信号Ctr3，使用第一电压V1来使能感测放大器340，将第一位线BL1和第二位线BL2中电压较高的一者的电压上拉至第一电压V1。第一位线BL1和第二位线BL2中电压较低的一者的电压可被下拉至地电平。

接着，在数据写入期间，向第三开关电路370提供处于有效电平的列选信号CSL以经由第一数据输入输出线LIO1向第一位线BL1提供第一输入电压，向第四开关电路380提供处于有效电平的列选信号CSL以经由第二数据输入输出线LIO2向第二位线BL2提供第二输入电压，第一存储单元350存储第一位线BL1上的电压，第二存储单元360存储第二位线BL2上的电压，第一输入电压和第二输入电压之间的电压差表示向半导体存储装置300写入的数据。在一个示例中，为正的电压差表示逻辑值“1”，为负的电压差表示逻辑值“0”。

在列选信号CSL从有效电平翻转为无效电平时生成处于有效电平的第二控制信号Ctr2和处于无效电平的第三控制信号Ctr3，使用第二电压V2来使能感测放大器340，将第一位线BL1和第二位线BL2中电压较高的一者的电压上拉至第二电压V2。第一位线BL1和第二位线BL2中电压较低的一者的电压可被下拉至地电平。

在第二控制信号Ctr2处于有效电平的时间达到第一时间段时生成处于无效电平的第二控制信号Ctr2和处于有效电平的第三控制信号Ctr3，继续使用第一电压V1来使能感测放大器340，将第一位线BL1和第二位线BL2中电压较高的一者的电压恢复至第一电压V1。

在本公开的一些实施例中，第一时间段的时间长度等于列选信号CSL处于有效电平的时间长度。

本公开的实施例还提供了一种存储阵列。该存储阵列包括多个根据本公开的实施例的半导体存储装置。

综上所述，根据本公开的实施例的半导体存储装置能够通过巧妙的时序控制降低写恢复时间，提高写入效率以便提高对同一半导体存储装置执行写操作的频率。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种半导体存储装置，其特征在于，所述半导体存储装置包括：第一存储单元、第二存储单元、控制信号产生电路、第一至第四开关电路、感测放大器，

其中，所述第一存储单元被配置为：在所述半导体存储装置的激活期间通过字线使得所述第一存储单元中的第一储能器件与第一位线直接连接；

所述第二存储单元被配置为：在所述半导体存储装置的激活期间通过所述字线使得所述第二存储单元中的第二储能器件与第二位线直接连接；

所述控制信号产生电路被配置为：根据第一控制信号和列选信号来生成第二控制信号和第三控制信号，其中，所述第一控制信号在所述半导体存储装置的激活期间处于有效电平，所述列选信号在所述半导体存储装置的数据写入期间处于有效电平，所述第二控制信号在所述第一控制信号处于有效电平且所述列选信号翻转为无效电平时翻转为有效电平并维持处于所述有效电平达第一时间段，所述第三控制信号在所述第一控制信号翻转为有效电平时翻转为有效电平，在所述列选信号翻转为无效电平时翻转为无效电平并维持处于所述无效电平达所述第一时间段；

第一开关电路被配置为：在所述第三控制信号处于有效电平期间经由第一节点向所述感测放大器提供第一电压来使能所述感测放大器；

第二开关电路被配置为：在所述第二控制信号处于有效电平期间经由所述第一节点向所述感测放大器提供第二电压来使能所述感测放大器，所述第二电压高于所述第一电压；

第三开关电路被配置为：在所述列选信号处于有效电平期间使得所述第一位线与第一数据输入输出线直接连接；

第四开关电路被配置为：在所述列选信号处于有效电平期间使得所述第二位线与第二数据输入输出线直接连接；

所述感测放大器被配置为：在使能情况下放大所述第一位线与所述第二位线之间的电压差。

2.根据权利要求1所述的半导体存储装置，其特征在于，所述控制信号产生电路包括：延时电路、第一反相器、第二反相器、第三反相器、第一与非门、第二与非门，

其中，所述延时电路被配置为：将所述列选信号延时所述第一时间段之后输出；

所述第一反相器的输入端耦接所述延时电路的输出端，所述第一反相器的输出端耦接所述第一与非门的第一输入端；

所述第一与非门的第二输入端被提供所述第一控制信号，所述第一与非门的输出端耦接所述第二反相器的输入端；

从所述第二反相器的输出端输出所述第三控制信号；

所述第二与非门的第一输入端被提供所述第一控制信号，所述第二与非门的第二输入端耦接所述延时电路的输出端，所述第二与非门的输出端耦接所述第三反相器的输入端；

从所述第三反相器的输出端输出所述第二控制信号。

3.根据权利要求1所述的半导体存储装置，其特征在于，所述控制信号产生电路包括：延时电路、第一反相器、第一与门、第二与门，

其中，所述延时电路被配置为：将所述列选信号延时所述第一时间段之后输出；

所述第一反相器的输入端耦接所述延时电路的输出端，所述第一反相器的输出端耦接所述第一与门的第一输入端；

所述第一与门的第二输入端被提供所述第一控制信号，从所述第一与门的输出端输出所述第三控制信号；

所述第二与门的第一输入端被提供所述第一控制信号，所述第二与门的第二输入端耦接所述延时电路的输出端，从所述第二与门的输出端输出所述第二控制信号。

4.根据权利要求2或3所述的半导体存储装置，其特征在于，所述第一开关电路包括第一晶体管，所述第二开关电路包括第二晶体管，

其中，所述第一晶体管的控制极被提供所述第三控制信号，所述第一晶体管的第一极被提供所述第一电压，所述第一晶体管的第二极耦接所述第一节点；

所述第二晶体管的控制极被提供所述第二控制信号，所述第二晶体管的第一极被提供所述第二电压，所述第二晶体管的第二极耦接所述第一节点；

所述第一晶体管和所述第二晶体管是N型晶体管。

5.根据权利要求1所述的半导体存储装置，其特征在于，所述控制信号产生电路包括：延时电路、第一反相器、第二反相器、第三反相器、第一与门、第二与门，

其中，所述延时电路被配置为：将所述列选信号延时所述第一时间段之后输出；

所述第一反相器的输入端耦接所述延时电路的输出端，所述第一反相器的输出端耦接所述第一与门的第一输入端；

所述第一与门的第二输入端被提供所述第一控制信号，所述第一与门的输出端耦接所述第二反相器的输入端；

从所述第二反相器的输出端输出所述第三控制信号；

所述第二与门的第一输入端被提供所述第一控制信号，所述第二与门的第二输入端耦接所述延时电路的输出端，所述第二与门的输出端耦接所述第三反相器的输入端；

从所述第三反相器的输出端输出所述第二控制信号。

6.根据权利要求1所述的半导体存储装置，其特征在于，所述控制信号产生电路包括：延时电路、第一反相器、第一与非门、第二与非门，

其中，所述延时电路被配置为：将所述列选信号延时所述第一时间段之后输出；

所述第一反相器的输入端耦接所述延时电路的输出端，所述第一反相器的输出端耦接所述第一与非门的第一输入端；

所述第一与非门的第二输入端被提供所述第一控制信号，从所述第一与非门的输出端输出所述第三控制信号；

所述第二与非门的第一输入端被提供所述第一控制信号，所述第二与非门的第二输入端耦接所述延时电路的输出端，从所述第二与非门的输出端输出所述第二控制信号。

7.根据权利要求5或6所述的半导体存储装置，其特征在于，所述第一开关电路包括第一晶体管，所述第二开关电路包括第二晶体管，

其中，所述第一晶体管的控制极被提供所述第三控制信号，所述第一晶体管的第一极被提供所述第一电压，所述第一晶体管的第二极耦接所述第一节点；

所述第二晶体管的控制极被提供所述第二控制信号，所述第二晶体管的第一极被提供所述第二电压，所述第二晶体管的第二极耦接所述第一节点；

所述第一晶体管和所述第二晶体管是P型晶体管。

8.根据权利要求1所述的半导体存储装置，其特征在于，所述感测放大器包括：第三至第七晶体管，

其中，第三晶体管的控制极耦接所述第二位线，所述第三晶体管的第一极耦接所述第一位线，所述第三晶体管的第二极耦接所述第一节点；

第四晶体管的控制极耦接所述第一位线，所述第四晶体管的第一极耦接所述第二位线，所述第四晶体管的第二极耦接所述第一节点；

第五晶体管的控制极耦接所述第二位线，所述第五晶体管的第一极耦接所述第一位线，所述第五晶体管的第二极耦接第六晶体管的第二极和第七晶体管的第一极；

所述第六晶体管的控制极耦接所述第一位线，所述第六晶体管的第一极耦接所述第二位线；

所述第七晶体管的控制极被提供所述第一控制信号，所述第七晶体管的第二极耦接第三电压端。

9.一种降低根据权利要求1至8中任一项所述的半导体存储装置的写恢复时间的方法，其特征在于，所述方法包括：

向所述字线提供有效电平以使得所述第一存储单元所存储的电压被提供到所述第一位线，并使得所述第二存储单元所存储的电压被提供到所述第二位线；

向所述控制信号产生电路提供处于有效电平的第一控制信号和处于无效电平的列选信号，生成处于无效电平的第二控制信号和处于有效电平的第三控制信号，使用所述第一电压来使能所述感测放大器，将所述第一位线和所述第二位线中电压较高的一者的电压上拉至所述第一电压；

向所述第三开关电路提供处于有效电平的列选信号以经由所述第一数据输入输出线向所述第一位线提供第一输入电压，向所述第四开关电路提供处于有效电平的列选信号以经由所述第二数据输入输出线向所述第二位线提供第二输入电压，所述第一存储单元存储所述第一位线上的电压，所述第二存储单元存储所述第二位线上的电压，所述第一输入电压和所述第二输入电压之间的电压差表示向所述半导体存储装置写入的数据；

在所述列选信号从有效电平翻转为无效电平时生成处于有效电平的第二控制信号和处于无效电平的第三控制信号，使用所述第二电压来使能所述感测放大器，将所述第一位线和所述第二位线中电压较高的一者的电压上拉至所述第二电压；

在所述第二控制信号处于有效电平的时间达到所述第一时间段时生成处于无效电平的第二控制信号和处于有效电平的第三控制信号，继续使用所述第一电压来使能所述感测放大器，将所述第一位线和所述第二位线中电压较高的一者的电压恢复至所述第一电压。

10.一种存储阵列，其特征在于，所述存储阵列包括：多个根据权利要求1至8中任一项所述的半导体存储装置。