CN116092549B - 存储结构 - Google Patents

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Abstract

本公开的实施例提供一种存储结构，其包括：存储阵列、读数据控制电路、写数据控制电路、数据输出缓存、数据输入缓存和写数据选择电路。读数据控制电路从存储阵列读取第一差分数据对，根据第一差分数据对来生成读取数据对。数据输出缓存存储读取数据对并向输入/输出端口输出读取数据对。数据输入缓存存储经由输入/输出端口输入的写入数据对。写数据选择电路在拷贝信号处于有效电平的情况下，将读取数据对提供给写数据控制电路，以及在拷贝信号处于无效电平的情况下，将写入数据对提供给写数据控制电路。写数据控制电路根据从写数据选择电路接收到的数据对来生成第二差分数据对，将第二差分数据对写入存储阵列。

Description

存储结构
技术领域
本公开的实施例涉及集成电路技术领域，具体地，涉及存储结构。
背景技术
动态随机存取存储器(DRAM)存储阵列是由大量的存储单元和检测放大器(SenseAmplifier)构成的。如图1所示，在DRAM存储阵列中，存储单元CELL采用的基本结构是1T1C，其中，1T代表一个晶体管，1C代表1个电容器。每个存储单元能够存储着1Bit的数据。字线WL控制晶体管T的导通与截止。晶体管T连接着存储电容器CC和位线BL，其主要起开关作用，允许或禁止对存储电容器CC进行操作。位线BL是外部实现对存储电容器读写操作的接口。检测放大器SA连接位线BL，可以提高存储数据传输的完整性与准确性。存储电容器存在漏电和交叉耦合问题。激活字线WL时，存储单元中的存储电容器CC和位线BL的负载电容(其电容值由CBL表示)之间会产生电荷共享，CBL远大于存储电容器CC的电容值，存储单元的电荷会发生变化，而且位线BL上会产生较小电压变化。检测放大器SA会将位线BL上的变化转化成逻辑“0”或“1”对应的电压，同时将数据重新加载进存储电容器CC。
由于检测放大器SA处理的一对位线可来自任何存储单元的电压值，为了确保位线的电压和电容值紧密匹配，位线在路径长度和连接的单元数方面需要紧密匹配。针对该需求，传统DRAM存储阵列架构是8F2折叠位线阵列架构。如图2所示，在8F2折叠位线阵列架构中,检测放大器SA的位线对来自同一个方向，以检测放大器SA为界限，两边字线WL通过数据选择器MUX实现共用检测放大器SA。
发明内容
本文中描述的实施例提供了一种存储结构。
根据本公开的第一方面，提供了一种存储结构。该存储结构包括：存储阵列、读数据控制电路、写数据控制电路、数据输出缓存、数据输入缓存、以及写数据选择电路。其中，读数据控制电路被配置为：经由第一差分数据总线和第二差分数据总线从存储阵列读取第一差分数据对，根据第一差分数据对来生成读取数据对，并经由第一读取线和第二读取线二者向数据输出缓存和写数据选择电路二者提供读取数据对。数据输出缓存被配置为：存储读取数据对并向输入/输出端口输出读取数据对。数据输入缓存被配置为：存储经由输入/输出端口输入的写入数据对，并经由第一写入线和第二写入线二者向写数据选择电路提供写入数据对。写数据选择电路被配置为：在拷贝信号处于有效电平的情况下，经由第一节点和第二节点将读取数据对提供给写数据控制电路，以及在拷贝信号处于无效电平的情况下，经由第一节点和第二节点将写入数据对提供给写数据控制电路。写数据控制电路被配置为：根据从写数据选择电路接收到的数据对来生成第二差分数据对，经由第一差分数据总线和第二差分数据总线将第二差分数据对写入存储阵列。
在本公开的一些实施例中，写数据选择电路包括：第一反相器至第六反相器。其中，第一反相器的输入端耦接第一写入线。第一反相器的输出端耦接第一节点。第一反相器的第一使能端耦接拷贝命令信号线。第一反相器的第二使能端耦接第二反相器的输出端。第二反相器的输入端耦接拷贝命令信号线。第二反相器的输出端耦接第三反相器的第一使能端。第三反相器的输入端耦接第一读取线。第三反相器的输出端耦接第一节点。第三反相器的第二使能端耦接拷贝命令信号线。第四反相器的输入端耦接第二写入线。第四反相器的输出端耦接第二节点。第四反相器的第一使能端耦接拷贝命令信号线。第四反相器的第二使能端耦接第五反相器的输出端。第五反相器的输入端耦接拷贝命令信号线。第五反相器的输出端耦接第六反相器的第一使能端。第六反相器的输入端耦接第二读取线。第六反相器的第二使能端耦接拷贝命令信号线。第六反相器的输出端耦接第二节点。
在本公开的一些实施例中，写数据控制电路包括：写数据传输电路、以及第一预充电控制电路。其中，写数据传输电路包括：第七反相器、第八反相器、第一晶体管至第四晶体管。其中，第七反相器的输入端耦接第一节点。第七反相器的输出端耦接第四晶体管的控制极。第八反相器的输入端耦接第二节点。第八反相器的输出端耦接第三晶体管的控制极。第一晶体管的控制极耦接第一节点。第一晶体管的第一极耦接第一差分数据总线。第一晶体管的第二极耦接第一电压端。第二晶体管的控制极耦接第二节点。第二晶体管的第一极耦接第一电压端。第二晶体管的第二极耦接第二差分数据总线。第三晶体管的第一极耦接第二电压端。第三晶体管的第二极耦接第一差分数据总线。第四晶体管的第一极耦接第二差分数据总线。第四晶体管的第二极耦接第二电压端。第一预充电控制电路包括：第五晶体管、第六晶体管、以及第七晶体管。其中，第五晶体管的控制极耦接第六晶体管的控制极和第一预充电信号线。第五晶体管的第一极耦接第一电压端。第五晶体管的第二极耦接第一差分数据总线。第六晶体管的第一极耦接第一电压端。第六晶体管的第二极耦接第二差分数据总线。第七晶体管的控制极耦接第一预充电信号线。第七晶体管的第一极耦接第一差分数据总线。第七晶体管的第二极耦接第二差分数据总线。
在本公开的一些实施例中，读数据控制电路包括：第一预充电控制电路、第二预充电控制电路、传输电路、检测放大电路、数据锁存电路、第一与非门、以及第九反相器。其中，第一预充电控制电路被配置为：在来自第一预充电信号线的第一预充电信号处于有效电平的情况下，将第一差分数据总线和第二差分数据总线的电压预充电至第一电压。第一与非门的第一输入端耦接传输选通信号线。第一与非门的第二输入端耦接读使能信号线。从第一与非门的输出端输出第二预充电信号。第二预充电控制电路被配置为：在第二预充电信号处于有效电平的情况下，将第一传输数据线和第二传输数据线的电压预充电至第一电压。传输电路被配置为：在来自传输选通信号线的传输选通信号处于有效电平的情况下，将第一差分数据总线的电压传输至第一传输数据线，将第二差分数据总线的电压传输至第二传输数据线。第九反相器的输入端耦接读使能信号线。从第九反相器的输出端输出来自读使能信号线的读使能信号的反相信号。检测放大电路被配置为：在读使能信号的反相信号处于有效电平的情况下，根据第一传输数据线的电压和第二传输数据线的电压之间的电压差来生成放大信号。数据锁存电路被配置为：在读使能信号处于有效电平的情况下，根据放大信号来生成读取数据对。
在本公开的一些实施例中，第一预充电控制电路包括：第五晶体管、第六晶体管、以及第七晶体管。其中，第五晶体管的控制极耦接第六晶体管的控制极和第一预充电信号线。第五晶体管的第一极耦接第一电压端。第五晶体管的第二极耦接第一差分数据总线。第六晶体管的第一极耦接第一电压端。第六晶体管的第二极耦接第二差分数据总线。第七晶体管的控制极耦接第一预充电信号线。第七晶体管的第一极耦接第一差分数据总线。第七晶体管的第二极耦接第二差分数据总线。
在本公开的一些实施例中，传输电路包括：第八晶体管、以及第九晶体管。其中，第八晶体管的控制极耦接第九晶体管的控制极和传输选通信号线。第八晶体管的第一极耦接第一差分数据总线。第八晶体管的第二极耦接第一传输数据线。第九晶体管的第一极耦接第二差分数据总线。第九晶体管的第二极耦接第二传输数据线。
在本公开的一些实施例中，第二预充电控制电路包括：第十晶体管、第十一晶体管、以及第十二晶体管。其中，第十晶体管的控制极耦接第十一晶体管的控制极、第十二晶体管的控制极和第一与非门的输出端。第十晶体管的第一极耦接第一传输数据线。第十晶体管的第二极耦接第一电压端。第十一晶体管的第一极耦接第二传输数据线。第十一晶体管的第二极耦接第一电压端。第十二晶体管的第一极耦接第一传输数据线。第十二晶体管的第二极耦接第二传输数据线。
在本公开的一些实施例中，检测放大电路包括：第十三晶体管至第十七晶体管。其中，第十三晶体管的控制极耦接第十四晶体管的控制极、第十五晶体管的第二极、第十六晶体管的第二极以及第二传输数据线。第十三晶体管的第一极耦接第一电压端。第十三晶体管的第二极耦接第一传输数据线、第十四晶体管的第二极、第十五晶体管的控制极和第十六晶体管的控制极。第十四晶体管的第一极耦接第十六晶体管的第一极和第十七晶体管的第一极。第十五晶体管的第一极耦接第一电压端。第十七晶体管的控制极耦接第九反相器的输出端。第十七晶体管的第二极耦接第二电压端。
在本公开的一些实施例中，数据锁存电路包括：第十反相器、第十一反相器、以及第十二反相器。其中，第十反相器的输入端耦接第二传输数据线。第十反相器的输出端耦接第一读取线、第十一反相器的输入端和第十二反相器的输出端。第十反相器的第一使能端耦接读使能信号线。第十反相器的第二使能端耦接第九反相器的输出端。第十一反相器的输出端耦接第二读取线和第十二反相器的输入端。
在本公开的一些实施例中，存储阵列的架构是8F2折叠位线阵列架构。存储阵列中在列方向上相邻的两个数据选择器之间设置有两个检测放大器。该两个数据选择器中的每个数据选择器对应一个检测放大器，该检测放大器用于放大经由其对应的数据选择器输入的差分数据对。
附图说明
为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
图1是存储单元和检测放大器的示例性电路图；
图2是具有8F2折叠位线阵列架构的存储阵列的局部示例性电路图；
图3是一种存储结构的示意性框图；
图4是根据本公开的实施例的存储结构的示意性框图；
图5是图4所示的存储结构的局部示意性框图；
图6是图5所示的框图对应的示例性电路图；
图7是执行读数据操作时的时序图；
图8是执行写数据操作和拷贝数据操作时的时序图；
图9a是一种存储阵列的局部电路图；以及
图9b是根据本公开的实施例的存储阵列的局部电路图。
需要注意的是，附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
图3示出一种存储结构300的示意性框图。该存储结构300包括：存储阵列250、读数据控制电路310、写数据控制电路320、数据输出缓存330、以及数据输入缓存340。
读数据控制电路310被配置为：经由第一差分数据总线MIOT和第二差分数据总线MIOB从存储阵列250读取第一差分数据对，根据第一差分数据对来生成读取数据对，并经由第一读取线DRDAT和第二读取线DRDAB二者向数据输出缓存330提供读取数据对。
数据输出缓存330被配置为：存储读取数据对并向输入/输出端口输出读取数据对。读取数据对可经由输入/输出端口被提供给外部数据队列DQ。
数据输入缓存340被配置为：存储经由输入/输出端口输入的写入数据对，并经由第一写入线DWBLSLT和第二写入线DWBLSLB二者向写数据控制电路320提供写入数据对。
写数据控制电路320被配置为：根据写入数据对来生成第二差分数据对，经由第一差分数据总线MIOT和第二差分数据总线MIOB将第二差分数据对写入存储阵列250。
在数据传输时，整个存储阵列250共用第一差分数据总线MIOT和第二差分数据总线MIOB。在实现存储阵列250的存储单元数据拷贝时，需要经过激活-读命令-预充电-激活-写命令的过程，存储单元的数据需要经过外部输入/输出端口先读出来再写回去。该过程需要经过读取延时和写延时，花费时间较长。
图4示出根据本公开的实施例的存储结构400的示意性框图。该存储结构400包括：存储阵列250、读数据控制电路310、写数据控制电路320、数据输出缓存330、数据输入缓存340、以及写数据选择电路460。
存储阵列250中的所有存储单元共用第一差分数据总线MIOT和第二差分数据总线MIOB。
读数据控制电路310耦接第一差分数据总线MIOT、第二差分数据总线MIOB、第一读取线DRDAT和第二读取线DRDAB。读数据控制电路310被配置为：经由第一差分数据总线MIOT和第二差分数据总线MIOB从存储阵列250读取第一差分数据对，根据第一差分数据对来生成读取数据对，并经由第一读取线DRDAT和第二读取线DRDAB二者向数据输出缓存330和写数据选择电路460二者提供读取数据对。在本公开的一些实施例中，读取数据对可以被认为是第一差分数据对的二进制表示。
数据输出缓存330耦接第一读取线DRDAT、第二读取线DRDAB以及拷贝命令信号线COPY。数据输出缓存330被配置为：存储读取数据对并向输入/输出端口输出读取数据对。在来自拷贝命令信号线COPY的拷贝信号处于有效电平的情况下，数据输出缓存330可以不处理读取数据对。
数据输入缓存340耦接第一写入线DWBLSLT和第二写入线DWBLSLB。数据输入缓存340被配置为：存储经由输入/输出端口输入的写入数据对，并经由第一写入线DWBLSLT和第二写入线DWBLSLB二者向写数据选择电路460提供写入数据对。
写数据选择电路460耦接第一读取线DRDAT、第二读取线DRDAB、第一写入线DWBLSLT、第二写入线DWBLSLB、第一节点N1和第二节点N2。写数据选择电路460被配置为：在拷贝信号处于有效电平的情况下，经由第一节点N1和第二节点N2将读取数据对提供给写数据控制电路320，以及在拷贝信号处于无效电平的情况下，经由第一节点N1和第二节点N2将写入数据对提供给写数据控制电路320。拷贝信号的有效电平指示当前正在执行拷贝命令。
写数据控制电路320耦接第一节点N1、第二节点N2、第一差分数据总线MIOT和第二差分数据总线MIOB。写数据控制电路320被配置为：根据从写数据选择电路460接收到的数据对来生成第二差分数据对，经由第一差分数据总线MIOT和第二差分数据总线MIOB将第二差分数据对写入存储阵列250。
在实现存储阵列250的存储单元数据拷贝时，从一个存储单元中读取的数据可在存储结构内部通过写数据选择电路460来直接提供给写数据控制电路320以便写入另一个存储单元，不需要经过外部输入/输出端口先读出来再写回去。该过程不需要经过读取延时和写延时，因此执行拷贝命令所花费的时间可显著减少。
图5示出图4所示的存储结构的局部示意性框图。写数据控制电路520经由第三节点N3耦接第一差分数据总线MIOT，并经由第四节点N4耦接第二差分数据总线MIOB。写数据控制电路520包括：写数据传输电路521、以及第一预充电控制电路511。读数据控制电路510包括：第一预充电控制电路511、第二预充电控制电路512、传输电路513、检测放大电路514、数据锁存电路515、第一与非门NAND1、以及第九反相器NG9。在本公开的一些实施例中，写数据控制电路520可与读数据控制电路510共用第一预充电控制电路511。
第一预充电控制电路511经由第三节点N3耦接第一差分数据总线MIOT，并经由第四节点N4耦接第二差分数据总线MIOB。第一预充电控制电路511被配置为：在来自第一预充电信号线MIOEQB的第一预充电信号处于有效电平的情况下，将第一差分数据总线MIOT和第二差分数据总线MIOB的电压预充电至第一电压V1。
写数据传输电路521经由第三节点N3耦接第一差分数据总线MIOT，并经由第四节点N4耦接第二差分数据总线MIOB。写数据传输电路521被配置为：在第一差分数据总线MIOT和第二差分数据总线MIOB的电压被预充电至第一电压V1之后，根据从写数据选择电路560接收到的数据对来生成第二差分数据对，并经由第一差分数据总线MIOT和第二差分数据总线MIOB将第二差分数据对写入存储阵列。
第一与非门NAND1的第一输入端耦接传输选通信号线DRATGB。第一与非门NAND1的第二输入端耦接读使能信号线DRAEB。从第一与非门NAND1的输出端输出第二预充电信号。
第二预充电控制电路512经由第五节点N5耦接第一传输数据线MIOTT，并经由第六节点N6耦接第二传输数据线MIOBB。第二预充电控制电路512被配置为：在第二预充电信号处于有效电平的情况下，将第一传输数据线MIOTT和第二传输数据线MIOBB的电压预充电至第一电压V1。
传输电路513经由第五节点N5耦接第一传输数据线MIOTT，并经由第六节点N6耦接第二传输数据线MIOBB。传输电路513被配置为：在来自传输选通信号线DRATGB的传输选通信号处于有效电平的情况下，将第一差分数据总线MIOT的电压传输至第一传输数据线MIOTT，将第二差分数据总线MIOB的电压传输至第二传输数据线MIOBB。
第九反相器NG9的输入端耦接读使能信号线DRAEB。从第九反相器NG9的输出端输出来自读使能信号线DRAEB的读使能信号的反相信号DRAET。
检测放大电路514经由第六节点N6耦接第二传输数据线MIOBB。检测放大电路514耦接第九反相器NG9的输出端。检测放大电路514被配置为：在读使能信号的反相信号DRAET处于有效电平的情况下，根据第一传输数据线MIOTT的电压和第二传输数据线MIOBB的电压之间的电压差来生成放大信号。当第一传输数据线MIOTT的电压和第二传输数据线MIOBB的电压之间的电压差大于第一预设值(正值，例如150mV)时，放大信号处于低电平。当第一传输数据线MIOTT的电压和第二传输数据线MIOBB的电压之间的电压差小于第二预设值(负值，例如-150mV)时，放大信号处于高电平。
数据锁存电路515经由第六节点N6耦接第二传输数据线MIOBB。数据锁存电路515耦接读使能信号线DRAEB和第九反相器NG9的输出端。数据锁存电路515还耦接第一读取线DRDAT和第二读取线DRDAB。数据锁存电路515被配置为：在读使能信号处于有效电平的情况下，根据放大信号来生成读取数据对。
图6示出图5所示的框图对应的示例性电路图。写数据选择电路660包括：第一反相器NG1至第六反相器NG6。其中，第一反相器NG1的输入端耦接第一写入线DWBLSLT。第一反相器NG1的输出端耦接第一节点N1。第一反相器NG1的第一使能端耦接拷贝命令信号线COPY。第一反相器NG1的第二使能端耦接第二反相器NG2的输出端。第二反相器NG2的输入端耦接拷贝命令信号线COPY。第二反相器NG2的输出端耦接第三反相器NG3的第一使能端。第三反相器NG3的输入端耦接第一读取线DRDAT。第三反相器NG3的输出端耦接第一节点N1。第三反相器NG3的第二使能端耦接拷贝命令信号线COPY。第四反相器NG4的输入端耦接第二写入线DWBLSLB。第四反相器NG4的输出端耦接第二节点N2。第四反相器NG4的第一使能端耦接拷贝命令信号线COPY。第四反相器NG4的第二使能端耦接第五反相器NG5的输出端。第五反相器NG5的输入端耦接拷贝命令信号线COPY。第五反相器NG5的输出端耦接第六反相器NG6的第一使能端。第六反相器NG6的输入端耦接第二读取线DRDAB。第六反相器NG6的第二使能端耦接拷贝命令信号线COPY。第六反相器NG6的输出端耦接第二节点N2。
写数据控制电路620包括：写数据传输电路621、以及第一预充电控制电路611。其中，写数据传输电路621包括：第七反相器NG7、第八反相器NG8、第一晶体管M1至第四晶体管M4。其中，第七反相器NG7的输入端耦接第一节点N1。第七反相器NG7的输出端耦接第四晶体管M4的控制极。第八反相器NG8的输入端耦接第二节点N2。第八反相器NG8的输出端耦接第三晶体管M3的控制极。第一晶体管M1的控制极耦接第一节点N1。第一晶体管M1的第一极耦接第一差分数据总线MIOT。第一晶体管M1的第二极耦接第一电压端V1。第二晶体管M2的控制极耦接第二节点N2。第二晶体管M2的第一极耦接第一电压端V1。第二晶体管M2的第二极耦接第二差分数据总线MIOB。第三晶体管M3的第一极耦接第二电压端V2。第三晶体管M3的第二极耦接第一差分数据总线MIOT。第四晶体管M4的第一极耦接第二差分数据总线MIOB。第四晶体管M4的第二极耦接第二电压端V2。
读数据控制电路610包括：第一预充电控制电路611、第二预充电控制电路612、传输电路613、检测放大电路614、数据锁存电路615、第一与非门NAND1、以及第九反相器NG9。
第一预充电控制电路611包括：第五晶体管M5、第六晶体管M6、以及第七晶体管M7。其中，第五晶体管M5的控制极耦接第六晶体管M6的控制极和第一预充电信号线MIOEQB。第五晶体管M5的第一极耦接第一电压端V1。第五晶体管M5的第二极耦接第一差分数据总线MIOT。第六晶体管M6的第一极耦接第一电压端V1。第六晶体管M6的第二极耦接第二差分数据总线MIOB。第七晶体管M7的控制极耦接第一预充电信号线MIOEQB。第七晶体管M7的第一极耦接第一差分数据总线MIOT。第七晶体管M7的第二极耦接第二差分数据总线MIOB。
传输电路613包括：第八晶体管M8、以及第九晶体管M9。其中，第八晶体管M8的控制极耦接第九晶体管M9的控制极和传输选通信号线DRATGB。第八晶体管M8的第一极耦接第一差分数据总线MIOT。第八晶体管M8的第二极耦接第一传输数据线MIOTT。第九晶体管M9的第一极耦接第二差分数据总线MIOB。第九晶体管M9的第二极耦接第二传输数据线MIOBB。
第二预充电控制电路612包括：第十晶体管M10、第十一晶体管M11、以及第十二晶体管M12。其中，第十晶体管M10的控制极耦接第十一晶体管M11的控制极、第十二晶体管M12的控制极和第一与非门NAND1的输出端。第十晶体管M10的第一极耦接第一传输数据线MIOTT。第十晶体管M10的第二极耦接第一电压端V1。第十一晶体管M11的第一极耦接第二传输数据线MIOBB。第十一晶体管M11的第二极耦接第一电压端V1。第十二晶体管M12的第一极耦接第一传输数据线MIOTT。第十二晶体管M12的第二极耦接第二传输数据线MIOBB。
检测放大电路614包括：第十三晶体管M13至第十七晶体管M17。其中，第十三晶体管M13的控制极耦接第十四晶体管M14的控制极、第十五晶体管M15的第二极、第十六晶体管M16的第二极以及第二传输数据线MIOBB。第十三晶体管M13的第一极耦接第一电压端V1。第十三晶体管M13的第二极耦接第一传输数据线MIOTT、第十四晶体管M14的第二极、第十五晶体管M15的控制极和第十六晶体管M16的控制极。第十四晶体管M14的第一极耦接第十六晶体管M16的第一极和第十七晶体管M17的第一极。第十五晶体管M15的第一极耦接第一电压端V1。第十七晶体管M17的控制极耦接第九反相器NG9的输出端。第十七晶体管M17的第二极耦接第二电压端V2。
数据锁存电路615包括：第十反相器NG10、第十一反相器NG11、以及第十二反相器NG12。其中，第十反相器NG10的输入端耦接第二传输数据线MIOBB。第十反相器NG10的输出端耦接第一读取线DRDAT、第十一反相器NG11的输入端和第十二反相器NG12的输出端。第十反相器NG10的第一使能端耦接读使能信号线DRAEB。第十反相器NG10的第二使能端耦接第九反相器NG9的输出端。第十一反相器NG11的输出端耦接第二读取线DRDAB和第十二反相器NG12的输入端。
在图6的示例中，从第一电压端V1输入高电压信号，第二电压端V2接地。第一晶体管M1、第二晶体管M2、第五晶体管M5至第十三晶体管M13、以及第十五晶体管M15是PMOS晶体管。第三晶体管M3、第四晶体管M4、第十四晶体管M14、第十六晶体管M16以及第十七晶体管M17是NMOS晶体管。第一反相器NG1、第三反相器NG3、第四反相器NG4、第六反相器NG6以及第十反相器NG10的两个使能端被输入的是一对差分使能信号。本领域技术人员应理解，基于上述发明构思对图6所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图6所示的示例不同的设置。
本领域技术人员应理解，图6中的写数据选择电路660的内部结构是示例性的，还可以通过其他电路来实现写数据选择电路660。本公开的实施例不限制写数据选择电路660的具体实现方式。
在上下文中，高电平和低电平是相对而言的，低电平是比高电平更低的电平。
图7示出执行读数据操作时的时序图。下面结合图6和图7的示例来说明根据本公开的实施例的存储结构在执行读数据操作时的工作过程。在第一预充电信号MIOEQB处于有效电平(低电平)时，第五晶体管M5至第七晶体管M7导通，第一电压对第一差分数据总线MIOT(在图7中由实线表示)和第二差分数据总线MIOB(在图7中由虚线表示)进行预充电。在传输选通信号DRATGB和读使能信号DRAEB都处于无效电平(高电平)时，第十晶体管M10至第十二晶体管M12导通，第一电压对第一传输数据线MIOTT(在图7中由实线表示)和第二传输数据线MIOBB(在图7中由虚线表示)进行预充电。
在T1时刻之前第一预充电信号MIOEQB从有效电平(低电平)翻转为无效电平(高电平)，第五晶体管M5至第七晶体管M7截止，对第一差分数据总线MIOT和第二差分数据总线MIOB的预充电已经完成。传输选通信号DRATGB从无效电平(高电平)翻转为有效电平(低电平)，第十晶体管M10至第十二晶体管M12截止，对第一传输数据线MIOTT和第二传输数据线MIOBB的预充电已经完成。
在列信号YS翻转为有效电平(高电平)时，第一差分数据总线MIOT和第二差分数据总线MIOB连接到位线，第一差分数据对能够通过第一差分数据总线MIOT和第二差分数据总线MIOB传出存储阵列。
在T1时刻，传输选通信号DRATGB翻转为有效电平(低电平)，第八晶体管M8和第九晶体管M9导通，第一差分数据总线MIOT的电压被传输至第一传输数据线MIOTT，第二差分数据总线MIOB的电压被传输至第二传输数据线MIOBB。
在T2时刻，读使能信号DRAEB翻转为有效电平(低电平)，第十七晶体管M17导通。第一传输数据线MIOTT的电压为高电平，第二传输数据线MIOBB的电压为低电平，因此，第十三晶体管M13和第十六晶体管M16导通，第十四晶体管M14和第十五晶体管M15截止。第二传输数据线MIOBB的电压被拉低到地，放大信号处于低电平。
数据锁存电路615根据放大信号来生成读取数据对，从而在T3时刻观察到第一读取线DRDAT(在图7中由实线表示)的电压翻转为高电平，第二读取线DRDAB(在图7中由虚线表示)的电压翻转为低电平。
图8示出执行写数据操作和拷贝数据操作时的时序图。下面结合图6和图8的示例来说明根据本公开的实施例的存储结构在执行写数据操作和拷贝数据操作时的工作过程。在第一预充电信号MIOEQB处于有效电平(低电平)时，第五晶体管M5至第七晶体管M7导通，第一电压对第一差分数据总线MIOT(在图8中由实线表示)和第二差分数据总线MIOB(在图8中由虚线表示)进行预充电。
在t1时刻之前第一预充电信号MIOEQB从有效电平(低电平)翻转为无效电平(高电平)，第五晶体管M5至第七晶体管M7截止，对第一差分数据总线MIOT和第二差分数据总线MIOB的预充电已经完成。
在t1时刻，拷贝信号COPY处于无效电平(低电平)，第一反相器NG1和第四反相器NG4被使能，第三反相器NG3和第六反相器NG6被停用。第一写入线DWBLSLT(在图8中由实线表示)的低电平和第二写入线DWBLSLB(在图8中由虚线表示)的高电平使得第一晶体管M1和第四晶体管M4截止，第二晶体管M2和第三晶体管M3导通。因此，第一差分数据总线MIOT的电压为低电平，第二差分数据总线MIOB的电压为高电平。在列信号YS翻转为有效电平(高电平)时，第一差分数据总线MIOT和第二差分数据总线MIOB连接到位线，第二差分数据对经由第一差分数据总线MIOT和第二差分数据总线MIOB写入存储阵列。
在t2时刻，拷贝信号COPY处于有效电平(高电平)，第一反相器NG1和第四反相器NG4被停用，第三反相器NG3和第六反相器NG6被使能。第一读取线DRDAT(在图8中由实线表示)的高电平和第二读取线DRDAB(在图8中由虚线表示)的低电平使得第一晶体管M1和第四晶体管M4导通，第二晶体管M2和第三晶体管M3截止。因此，在列信号YS处于有效电平(高电平)时(在t3时刻)，第一差分数据总线MIOT的电压为高电平，第二差分数据总线MIOB的电压为低电平。第一差分数据总线MIOT和第二差分数据总线MIOB连接到位线，第二差分数据对经由第一差分数据总线MIOT和第二差分数据总线MIOB写入存储阵列。
图9a示出一种存储阵列的局部电路图。存储阵列的架构是8F2折叠位线阵列架构。存储阵列中在列方向上相邻的两个数据选择器MUX之间设置有一个检测放大器SA。如果同时激活共用一个检测放大器SA的不同字线，则位线或位线对上会同时产生变化，无法判断检测放大器SA所得数据的准确性。在图9a所示的8F2折叠位线阵列架构中，如果激活字线ACT0，则与它共用检测放大器SA的字线ACT1需要等字线ACT0预充电关断才能进行激活。
为提高存储阵列的访问数量和速度，本公开的实施例提出图9b所示的存储阵列结构。图9b示出根据本公开的实施例的存储阵列的局部电路图。存储阵列中在列方向上相邻的两个数据选择器MUX之间设置有两个检测放大器SA。该两个数据选择器MUX中的每个数据选择器MUX对应一个检测放大器SA，该检测放大器SA用于放大经由其对应的数据选择器MUX输入的差分数据对。图9b所示的存储阵列在图9a所示的存储阵列的基础上增加检测放大器SA，会将原存储阵列细分成若干子阵列，从各子阵列角度而言，不同子阵列操作互不影响，可以实现同时激活字线ACT0和字线ACT1。采用图9b所示的存储阵列的存储结构在执行拷贝命令时只需激活-读命令-激活-写命令操作，而无需在激活命令之前进行预充电操作，可以实现更快速的拷贝过程。而且在一个子阵列被激活的同时另个子阵列可进行刷新(Refresh)操作，从而减少存储阵列的刷新时间。
综上所述，根据本公开的实施例的存储结构通过增加写数据选择电路能够实现存储单元数据在存储结构内部进行拷贝。根据本公开的实施例的存储结构通过增加检测放大器，能够进一步提高拷贝速度，并提高存储阵列字线访问的数量和速度。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种存储结构，包括：存储阵列、读数据控制电路、写数据控制电路、数据输出缓存、数据输入缓存、以及写数据选择电路，
其中，所述读数据控制电路被配置为：经由第一差分数据总线和第二差分数据总线从所述存储阵列读取第一差分数据对，根据所述第一差分数据对来生成读取数据对，并经由第一读取线和第二读取线二者向所述数据输出缓存和所述写数据选择电路二者提供所述读取数据对；
所述数据输出缓存被配置为：存储所述读取数据对并向输入/输出端口输出所述读取数据对；
所述数据输入缓存被配置为：存储经由所述输入/输出端口输入的写入数据对，并经由第一写入线和第二写入线二者向所述写数据选择电路提供所述写入数据对；
所述写数据选择电路被配置为：在拷贝信号处于有效电平的情况下，经由第一节点和第二节点将所述读取数据对提供给所述写数据控制电路，以及在所述拷贝信号处于无效电平的情况下，经由所述第一节点和所述第二节点将所述写入数据对提供给所述写数据控制电路；
所述写数据控制电路被配置为：根据从所述写数据选择电路接收到的数据对来生成第二差分数据对，经由所述第一差分数据总线和所述第二差分数据总线将所述第二差分数据对写入所述存储阵列。
2.根据权利要求1所述的存储结构，其中，所述写数据选择电路包括：第一反相器至第六反相器，
其中，所述第一反相器的输入端耦接所述第一写入线，所述第一反相器的输出端耦接所述第一节点，所述第一反相器的第一使能端耦接拷贝命令信号线，所述第一反相器的第二使能端耦接第二反相器的输出端；
所述第二反相器的输入端耦接所述拷贝命令信号线，所述第二反相器的输出端耦接第三反相器的第一使能端；
所述第三反相器的输入端耦接所述第一读取线，所述第三反相器的输出端耦接所述第一节点，所述第三反相器的第二使能端耦接所述拷贝命令信号线；
第四反相器的输入端耦接所述第二写入线，所述第四反相器的输出端耦接所述第二节点，所述第四反相器的第一使能端耦接所述拷贝命令信号线，所述第四反相器的第二使能端耦接第五反相器的输出端；
所述第五反相器的输入端耦接所述拷贝命令信号线，所述第五反相器的输出端耦接所述第六反相器的第一使能端；
所述第六反相器的输入端耦接所述第二读取线，所述第六反相器的第二使能端耦接所述拷贝命令信号线，所述第六反相器的输出端耦接所述第二节点。
3.根据权利要求1所述的存储结构，其中，所述写数据控制电路包括：写数据传输电路、以及第一预充电控制电路，
其中，写数据传输电路包括：第七反相器、第八反相器、第一晶体管至第四晶体管，
其中，所述第七反相器的输入端耦接所述第一节点，所述第七反相器的输出端耦接所述第四晶体管的控制极；
所述第八反相器的输入端耦接所述第二节点，所述第八反相器的输出端耦接第三晶体管的控制极；
所述第一晶体管的控制极耦接所述第一节点，所述第一晶体管的第一极耦接所述第一差分数据总线，所述第一晶体管的第二极耦接第一电压端；
第二晶体管的控制极耦接所述第二节点，所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第二差分数据总线；
所述第三晶体管的第一极耦接第二电压端，所述第三晶体管的第二极耦接所述第一差分数据总线；
所述第四晶体管的第一极耦接所述第二差分数据总线，所述第四晶体管的第二极耦接所述第二电压端；
其中，所述第一预充电控制电路包括：第五晶体管至第七晶体管；
其中，所述第五晶体管的控制极耦接第六晶体管的控制极和第一预充电信号线，所述第五晶体管的第一极耦接所述第一电压端，所述第五晶体管的第二极耦接所述第一差分数据总线；
所述第六晶体管的第一极耦接所述第一电压端，所述第六晶体管的第二极耦接所述第二差分数据总线；
所述第七晶体管的控制极耦接所述第一预充电信号线，所述第七晶体管的第一极耦接所述第一差分数据总线，所述第七晶体管的第二极耦接所述第二差分数据总线。
4.根据权利要求1所述的存储结构，其中，所述读数据控制电路包括：第一预充电控制电路、第二预充电控制电路、传输电路、检测放大电路、数据锁存电路、第一与非门、以及第九反相器，
其中，所述第一预充电控制电路被配置为：在来自第一预充电信号线的第一预充电信号处于有效电平的情况下，将所述第一差分数据总线和所述第二差分数据总线的电压预充电至第一电压；
所述第一与非门的第一输入端耦接传输选通信号线，所述第一与非门的第二输入端耦接读使能信号线，从所述第一与非门的输出端输出第二预充电信号；
所述第二预充电控制电路被配置为：在所述第二预充电信号处于有效电平的情况下，将第一传输数据线和第二传输数据线的电压预充电至所述第一电压；
所述传输电路被配置为：在来自所述传输选通信号线的传输选通信号处于有效电平的情况下，将所述第一差分数据总线的电压传输至所述第一传输数据线，将所述第二差分数据总线的电压传输至所述第二传输数据线；
所述第九反相器的输入端耦接所述读使能信号线，从所述第九反相器的输出端输出来自所述读使能信号线的读使能信号的反相信号；
所述检测放大电路被配置为：在所述读使能信号的反相信号处于有效电平的情况下，根据所述第一传输数据线的电压和所述第二传输数据线的电压之间的电压差来生成放大信号；
所述数据锁存电路被配置为：在所述读使能信号处于有效电平的情况下，根据所述放大信号来生成所述读取数据对。
5.根据权利要求4所述的存储结构，其中，所述第一预充电控制电路包括：第五晶体管、第六晶体管、以及第七晶体管，
其中，所述第五晶体管的控制极耦接所述第六晶体管的控制极和所述第一预充电信号线，所述第五晶体管的第一极耦接第一电压端，所述第五晶体管的第二极耦接所述第一差分数据总线；
所述第六晶体管的第一极耦接所述第一电压端，所述第六晶体管的第二极耦接所述第二差分数据总线；
所述第七晶体管的控制极耦接所述第一预充电信号线，所述第七晶体管的第一极耦接所述第一差分数据总线，所述第七晶体管的第二极耦接所述第二差分数据总线。
6.根据权利要求4所述的存储结构，其中，所述传输电路包括：第八晶体管、以及第九晶体管，
其中，所述第八晶体管的控制极耦接所述第九晶体管的控制极和所述传输选通信号线，所述第八晶体管的第一极耦接所述第一差分数据总线，所述第八晶体管的第二极耦接所述第一传输数据线；
所述第九晶体管的第一极耦接所述第二差分数据总线，所述第九晶体管的第二极耦接所述第二传输数据线。
7.根据权利要求4所述的存储结构，其中，所述第二预充电控制电路包括：第十晶体管、第十一晶体管、以及第十二晶体管，
其中，所述第十晶体管的控制极耦接所述第十一晶体管的控制极、所述第十二晶体管的控制极和所述第一与非门的输出端；
所述第十晶体管的第一极耦接所述第一传输数据线，所述第十晶体管的第二极耦接第一电压端；
所述第十一晶体管的第一极耦接所述第二传输数据线，所述第十一晶体管的第二极耦接所述第一电压端；
所述第十二晶体管的第一极耦接所述第一传输数据线，所述第十二晶体管的第二极耦接所述第二传输数据线。
8.根据权利要求4所述的存储结构，其中，所述检测放大电路包括：第十三晶体管至第十七晶体管，
其中，所述第十三晶体管的控制极耦接第十四晶体管的控制极、第十五晶体管的第二极、第十六晶体管的第二极以及所述第二传输数据线，所述第十三晶体管的第一极耦接第一电压端，所述第十三晶体管的第二极耦接所述第一传输数据线、第十四晶体管的第二极、所述第十五晶体管的控制极和第十六晶体管的控制极；
所述第十四晶体管的第一极耦接所述第十六晶体管的第一极和所述第十七晶体管的第一极；
所述第十五晶体管的第一极耦接所述第一电压端；
所述第十七晶体管的控制极耦接所述第九反相器的输出端，所述第十七晶体管的第二极耦接第二电压端。
9.根据权利要求4所述的存储结构，其中，所述数据锁存电路包括：第十反相器、第十一反相器、以及第十二反相器，
其中，所述第十反相器的输入端耦接所述第二传输数据线，所述第十反相器的输出端耦接所述第一读取线、所述第十一反相器的输入端和所述第十二反相器的输出端，所述第十反相器的第一使能端耦接所述读使能信号线，所述第十反相器的第二使能端耦接所述第九反相器的输出端；
所述第十一反相器的输出端耦接所述第二读取线和所述第十二反相器的输入端。
10.根据权利要求1所述的存储结构，其中，所述存储阵列的架构是8F2折叠位线阵列架构，所述存储阵列中在列方向上相邻的两个数据选择器之间设置有两个检测放大器，所述两个数据选择器中的每个数据选择器对应一个检测放大器，该检测放大器用于放大经由其对应的数据选择器输入的差分数据对。
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