KR100351083B1 - 소비 전력을 저감할 수 있는 반도체 장치 - Google Patents

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Abstract

소스 전위 제어 회로(141n)에 의해 기록할 때에 공통 소스선(141e)에 전원 전위 VDD2(<VDD1)를 제공하고, 데이터 반전이 끝나면 전원 전위 VDD1을 제공하여 리스토어한다. 따라서, 복수의 제조 프로세스를 사용하지 않고도 전원 전위를 낮추어 저소비 전력화를 도모할 수 있다.

Description

소비 전력을 저감할 수 있는 반도체 장치{SEMICONDUCTOR DEVICE WITH DECREASED POWER CONSUMPTION}
본 발명은 반도체 장치에 관한 것으로, 특히 다이나믹·랜덤 액세스·메모리의 전위 제어에 관한 것이다.
퍼스널 컴퓨터나 워크스테이션은, 데이터를 기억하기 위한 메모리를 구비하고 있다. 메모리 중에는 대용량으로 데이터의 판독, 기입이 가능한 메모리인 DRAM(Dynamic Random Access Memory)가 있으며, 퍼스널 컴퓨터나 워크스테이션등에서 메인 메모리로서 이용되고 있다. 또한 최근, DRAM과 산술 연산 회로 등의 로직 회로를 동일 칩에 형성한 DRAM 혼재 LSI가 디지털 스틸 카메라나 노트북 퍼스널 컴퓨터에서 이용되고 있다.
DRAM의 메모리셀은 1 트랜지스터와 1 캐패시터로 구성되어 있다. 이 캐패시터에의 전하의 축적 유무에 의해서 1 메모리셀은 1 비트의 정보를 기억한다. DRAM의 소비 전력을 저감하기 위해서는, 전원 전압을 낮추는 것이 일반적이다. 그러나, 단순히 전원 전압을 낮추면 메모리셀에 축적되는 전하량이 적어진다. 이를 방지하기 위해서는, 캐패시터의 용량을 크게 하는 것이 바람직하다. 이는, 캐패시터의 형태를 3차원 구조를 갖는 스택형으로 하여 캐패시터의 전극의 면적을 크게 하거나, 캐패시터의 유전막을 Ta2O3등의 고유전율 재료로 형성하고 비유전율을 크게 함으로써 실현할 수 있다.
캐패시터를 3차원 구조로 하거나, 그 유전막을 고유전율 재료로 형성하는 기술은 모두 채용되어 오고 있다. 그러나, 저전압화에 의해서 한층 더 저소비 전력화를 진행시키기 위해서는, 보다 복잡한 3차원 구조의 캐패시터나 보다 고유전율의 재료가 필요하게 된다. 따라서 제조 프로세스가 복잡하게 되고, 제조 비용이 높아지게 된다.
본 발명의 목적은 소비 전력이 저감된 반도체 장치를 제공하는 것이다. 본 발명은, 요약하면, 반도체 장치에 있어서 비트선쌍, 제1, 제2 소스선, 센스 앰프, 소스 전위 제어 회로를 포함한다.
비트선쌍은, 복수의 메모리셀이 접속된다. 센스 앰프는, 비트선쌍 및 제1,제2 소스선에 접속되고, 비트선쌍 중 전위가 높은 한쪽의 비트선의 전위를 상기 제1 소스선의 전위로, 다른쪽의 전위를 상기 제2 소스선의 전위로 증폭한다. 소스 전위 제어 회로는, 기록 동작이 요구되었을 때는, 상기 제1 소스선에 제1 전위를 제공하고, 상기 제2 소스선에 상기 제1 전위보다도 낮은 제2 전위를 제공한 후, 기록 데이터가 상기 비트선쌍에 제공되면 상기 제1 전위보다 높은 제3 전위를 상기 제1 소스선에 제공한다.
본 발명의 다른 국면에 따르면, 반도체 장치에 있어서 제1 및 제2 비트선쌍, N채널 센스 앰프, 제1 N채널 MOS 트랜지스터쌍, 제2 N채널 MOS 트랜지스터쌍, 제1 및 제2 P채널 센스 앰프, 소스 전위 제어 회로, 로우 디코더를 포함한다.
제1 및 제2 비트선쌍은, 각각에 복수의 메모리셀이 접속된다. N채널 센스 앰프는, 제1 및 제2 비트선쌍에 공통으로 설치된다. 제1 N채널 MOS 트랜지스터쌍은, N채널 센스 앰프와 제1 비트선쌍 간에 접속된다. 제2 N채널 MOS 트랜지스터쌍은, N채널 센스 앰프와 제2 비트선쌍 간에 접속된다.
제1 및 제2 P채널 센스 앰프는, 제1 및 제2 비트선쌍의 각각에 접속되고, 각각이 소스선에 접속되어, 접속된 비트선쌍의 한쪽의 비트선의 전위를 상기 소스선의 전위로 증폭한다.
소스 전위 제어 회로는, 기록 동작이 요구되었을 때는, 소스선에 제1 전위를 제공하고, 기록 데이터가 상기 제1, 제2 비트선쌍 중 어느 한쪽에 제공되면 제1 전위보다 높은 제3 전위를 소스선에 제공한다. 로우 디코더는, 제1 및 제2 N채널 MOS 트랜지스터쌍의 게이트에 제2 전위 이하의 소정의 전위를 제공한다.
본 발명의 또 다른 국면에 따르면, 반도체 장치에 있어서 제1, 제2 뱅크를 포함한다.
제1 뱅크는 복수의 메모리셀이 접속되는 제1 비트선쌍과, 제1, 제2 소스선과, 제1 비트선쌍 및 제1, 제2 소스선에 접속되고 상기 제1 비트선쌍 중 전위가 높은 한쪽의 비트선의 전위를 상기 제1 소스선의 전위로, 다른쪽의 전위를 상기 제2 소스선의 전위로 증폭하는 제1 센스 앰프와, 기록 동작이 요구되었을 때는, 제1 소스선에 제1 전위를 제공하고, 제2 소스선에 제1 전위보다도 낮은 제2 전위를 제공한 후, 기록 데이터가 비트선쌍에 제공되면 제1 전위보다 높은 제3 전위를 제1 소스선에 제공하는 제1 소스 전위 제어 회로를 포함한다.
제2 뱅크는, 복수의 메모리셀이 접속되는 제2 비트선쌍과, 제3, 제4 소스선과, 제2 비트선선쌍 및 제3, 제4 소스선에 접속되고 제2 비트선쌍 중 전위가 높은 한쪽의 비트선의 전위를 제3 소스선의 전위로, 다른쪽의 전위를 제4 소스선의 전위로 증폭하는 제2 센스 앰프와, 기록 동작이 요구되었을 때는, 제3 소스선에 제1 전위를 제공하고, 제4 소스선에 제2 전위를 제공한 후, 기록 데이터가 제2 비트선쌍에 제공되면 제3 전위를 제3 소스선에 제공하는 제2 소스 전위 제어 회로를 포함한다.
그리고, 제2 뱅크는, 제1 뱅크의 기록 동작과 오버랩하여 기록 동작이 행해진다.
따라서 본 발명의 주된 이점은, 기록 시에 소스선의 전위를 낮게 함으로써 소비 전력을 저감할 수 있다는 것이다.
본 발명의 다른 이점은, 비트선과 N채널 센스 앰프 간에 설치되어 있는 분리 게이트용 트랜지스터의 게이트 전위를 낮출 수 있고, 소비 전력을 저감할 수 있는 것이다.
본 발명의 또 다른 이점은, 기록시에 소스선의 전위를 낮춤으로써 속도 저하를 뱅크 동작에 의해 극복할 수 있는 것이다.
도 1은 본 발명의 실시예 1의 DRAM 혼재 LSI를 나타내는 블록도
도 2는 본 발명의 실시예 1의 DRAM 혼재 LSI에 있어서의 DRAM을 나타내는 블록도.
도 3은 본 발명의 실시예 1의 DRAM 혼재 LSI에 있어서의 메모리 어레이를 나타내는 블록도.
도 4는 본 발명의 실시예 1의 DRAM 혼재 LSI에 있어서의 메모리 어레이를 나타내는 회로도.
도 5는 본 발명의 실시예 1의 DRAM 혼재 LSI에 있어서의 소스 전위 제어 회로를 나타내는 회로도.
도 6은 본 발명의 실시예 1의 DRAM 혼재 LSI에 있어서의 DRAM의 기록(write) 동작을 나타내는 타이밍도.
도 7은 본 발명의 실시예 1의 DRAM 혼재 LSI에 있어서의 DRAM의 판독(read) 동작을 나타내는 타이밍도.
도 8은 본 발명의 실시예 1의 DRAM 혼재 LSI에 있어서의 DRAM의 리프레시 동작을 나타내는 타이밍도.
도 9는 본 발명의 실시예 2의 DRAM 혼재 LSI를 나타내는 블록도.
도 10은 본 발명의 실시예 3의 DRAM 혼재 LSI를 나타내는 블록도.
도 11은 본 발명의 실시예 4의 DRAM 혼재 LSI에 있어서의 소스 전위 제어 회로를 나타내는 회로도.
도 12는 본 발명의 실시예 4의 DRAM 혼재 LSI에 있어서의 강압 컨버터를 나타내는 회로도.
도 13은 본 발명의 실시예 4의 DRAM 혼재 LSI에 있어서의 DRAM의 기록 동작을 나타내는 타이밍도.
도 14는 본 발명의 실시예 5의 DRAM 혼재 LSI에 있어서의 소스 전위 제어 회로를 나타내는 회로도.
도 15는 본 발명의 실시예 5의 DRAM 혼재 LSI에 있어서의 DRAM의 기록 동작을 나타내는 타이밍도.
도 16은 본 발명의 실시예 5의 DRAM 혼재 LSI에 있어서의 DRAM의 판독 및 리프레시 동작을 나타내는 타이밍도.
도 17은 본 발명의 실시예 6의 DRAM 혼재 LSI에 있어서의 소스 전위 제어 회로를 나타내는 회로도.
도 18은 본 발명의 실시예 7의 DRAM 혼재 LSI에 있어서의 데이터 버스 프리 차지 회로를 나타내는 회로도.
도 19는 본 발명의 실시예 8의 DRAM 혼재 LSI에 있어서의 데이터 버스 프리 차지 회로를 나타내는 회로도.
도 20은 본 발명의 실시예 9의 DRAM 혼재 LSI에 있어서의 메모리 어레이를 나타내는 회로도.
도 21은 본 발명의 실시예 11의 DRAM 혼재 LSI에 있어서의 기록 동작을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : DRAM
110 : 코맨트 디코더
100a : 전원 노드
140 : 뱅크
141a : 비트선쌍
141b : 센스 앰프
141ba : N채널 센스 앰프
141bb : P채널 센스 앰프
141e, 141ea, 141eb, 141f : 공통 소스선
141h : N채널 트랜지스터쌍
141i : 로컬 데이터 버스
141j : 공통 소스선
N8, N9 : N채널 MOS 트랜지스터
141k : 글로벌 데이터 버스
141m : 데이터 버스 프리 차지 회로
141n : 소스 전위 제어 회로
141na : 전위 스위치
141nb : 센스 전원선
141nc : P채널 트랜지스터
141ng : N채널 트랜지스터
141nf : 캐패서티
142 : 로우 디코더
143 : 컬럼 디코더
162, 163 : 강압 컨버터
200 : 로직 회로
실시예 1.
이하, 발명의 실시예인 DRAM 혼재 LSI에 관해서, 도 1 내지 도 8에 기초하여 설명한다.
도 1을 참조하여, DRAM 혼재 LSI는 동일 칩 CH 상에 형성된 DRAM(100)과 로직 회로(200)를 구비한다. DRAM(100)과 로직 회로(200)는, 예를 들면 128비트나 256비트라는 넓은 버스 폭의 데이터 버스에 의해 접속되고, 데이터 DQ의 교환을 하고 있다. 또한, DRAM(100)과 로직 회로(200)는 DRAM(100)의 오퍼레이션을 지시하기 위한 코맨트 CMD를 로직 회로(200)로부터 DRAM(100)에 전달하기 위한 컨트롤 버스로 연결되어 있다. 또한, DRAM(100)과 로직 회로(200)는, 로직 회로(200)로부터 DRAM(100)에 어드레스 신호 ADD를 전달하기 위한 어드레스 버스에 의해서도 연결되어 있다.
DRAM 혼재 LSI는, 또한 전원 핀(1-4)을 구비한다. 전원 핀(1-4)의 각각에는 전원 전위 VDD1, VDD2, VDD3및 VSS가 외부로부터 공급된다. 전원 전위 VDD1, VDD2, VDD3및 VSS는, 예를 들면 이 실시예에서는 2.0V, 1.0V, 2.5V 및 0V(그라운드)로 하고 있다. 전원 전위 VDD1, VDD2및 VDD3은 하이 레벨의 전위로서 사용되고, 전원 전위 VSS는 로우 레벨의 전위로서 사용된다.
DRAM(100)은 전원 전위 VDD1, VDD2, VDD3및 VSS를 받아 동작한다. DRAM(100)은 로직 회로(200)로부터 제공된 코맨트 CMD에 따른 동작을 실행한다. 이 코맨트 CMD에 의해 판독 동작이 요구되었을 때에는, DRAM(100)은 어드레스 신호 ADD에서 지정된 어드레스의 메모리셀에 기억된 데이터를 로직 회로에 출력한다. 또한, 기록 동작이 요구되었을 때에는, DRAM(100)은 어드레스 신호 ADD에서 지정된 어드레스의 메모리셀에, 로직 회로(200)로부터 제공된 데이터를 저장한다. DRAM(100)은 전원 전위 VDD1및 VDD2를 받아 동작하는 메모리 어레이와, 전원 전위 VDD3을 받아 동작하는 주변 회로 및 I/O 회로를 포함한다.
로직 회로(200)는 전원 전위 VDD3및 VSS를 받아 동작한다. 로직 회로(200)는 DRAM(100)에 기억된 데이터를 판독하여, 판독 데이터에 연산을 행하고, 연산 결과로서 데이터를 DRAM(100)에 기록한다. 연산은 예를 들면, 논리 연산과 산술 연산을 포함한다. 산술 연산에는 예를 들면 가산, 승산이 있다. 다른 예로는 DRAM(100)에 프로그램을 기억시켜 두고, 로직 회로(200)가 DRAM(100)으로부터 프로그램을 데이터 DQ로서 판독하고, 판독한 프로그램을 실행한다고 하는 동작을 시키는 방법도 생각된다.
도 2는 DRAM(100)의 개략적인 블록도이다. 도 2를 참조하면, DRAM(100)은 코맨트 디코더(110)를 구비한다. 코맨트 디코더(110)는, 로직 회로(200)로부터 제공되는 각종의 제어 신호 (예를 들면, 클럭 인에이블 신호 CKE, 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE 및 데이터 마스크 신호 DM)를, 클럭 신호 CLK에 동기하여 래치하고, 이들 제어 신호를 디코드한다. 이들 제어 신호의 논리 조합에 의해 오퍼레이션 코맨트가 지정된다. 도 1에서는 이들의 제어 신호를 총칭하여 CMD로 나타내고 있다. 코맨트 디코더(110)는 제공된 코맨트를 디코드하여, 이 코맨트에 응답하여 DRAM (100)의 동작을 제어하기 위한, 복수종의 내부 제어 신호를 출력한다.
또한, DRAM(100)은, 로우 어드레스 버퍼 및 리프레시 카운터(120)를 구비한다. 로우 어드레스 버퍼 및 리프레시 카운터(120)는 로직 회로(200)로부터 제공되는 복수의 어드레스 신호 비트를 포함하는 어드레스 신호 ADD를 받아 로우 어드레스 신호 및 내부의 뱅크 어드레스 신호를 신호를 출력한다. 로우 어드레스 버퍼 및 리프레시 카운터(120)는, 코맨트 디코더(110)로부터의 내부 제어 신호가, 판독 또는 기록 동작이 요구된 것을 나타내면, 어드레스 신호 ADD를 로우 어드레스 신호 및 내부 뱅크 어드레스 신호로서 공급한다.
로우 어드레스 버퍼 및 리프레시 카운터(120)는 또, 코맨트 디코더(110)로부터의 내부 제어 신호가, 리프레시 동작이 요구된 것을 나타내면, 어드레스 신호 ADD와는 상관없이, 스스로 로우 어드레스 신호 및 내부 뱅크 어드레스 신호를 생성하여 공급한다.
DRAM(100)은 또한, 컬럼 어드레스 버퍼(130)를 구비한다. 컬럼 어드레스 버퍼(130)는, 로직 회로(200)로부터 제공되는 어드레스 신호 ADD를 받아 컬럼 어드레스 신호 및 내부 버퍼 어드레스 신호를 출력한다. 컬럼 어드레스 버퍼(130)는, 코맨트 디코더(110)로부터의 내부 제어 신호에 응답하여, 어드레스 신호 ADD를 컬럼 어드레스 신호 및 내부 버퍼 어드레스 신호로서 공급한다.
또한, DRAM(100)은, 뱅크 A, B, C 및 D로 불리는 복수의 뱅크(140)를 구비한다. 각 뱅크는 복수의 메모리셀이 복수행 및 복수열로 배치되는 메모리 어레이(141), 메모리 어레이(141)의 행을 선택하기 위한 로우 디코더(142), 및 메모리 어레이(141)의 열을 선택하기 위한 컬럼 디코더(143)를 구비한다. 각 뱅크(140)는 다른 뱅크에서 선택되는 메모리셀의 어드레스와는 독립한 어드레스의 메모리셀을 선택할 수 있도록 구성되어 있다. 즉, 다른 뱅크에서 어떤 메모리셀이 선택되어 있다하더라도, 각 뱅크의 임의의 메모리셀을 선택할 수 있다.
로우 디코더(142)는, 로우 어드레스 버퍼 및 리프레시 카운터(120)로부터의 로우 어드레스 신호 및 내부 버퍼 어드레스 신호를 디코드한다. 그리고, 내부 버퍼 어드레스 신호에 따른 뱅크(140)의, 로우 어드레스 신호에 따른 행의 메모리셀을 선택한다.
컬럼 디코더(143)는, 컬럼 어드레스 버퍼(130)로부터의 컬럼 어드레스 신호 및 내부 버퍼 어드레스 신호를 디코드한다. 그리고, 선택된 행의 메모리셀의 데이터 중, 내부 뱅크 어드레스 신호에 따른 뱅크(140)의, 컬럼 어드레스 신호에 따른 열의 데이터를 선택한다.
또한, DRAM(100)은 데이터 컨트롤러 및 입출력 버퍼(150)를 구비한다. 데이터 컨트롤러 및 입출력 버퍼(150)는, 코맨트 디코더(110)로부터의 내부 제어 신호에 응답하여, 클럭 신호 CLK에 동기하여, 메모리 어레이(141)로부터 로직 회로(200)에 데이터 DQ를 출력한다. 또한, 데이터 컨트롤러 및 입출력 버퍼(150)는, 코맨트 디코더(110)로부터의 내부 제어 신호에 응답하여, 클럭 신호 CLK에 동기하여 로직 회로(200)로부터 제공되는 데이터 DQ를 메모리 어레이(141)에 제공한다.
데이터 컨트롤러 및 입출력 버퍼(150)는, 판독 동작시에는, 컬럼 어드레스를 받아 CAS 레이턴시의 값에 따른 클럭 신호 CLK의 사이클이 경과한 시점으로부터 데이터DQ의 출력을 시작한다. 버스트 길이분의 데이터가, DRAM(100)과 로직 회로(200)를 연결하는 복수(예를 들면 128비트)의 데이터 버스의 각각에 대해, 직렬에 출력된다. 데이터 컨트롤러 및 입출력 버퍼(150)는, 컬럼 디코더(143)에 의해 선택된 메모리 어레이(141)로부터의 데이터를 각 데이터 버스에 직렬로 출력할 수 있다.
또한, 데이터 컨트롤러 및 입출력 버퍼(150)는, 기록 동작시는, DRAM(1 00)과 로직 회로(200)를 연결하는 복수의 데이터 버스의 각각에 직렬로 제공되는 버스트 길이분의 기록 데이터를, 클럭 신호 CLK에 동기하여 순차 내부에 받아들여, 컬럼 디코더(143)에 의해 선택된 메모리 어레이의 열에 기록 데이터를 제공한다. 또한, 데이터 마스크 신호 DM에 의해 기록 데이터의 일부를 받아들이지 않도록 하는 것이 가능하다.
도 2에 도시된 DRAM(100)의 각 블록 중, 코맨트 디코더(110), 로우 어드레스 버퍼 및 리프레시 카운터(120), 컬럼 어드레스 버퍼(130), 로우 디코더(142), 컬럼 디코더(143), 및 데이터 컨트롤러 및 입출력 버퍼(150)가 도 1에 도시된 주변 회로 및 I/O 회로에 포함된다. DRAM(100)은 또한, 전원 전위 VDD1과 VSS간의 중간 전위(VDD1+VSS)/2인 비트선의 프리 차지 전위 VBL등의 전위를 출력하기 위한 내부 전위 발생 회로(160)를 구비한다.
도 3은 메모리 어레이(141)의 구성을 나타내는 개략도이다. 도 3을 참조하여, 메모리 어레이(141)는 복수의 메모리 블록 MB1∼MBn을 포함한다. 각 메모리 블록 MBi(i=1∼n)는 복수의 비트선쌍(141a)을 포함한다. 또한, 메모리 어레이(141)는 복수의 센스 앰프 대역 SB1∼SBn+1을 포함한다. 각 센스 앰프 대역 SBj(j=1∼n+1)는, 복수의 센스 앰프(141b)를 포함한다. 메모리 블록 간에 위치하는 센스 앰프 대역은, 그 양측의 메모리 블록에 공통으로 설치된다. 즉, 이 메모리 어레이(141)에서는, 소위 공유 센스 앰프 구성이 채용되어 있다.
도 4는 메모리 어레이(141)의 일부를 나타내는 회로도이다. 도 4를 참조하여, 메모리 블록 MBi및 MBi+1의 각각은 복수행 및 복수열에 배치되는 복수의 메모리셀(141c)을 포함한다. 또한 메모리 블록 MBi및 MBi+1의 각각은, 복수행에 대응하여 배치되어 각각이 대응한 행에 배치된 메모리셀(141c)에 접속되는 복수의 워드선(141d)을 포함한다. 워드선(141d)는 도 2에 있어서 로우 디코더(142)에 접속된다. 로우 디코더(142)는 로우 어드레스 신호에 따른 워드선(141d)을 선택하여, 선택된 워드선(141d)에는 승압 전위 Vpp가 제공된다. 이 승압 전위 Vpp는 예를 들면 3.0V로 승압되어 있고 도 2에 있어서 내부 전위 발생 회로(160)로부터 발생되어 로우 디코더(142)에 제공되고 있다.
메모리 블록 MBi및 MBi+1의 각각은 또한, 복수열에 대응하여 배치되어 각각이 대응한 열에 배치된 메모리셀(141c)에 접속되는 복수의 비트선쌍(141a)을 포함한다. 각 메모리셀(141c)은, 한쪽의 전극에 전원 전위 VDD1과 VSS간의 중간 전위(VDD1+VSS)/2인 셀 플레이트 전위 VCP를 받는 메모리 캐패시터 CP를 포함한다. 이 셀 플레이트 전위 VCP는 내부 전위 발생 회로(160)로부터 발생된다. 각 메모리셀(141c)은, 또한 메모리 캐패시터 CP의 다른쪽의 전극과 대응하는 비트선쌍(141a) 중의 비트선 간에 접속되는 N채널형의 메모리 트랜지스터 TR를 포함한다.
센스 앰프 대역 SBi는, 복수의 센스 앰프(141b)를 포함한다. 각 센스 앰프(141b)는, 메모리 블록 MBi및 MBi+1중의 비트선쌍(141a)에 대해 공통으로 설치되어, 대응하는 비트선쌍(141a)에 접속된다. 각 센스 앰프(141a)는 또, 공통 소스선(141e, 141f)에 접속된다. 각 센스 앰프(141b)는 접속된 비트선쌍(141a)의 한쪽의 비트선의 전위를 공통 소스선(141e)의 전위로, 다른쪽의 전위를 공통 소스선(141f)의 전위로 증폭한다.
센스 앰프(141b)는, 크로스 커플형의 P채널 센스 앰프를 구성하는 P채널 MOS트랜지스터 P1 및 P2를 포함한다. P채널 MOS 트랜지스터 P1 및 P2의 소스는 공통 소스선(141e)에 접속된다. P채널 센스 앰프는, 접속된 비트선쌍(141a)의 한쪽의 비트선의 전위를 공통 소스선(141e)의 전위로 증폭한다. 센스 앰프(141b)는 또, 크로스 커플형의 N채널 센스 앰프를 구성하는 N채널 MOS 트랜지스터 N1 및 N2를 포함한다. N채널 MOS 트랜지스터 N1 및 N2의 소스는 공통 소스선(141f)에 접속된다. N채널 센스 앰프는, 접속된 비트선쌍(141a)의 다른쪽의 비트선의 전위를 공통 소스선(141f)의 전위로 증폭한다.
센스 앰프 대역 SBi는, 복수의 비트선 이퀄라이저(141g)를 포함한다. 각 비트선 이퀄라이저(141g)는, 센스 앰프(141b)와 마찬가지로 메모리 블록 MBi및 MBi+1중의 비트선쌍(141a)에 대해 공통으로 설치되어, 대응하는 비트선쌍(141a)에 접속된다. 각 비트선 이퀄라이저(141g)는 프리 차지 전위 VBL및 비트선 이퀄라이즈 신호 BLEQi를 받아, 비트선 이퀄라이즈 신호 BLEQi에 응답하여 비트선쌍(141a)의 각 비트선의 전위를 이퀄라이즈하고, 프리 차지 전위 VBL에 프리 차지한다.
비트선 이퀄라이저(141g)는, 대응하는 비트선쌍(141a) 에 포함되는 비트선의 전위를 이퀄라이즈하기 위한 N채널 MOS 트랜지스터 N3을 포함한다. 비트선 이퀄라이저(141g)는 또, 대응하는 비트선쌍(141a) 에 포함되는 비트선의 전위를 프리 차지 전위 VBL에 프리 차지하기 위한 N채널 MOS 트랜지스터 N4 및 N5를 포함한다. N채널 MOS 트랜지스터 N3, N4 및 N5의 게이트는, 비트선 이퀄라이즈 신호 BLEQi를 수신한다.
센스 앰프 대역 SBi는 또, 메모리 블록 MBi의 비트선쌍(141a)과 센스 앰프(141b) 간, 및 메모리 블록 MBi+1의 비트선쌍(141a)과 센스 앰프(141b) 간에 접속되는 복수의 N채널 트랜지스터쌍(141h)을 포함한다. N채널 트랜지스터쌍(141h)은, 비트선 아이솔레이션 신호 BLI2i-1또는 BLI2i에 응답하여, 대응하는 비트선쌍(141a)을 센스 앰프(141b) 및 비트선 이퀄라이저(141g)에 접속하거나, 대응하는 비트선쌍(141a)을 센스 앰프(141b) 및 비트선 이퀄라이저(141g)로부터 분리하기도 한다.
각 N채널 트랜지스터쌍(141h)은, N채널 MOS 트랜지스터 N6 및 N7을 포함한다. N채널 MOS 트랜지스터 N6 및 N7의 게이트는 비트선 아이솔레이션 신호 BLI2i-1또는 BLI2i를 받는다. 비트선 아이솔레이션 신호는, 로우 디코더(142)로부터 발생되고, 로우 어드레스 신호에 응답하여 선택적으로 로우 레벨(전원 전위 VSS)로 된다. 비트선 아이솔레이션 신호는, 승압 전위 VPP와 전원 전위 VSS간에서 진폭한다.
센스 앰프 대역 SBi는 또한, 비트선쌍(141a)과 로컬 데이터 버스(141i) 간에 접속되는 복수의 트랜스퍼 게이트(141j)를 포함한다. 이들의 트랜스퍼 게이트(41j)는 컬럼 디코더(143)로부터 제공되는 컬럼 선택 신호 CSL1-CSL4에 응답하여, 인접한 4개의 센스 앰프(141b)에 대응하는 메모리 블록 MBi또는 메모리 블록MBi+1중의 4개의 비트선쌍 중 1개를 선택적으로 로컬 데이터(141i)에 전기적으로 접속한다. 각 트랜스퍼 게이트(141j)는, N채널 MOS 트랜지스터 N8 및 N9를 포함한다. N채널 MOS 트랜지스터 N8 및 N9의 게이트는 컬럼 선택 신호 CSL1-CSL4중 어느 하나를 수신한다. 컬럼 선택 신호 CSL1-CSL4는, VDD3-VSS의 진폭을 갖는다.
로컬 데이터 버스(141i)는, 한쌍의 I/O선을 포함한다. 1개의 로컬 데이터 버스(141i)는 인접한 4개의 센스 앰프(141b)에 대해 공통으로 설치된다. 즉, 로컬 데이터 버스(141i)는 메모리 블록 MBi의 4개의 비트선쌍(141a)에 대해 공통으로 설치된다. 로컬 데이터 버스(141i)는 또, 메모리 블록 MBi+1의 4개의 비트선쌍(141a)에 대해서도 공통으로 설치된다. 로컬 데이터 버스(141i)는 워드선(141d)에 따라 연장한다.
글로벌 데이터 버스(141k)는 복수의 센스 앰프 대역 SBi의 복수의 로컬 데이터 버스(141i)에 대해 공통으로 접속된다. 글로벌 데이터 버스(141k)는 한쌍의 I/O선을 포함한다. 글로벌 데이터 버스(141k)는 비트선쌍(141a)을 따라서, 복수의 메모리 블록에 걸쳐 연장한다. 기록 동작시는, 글로벌 데이터 버스(141k) 및 로컬 데이터 버스(141i)로부터 도통 상태로 된 트랜스퍼 게이트(141j)를 통해 비트선쌍(141a)에 기록 데이터가 제공된다.
메모리 어레이(141)는, 로컬 데이터 버스(141i) 및 글로벌 데이터 J버스(141k)에 접속되는 데이터 버스 프리 차지 회로(141m)를 포함한다. 데이터버스 프리 차지 회로(141m)는, 데이터 버스 이퀄라이즈 신호 /DBEQ에 응답하여 데이터 버스(141i) 및 (141k)을 전원 전위 VDD1에 프리 차지하고, 판독 동작 및 기록 동작시에 데이터 버스(141i, 141k)의 프리 차지를 중단한다. 데이터 버스 프리 차지 회로(141m)는, 전원 전위 VDD1이 제공되는 전원선과 데이터 버스(141i, 141k) 간에 접속되는 한쌍의 P채널 트랜지스터 P3 및 P4를 포함한다. P채널 트랜지스터 P3 및 P4의 게이트는 데이터 버스 이퀄라이즈 신호 /DBEQ를 수신한다. 데이터 버스 이퀄라이즈 신호 /DBEQ는, 코맨트 디코더(110)로부터 발생되고, 판독 동작 및 기록 동작이 요구되었을 때에는 비활성의 하이 레벨(전원 전위 VDD3)로 된다. 리프레시 동작이 요구될 때에는 활성의 로우 레벨(전원 전위 VSS) 그 상태 그대로이다.
센스 앰프 대역 SBi는, 공통 소스선(141e, 141f)에 접속되는 소스 전위 제어 회로(141n)를 포함한다. 소스 전위 제어 회로(141n)는, 코맨트 디코더(110)로부터의 내부 제어 신호가, 기록 동작이 요구되어 있는 것을 나타내는 것에 응답하여, 공통 소스선(141e)에 전원 전위 VDD1보다도 낮은 전원 전위 VDD2를 제공하고, 기록 데이터가 비트선쌍(141a)에 제공된 후에 전원 전위 VDD1을 공통 소스선(141e)에 제공한다. 소스 전위 제어 회로(141n)는 기록 동작 이외의 판독 동작 또는 리프레시 동작이 요구되었을 때에는, 공통 소스선(141e)에 전원 전위 VDD2를 제공하지 않고, 전원 전위 VDD1만을 제공한다.
소스 전위 제어 회로(141n)는, 판독, 기록 및 리프레시 동작 중 어느 한쪽일 때에도, 공통 소스선(141f)에 접지 전위 VSS를 제공한다. 또한, 소스 전위 제어 회로(141n)는, 비트선쌍(141a)의 전위가 이퀄라이즈/프리 차지 되어 있을 때에는, 공통 소스선(141e, 141f)의 전위를 이퀄라이즈하고, 프리 차지 전위 VBL에 프리 차지한다.
도 5는 소스 전위 제어 회로(141n)를 나타내는 회로도이다. 도 5를 참조하여, 소스 전위 제어 회로(141n)는, 전원 전위 VDD1이 제공되는 전원 노드(100a) 및 전원 전위 VDD2가 제공되는 전원 노드(100b)에 접속되는 전위 스위치(141na)를 포함한다. 전위 스위치(141na)는, 저전위화 신호 LVDDi에 응답하여 전원 전위 VDD1및 전원 전위 VDD2의 한쪽을 센스 전원선(141nb)에 제공한다. 저전위화 신호 LVDDi및 /LVDDi는 상호 상보의 신호이다. 저전위화 신호 LVDDi및/LVDDi는 코맨트 디코더(110)로부터 제공되고, VDD3-VSS의 진폭을 갖는다. 또한, 저전위화 신호 LVDDi및 /LVDDi는 코맨트 디코더(110)에 제공되는 코맨트에 응답한다. 전위 스위치(141na)는, P채널 트랜지스터 P5 및 P6을 포함한다.
기록 동작의 요구에 응답하여, 저전위화 신호 LVDDi및/LVDDi가 각각 하이 레벨 및 로우 레벨로 된다. 이에 따라, 전원 전위 VDD1에 충전되어 있던 센스전원선(141nb)에 전원 전위 VDD1보다도 낮은 전원 전위 VDD2가 제공된다. 즉, 전위 스위치(141na)는, 기록 동작의 요구에 응답하여 전원 노드(100a)와 센스 전원선(141nb)를 분리한다. 그 후, 기록 데이터가 비트선쌍(141a)에 제공되면, 선택된 워드선(141d)이 리세트되기 전에, 저전위화 신호 LVDDi및/LVDDi는 각각 로우 레벨 및 하이 레벨로 된다. 이에 따라, 센스 전원선(141nb)에는 전원 전위 VDD1이 제공된다.
한편, 판독 동작 또는 리프레시 동작이 요구되었을 때에는, 저전위화 신호 LVDDi및/LVDDi는 각각 로우 레벨 및 하이 레벨로 유지된다. 따라서, 트랜지스터 P5는 온된 상태 그대로, P6은 오프 상태 그대로이기 때문에, 센스 전원선(141nb)에는 전원 전위 VDD1만이 계속해서 제공된다.
소스 전위 제어 회로(141n)는 또, 센스 전원선(141nb)과 공통 소스선(141e) 간에 접속되는 P채널 트랜지스터(141nc)를 포함한다. P채널 트랜지스터(141nc)의 게이트는 P채널 센스 앰프 인에이블 신호 /SEPi를 수신한다. 소스 전위 제어 회로(141n)는 또한, 전원 전위(접지 전위) Vss가 제공되는 전원 노드(100c)와 공통 소스선(141f) 간에 접속되는 N채널 트랜지스터(141nd)를 포함한다. N채널 트랜지스터(141nd)의 게이트는 N채널 센스 앰프 인에이블 신호 SENi를 수신한다.
소스 전위 제어 회로(141n)는 또한, 공통 소스선(141e) 및 (141f)에 접속되는 소스선 이퀄라이저(141ne)를 포함한다. 소스선 이퀄라이저(141ne)는, 비트선이퀄라이즈 신호 BLEQi에 응답하여, 공통 소스선(141e, 141f)의 전위를 이퀄라이즈하고, 공통 소스선(141e, 141f)을 프리 차지 전위 VBL에 프리 차지한다. 소스선 이퀄라이저(141ne)는, 이퀄라이즈를 위한 N채널 MOS 트랜지스터 N10을 포함한다. 소스선 이퀄라이저(141ne)는 또, 프리 차지를 위한 N채널 MOS 트랜지스터 N11 및 N12를 포함한다. N채널 MOS 트랜지스터 N10, N11 및 N12의 게이트는 비트선 이퀄라이즈 신호 BLEQi를 수신한다.
다음에 동작에 관해서 설명한다. 도 6은 기록 동작을 나타내는 타이밍도이다. 여기서는 메모리 블록 MBi의 좌측 아래(도 4를 참조)의 메모리셀(141c)에의 기록에 관해서 설명한다. 또한, 도 6은 메모리셀에는 하이 레벨의 데이터가 기억되어 있고, 로우 레벨의 기록 데이터가 기입되는 경우를 나타내고 있다. 우선, 기록 동작이 요구되는 시각 t1보다 전의 스탠바이시에서는, 비트선 이퀄라이즈 신호 BLEQi는 하이 레벨(VDD3)로 된다. 따라서, 비트선쌍(141a)을 구성하는 비트선의 전위 BL 및 /BL은 각각, 비트선 이퀄라이저(141g)에 의해 프리 차지 전위 VBL에 프리 차지 및 이퀄라이즈된다.
또한, 비트선 이퀄라이즈 신호 BLEQi가 하이 레벨로, 또한 센스 앰프 인에이블 신호 SENi및 /SEPi가 각각 비활성의 로우 레벨 및 하이 레벨이기 때문에, 공통 소스선(141e, 141f)의 전위는 소스선 이퀄라이저(141ne)에 의해 프리 차지 전위 VBL에 프리 차지 및 이퀄라이즈 된다. 또한, 저전위화 신호 LVDDi는 비활성의 로우 레벨로 되어 있기 때문에, 센스 전원선(141nb)의 센스 전원 전위 VDS는, 전원 전위 VDD1로 되어 있다. 또한, 데이터 버스 이퀄라이즈 신호 /DBEQ가 활성의 로우 레벨이므로, 글로벌 데이터 버스(141k) 및 로컬 데이터 버스(141i)의 전위 IO/IO는, 전원 전위 VDD1에 프리 차지 및 이퀄라이즈 되어 있다.
그리고, 기록 동작의 요구에 응답하여, 시각 t1에서 저전위화 신호 LVDDi가 활성의 하이 레벨(VDD3)로 변화한다. 이에 따라, 센스 전원선(141nb)의 전위 VDS는 전원 전위 VDD2로 변화한다. 또한, 비트선 이퀄라이즈 신호 BLEQi가 비활성의 로우 레벨로 변화하면, 비트선쌍(141a), 공통 소스선(141e, 141f)의 이퀄라이즈 및 프리 차지가 중단된다. 또한, 데이터 버스 이퀄라이즈 신호 /DBEQ가 비활성의 하이 레벨(VDD3)로 변화하면, 글로벌 데이터 버스(141k) 및 로컬 데이터 버스(141i)의 이퀄라이즈 및 프리 차지가 중단된다.
또한, 비트선 아이솔레이션 신호 BLI2i가 로우 레벨로 변화하면, 메모리 블록 MBi+1에 포함되는 비트선쌍(141a)은 센스 앰프(141b) 및 비트선 이퀄라이저(141g)로부터 분리된다. 비트선 아이솔레이션 신호 BLI2i-1은 하이 레벨(VPP) rm 상태 그대로이기 때문에, 메모리 블록 MBi에 포함되는 비트선쌍(141a)은 센스 앰프(141b)에 전기적으로 접속되어 있다.
그리고, 시각 t2에서 메모리 블록 MBi에 포함되는 복수의 워드선(141d) 중으로부터, 가장 아래(도 4를 참조)의 워드선(141d)이 선택된다. 선택된 워드선(141d)의 전위 WL은, 비활성의 로우 레벨(VSS)로부터 활성의 하이 레벨(VPP)로 변화한다. 이에 따라, 선택된 워드선(141d)에 접속되는 메모리셀(141c)로부터, 비트선쌍(141a)의 메모리셀(141c)이 접속되는 비트선에 전하가 이동하고, 이 비트선의 전위/BL은 프리 차지 전위 VB로부터 약간 상승한다.
그리고, 시각 t3에서 N채널 센스 앰프 인에이블 신호 SENi가 N채널 센스 앰프의 인에이블을 나타내는 하이 레벨(VDD3)로 변화한다. 이에 따라, 공통 소스선(141f)과 전원 전위 VSS가 제공되는 전원 노드(100c)가 도통하고, 공통 소스선(141f)의 전위는 전원 전위 VSS로 변화한다. 이에 따라, 센스 앰프(141b)의 트랜지스터 N1 및 N2로 구성되는 N채널 센스 앰프가 인에이블로 되어, 비트선의 전위 BL을 공통 소스선(141f)의 전위로 인하한다. 결과로서, 비트선의 전위 BL은 전원 전위 VSS로 변화한다.
그리고, 시각 t4에서 P채널 센스 앰프 인에이블 신호 /SEPi가 P채널 센스 앰프의 인에이블을 나타내는 로우 레벨로 변화한다. 이에 따라, 공통 소스선(141e)과 센스 전원선(141nb)이 도통하고, 공통 소스선(141e)에는 센스 전원선(141nb)의전위 VDS즉 전원 전위 VDD2가 제공된다. 이에 따라, 센스 앰프(141b)의 트랜지스터 PI 및 P2로 구성되는 P채널 센스 앰프가 인에이블로 되어, 비트선의 전위/BL을 공통 소스선(141e)의 전위로 인상한다. 결과로서, 비트선의 전위/BL은 전원 전위 VDD2로 변화한다.
그리고, 시각 t5에서 컬럼 선택 신호 CSL1이 활성의 하이 레벨(VDD3)로 변화한다. 다른 컬럼 선택 신호 CSL2-CSL4는 비활성의 로우 레벨 그 상태 그대로이다. 한편, 글로벌 데이터 버스(141k) 및 로컬 데이터 버스(141i)에, 기록 데이터가 전달되면, 데이터 버스를 구성하는 I/O선의 전위 IO 및/IO는 각각 하이 레벨 및 로우 레벨로 된다. 이에 따라, 로컬 데이터 버스(141i)로부터 트랜스퍼 게이트(141j)를 통해 비트선쌍(141a)에 기록 데이터가 전달된다. 결과로서, 비트선의 전위 BL 및/BL은 각각 하이 레벨(VDD2) 및 로우 레벨(VSS)로 반전된다.
그리고 시각 t6에서 저전위화 신호 LVDDi가 비활성의 로우 레벨로 변화하면 도 5에 있어서의 센스 전원선(141nb)은 전원 전위 VDD1이 제공되는 전원 노드(100a)와 접속된다. 이에 따라, 공통 소스선(141e)에는 전원 전위 VDD1이 제공된다. 결과로서, 비트선의 전위 BL은 전원 전위 VDD2로부터 전원 전위 VDD1로 변화한다.
그 후, 선택된 워드선(141d)의 전위 WL이 로우 레벨로 리세트되면, 메모리셀(141c)의 캐패시터 CP에는 전원 전위 VSS가 저장된다. 또한, 시각 t7에서비트선 이퀄라이즈 신호 BLEQi가 하이 레벨로 되면, 비트선 이퀄라이저(141g)에 의해 비트선의 전위 BL 및/BL은 프리 차지 전위 VBL에 프리 차지 및 이퀄라이즈된다. 한편, 데이터 버스 이퀄라이즈 신호 /DBEQ가 로우 레벨로 됨에 따라, 글로벌 및 로컬 데이터 버스(141k, 141i)의 전위 IO,/IO는 전원 전위 VDD1에 프리 차지 및 이퀄라이즈된다.
도 7은 판독 동작을 나타내는 타이밍도이다. 도 7에서는 메모리셀에는 하이 레벨의 데이터가 기억되어 있는 경우의, 메모리 블록 MBi의 좌측 아래(도 4를 참조)의 메모리셀(141c)로부터의 판독을 나타낸다. 판독 동작시는, 저전위화 신호 LVDDi는 로우 레벨(VDD3) 그 상태 그대로이다. 따라서, 센스 전원선(141nb)의 전위는 전원 전위 VDD1그 상태 그대로이다. 판독 동작의 요구에 응답하여, 시각 t1에서 비트선 이퀄라이즈 신호 BLEQi가 비활성의 로우 레벨로 변화하면, 비트선쌍(141a), 공통 소스선(141e, 141f)의 이퀄라이즈 및 프리 차지가 중단된다. 또한, 데이터 버스 이퀄라이즈 신호 /DBEQ가 비활성의 하이 레벨(VDD3)로 변화하면, 글로벌 데이터 버스(141k) 및 로컬 데이터 버스(141i)의 이퀄라이즈 및 프리 차지가 중단된다.
또한, 비트선 아이솔레이션 신호 BLI2i가 로우 레벨로 변화하면, 메모리 블록 MBi+1에 포함되는 비트선쌍(141a)은 센스 앰프(141b) 및 비트선 이퀄라이저(141g)로부터 분리된다. 비트선 아이솔레이션 신호 BLI2i-1은 하이 레벨(VPP) 그 상태 그대로이므로, 메모리 블록 MBi에 포함되는 비트선쌍(141a)은 센스 앰프(141b)에 전기적으로 접속되어 있다.
그리고, 시각 t2에서 메모리 블록 MBi에 포함되는 복수의 워드선(141d) 중으로부터, 가장 아래(도 4를 참조)의 워드선(141d)이 선택된다. 선택된 워드선(141d)의 전위 WL은, 비활성의 로우 레벨(VSS)로부터 활성의 하이 레벨(VPP)로 변화한다. 이에 따라, 선택된 워드선(141d)에 접속되는 메모리셀(141c)로부터, 비트선쌍(141a)의 메모리셀(141c)이 접속되는 비트선에 전하가 이동하고, 이 비트선의 전위/BL은 프리 차지 전위 VBL로부터 약간 상승한다.
그리고, 시각 t3에서 N채널 센스 앰프 인에이블 신호 SENi가 N채널 센스 앰프의 인에이블을 나타내는 하이 레벨(VDD3)로 변화한다. 이에 따라, 공통 소스선(141f)과 전원 전위 VSS가 제공되는 전원 노드(100c)가 도통하고, 공통 소스선(141f)의 전위는 전원 전위 Vss로 변화한다. 이에 따라, 센스 앰프(141b)의 트랜지스터 N1 및 N2로 구성되는 N채널 센스 앰프가 인에이블로 되어, 비트선의 전위 BL을 공통 소스선(141f)의 전위로 인하한다. 결과로서, 비트선의 전위 BL은 전원 전위 Vss로 변화한다.
그리고, 시각 t4에서 P채널 센스 앰프 인에이블 신호 /SEPi가 P채널 센스 앰프의 인에이블을 나타내는 로우 레벨로 변화한다. 이에 따라, 공통 소스선(141e)과 센스 전원선(141nb)이 도통하고, 공통 소스선(141e)에는 센스 전원선(141nb)의전위 VDS, 즉 전원 전위 VDD1이 제공된다. 이에 따라, 센스 앰프(141b)의 트랜지스터 P1 및 P2로 구성되는 P채널 센스 앰프가 인에이블로 되어, 비트선의 전위/BL을 공통 소스선(141e)의 전위로 인상한다. 결과로서, 비트선의 전위/BL은 전원 전위 VDD1로 변화한다.
그리고, 시각 t5에서 컬럼 선택 신호 CSL1이 활성의 하이 레벨(VDD3)로 변화한다. 다른 컬럼 선택 신호 CSL2-CSL4는 비활성의 로우 레벨 그 상태 그대로이다. 센스 앰프(141b)에 의해 증폭된 비트선쌍(141a) 상의 전위는, 트랜스퍼 게이트(141j)를 통해 로컬 데이터 버스(141i) 및 글로벌 데이터 버스에 전달된다. 결과로서, 데이터 버스를 구성하는 I/O선의 전위 IO 및/IO는 각각 로우 레벨 및 하이 레벨로 된다. 이와 같이 하여 판독 데이터가 글로벌 데이터 버스(141k)로 출력된다.
그 후, 선택된 워드선(141d)의 전위 WL이 로우 레벨로 리세트되면, 메모리셀(141c)의 캐패시터 CP에는 전원 전위 VDD1이 저장된다. 또한, 시각 t6에서 비트선 이퀄라이즈 신호 BLEQi가 하이 레벨로 되면, 비트선 이퀄라이저(141g)에 의해 비트선의 전위 BL 및/BL은 프리 차지 전위 VBL에 프리 차지 및 이퀄라이즈된다. 한편, 데이터 버스 이퀄라이즈 신호 /DBEQ가 로우 레벨로 됨에 따라, 글로벌 및 로컬 데이터 버스(141k, 141i)의 I/O선의 전위 IO 및/IO는 전원 전위 VDD1에 프리 차지 및 이퀄라이즈된다.
도 8은 리프레시 동작을 나타내는 타이밍도이다. 도 8에서는 메모리셀에는 하이 레벨의 데이터가 기억되어 있는 경우의 메모리 블록 MBi의 가장 아래(도 4를 참조)의 메모리셀(141c)의 행의 리프레시를 나타낸다. 리프레시 동작시는, 판독 동작시와 마찬가지로, 저전위화 신호 LVDDi는 로우 레벨(VDD3) 그 상태 그대로이다. 따라서, 센스 전원선(141nb)의 전위는 전원 전위 VDD1그 상태 그대로이다. 덧붙여, 데이터 버스 이퀄라이즈 신호 /DBEQ는 로우 레벨대로 있다. 따라서, 글로벌 데이터 버스(141k) 및 로컬 데이터 버스(141i)의 I/O선의 전위 IO 및/IO은, 전원 전위 VDD1에 이퀄라이저 및 프리 차지된 그 상태 그대로이다. 또한, 컬럼 선택 신호 CSL1-CSL4는 모두 비활성의 로우 레벨 그 상태 그대로이다.
리프레시 동작의 요구에 응답하여, 시각 t1에서 비트선 이퀄라이즈 신호 BLEQi가 비활성의 로우 레벨로 변화하면, 비트선쌍(141a), 공통 소스선(141e, 141f)의 이퀄라이즈 및 프리 차지가 중단된다. 또한, 비트선 아이솔레이션 신호 BLI2i가 로우 레벨로 변화하면, 메모리 블록 MBi+1에 포함되는 비트선쌍(141a)은 센스 앰프(141b) 및 비트선 이퀄라이저(141g)로부터 분리된다. 비트선 아이솔레이션 신호 BLI2i-1은 하이 레벨(VPP) 그 상태 그대로이기 때문에, 메모리 블록 MBi에 포함되는 비트선쌍(141a)은 센스 앰프(141b)에 전기적으로 접속되어 있다.
그리고, 시각 t2에서 메모리 블록 MBi에 포함되는 복수의 워드선(141d) 중으로부터, 가장 아래(도 4를 참조)의 워드선(141d)이 선택된다. 선택된 워드선(141d)의 전위 WL은, 비활성의 로우 레벨(VSS)로부터 활성의 하이 레벨(VPP)로 변화한다. 이에 따라, 선택된 워드선(141d)에 접속되는 메모리셀(141c)로부터, 비트선쌍(141a)의 메모리셀(141c)이 접속되는 비트선에 전하가 이동하고, 이 비트선의 전위/BL은 프리 차지 전위 VBL로부터 약간 상승한다.
그리고, 시각 t3에서 N채널 센스 앰프 인에이블 신호 SENi가 N채널 센스 앰프의 인에이블을 나타내는 하이 레벨(VDD3)로 변화한다.이에 따라, 공통 소스선(141f)과 전원 전위 VSS가 제공되는 전원 노드(100c)가 도통하고, 공통 소스선(141f)의 전위는 전원 전위 VSS로 변화한다. 이에 따라, 센스 앰프(141b)의 트랜지스터 N1 및 N2로 구성되는 N채널 센스 앰프가 인에이블이로 되어, 비트선의 전위 BL을 공통 소스선(141f)의 전위로 인하한다. 결과로서, 비트선의 전위 BL은 전원 전위 Vss로 변화한다.
그리고, 시각 t4에서 P채널 센스 앰프 인에이블 신호 /SEPi가P채널 센스 앰프의 인에이블을 나타내는 로우 레벨로 변화한다. 이에 따라, 공통 소스선(141e)과 센스 전원선(141nb)이 도통하고, 공통 소스선(141e)에는 센스 전원선(141nb)의 전위VDS, 즉 전원 전위 VDD1이 제공된다. 이에 따라, 센스 앰프(141b)의 트랜지스터 P1 및 P2로 구성되는 P채널 센스 앰프가 인에이블로 되어, 비트선의 전위/BL을 공통 소스선(141e)의 전위로 인상한다. 결과로서, 비트선의 전위/BL은 전원 전위VDD1로 변화한다.
그 후, 선택된 워드선(141d)의 전위 WL이 로우 레벨로 리세트되면, 메모리셀(141c)의 캐패시터 CP에는 전원 전위 VDD1이 저장된다. 또한, 시각 t5에서 비트선 이퀄라이즈 신호 BLEQi가 하이 레벨이 되면, 비트선 이퀄라이저(141g)에 의해 비트선의 전위 BL 및/BL은 프리 차지 전위 VBL에 프리 차지 및 이퀄라이즈된다.
이상과 같이, 이 실시예 1에서는, 기록 동작시는 비트선의 하이 레벨을 전원 전위 VDD1보다도 낮은 VDD2로 하고 있다. 따라서, 메모리셀(141c)에 기억되어 있던 데이터의 반전 데이터를 기록하는 경우, 기록 데이터가 비트선쌍에 제공될 때에는 곧 로우 레벨로 방전될 것인 하이 레벨의 비트선을 전원 전위 VDD1까지 충전하지 않고서, 그것보다도 낮은 전원 전위 VDD2까지의 충전으로 완료하고 있기 때문에, 기록 동작의 소비 전력이 저감된다.
또한, 판독 및 리프레시 동작시는, 기록 동작시와 달라서 전원 전위 VDD2를 거치지 않고, 비트선의 하이 레벨을 전원 전위 VDD1로 하고 있다. 따라서, 판독 및 리프레시 동작을, 기록 동작시와 같이 저속화시키지 않고서 완료된다. 결과로서, 판독 및 리프레시 동작을 저속화시키지 않고서, 기록 동작의 소비 전력이 저감된 DRAM를 얻을 수 있다.
이 실시예 1에서는, 기록 동작이 요구될 때에는 언제나 비트선의 하이 레벨을 전원 전위 VDD1보다도 낮은 VDD2로 하고 있다. 그러나, 새롭게 저소비 기록 코맨트를 정의하여, 이 저소비 기록 코맨트가 입력되었을 때에 비트선의 하이 레벨이 전원 전위 VDD1보다도 낮은 VDD2로 되도록 하여도 좋다. 이러한 새로운 저소비 기록 코맨트를 정의했을 때에는, 통상의 기록 동작이 요구되었을 때에는, 종래와 마찬가지의 기록 동작을 행한다.
실시예 2.
이하에, 본 발명의 다른 실시예에 관해서 도 9에 기초하여 설명한다. 이 실시예 2의 DRAM 혼재 LSI가 실시예 1의 DRAM 혼재 LSI와 다른 점은, 실시예 1에서는 전원 전위 VDD1및 VDD2는 반도체 칩 CH의 외부에서 전원 핀(1, 2)을 통해 제공되어 있던 것에 반해, 이 실시예 2에서는 외부로부터 전원 핀(5)을 통해 외부 전원 전위 VDD4를 받아, 그 외에 외부 전원 전위 VDDD4를 기초로 내부에서 전원 전위 VDD1및 VDD2를 발생시키고 있는 점이다. 그 외는 실시예 1과 동일하다. 이하, 이 다른 점에 관해서 설명한다.
도 9는 도 1과 대비되는, DRAM 혼재 LSI의 개략 블록도이다. 도 9를 참조하여, DRAM 혼재 LSI는 도 1에 도시된 2개의 전원 핀(1, 2) 대신에, 1개의 전원 핀(5)을 구비한다. 이 전원핀(5)에는, 외부 전원 전위 VDD4가 제공된다. 이 전원 전위 VDD4는 예를 들면 3.3V의 전위이다. DRAM(100)은 외부 전원 전위 VDD4를 받아, 외부 전원 전위 VDD4를 기초로 전원 전위 VDD1을 발생하는 강압 컨버터(161)를 구비한다. DRAM(100)은 또한, 외부 전원 전위 VDD4를 받아, 외부 전원 전위 VDD4를 기초로 전원 전위 VDD2를 발생하는 강압 컨버터(162)를 구비한다. 그 밖의 회로에 대해서는 실시예 1과 마찬가지이다. 강압 컨버터(161, 162)는, 도 2에 도시된 내부 전위 발생 회로(160)에 포함된다.
실시예 3.
이하에, 본 발명의 다른 실시예에 관해서 도 10에 기초하여 설명한다. 이 실시예 3의 DRAM 혼재 LSI가 실시예 2의 DRAM 혼재 LSI와 다른 점은, 실시예 2에서는 외부로부터 전원 핀(5)을 통해 외부 전원 전위 VDD4를 받아, 이 외부 전원 전위 VDD4를 기초로 VDD1및 VDD2를 발생시키고 있는 것에 반해, 이 실시예 3에서는 전원핀(5) 대신에 실시예 1과 마찬가지로 전원 핀(1)을 구비하고, 칩 외부로부터 이 전원 핀(1)을 통해 외부 전원 전위 VDD1을 받고, 이 외부 전원 전위 VDD1을 기초로 내부에서 전원 전위 VDD2를 발생시키고 있는 점이다. 그 외는 실시예 1과 동일하다. 이하, 이 다른 점에 관해서 설명한다.
도 10은 도 1 또는 도 9와 대비되는, DRAM 혼재 LSI의 개략 블록도이다. 도 10을 참조하여, DRAM 혼재 LSI는 도 9에 도시된 전원 핀(5) 대신에, 전원 핀(1)을 구비한다. 또한, 도 1에 도시된 전원 핀(2)은 생략되어 있다. 이 전원 핀(1)에는, 외부 전원 전위 VDD1이 제공된다. DRAM(100)은 도 9에 도시된 강압 컨버터(161, 162) 대신에, 외부 전원 전위 VDD1을 받아, 외부 전원 전위 VDD1을 기초로 전원 전위 VDD2를 발생하는 강압 컨버터(163)를 구비한다. 그 밖의 회로에 대해서는 실시예 1또는 실시예 2와 마찬가지이다. 강압 컨버터(163)는, 도 2에 도시된 내부 전위 발생 회로(160)에 포함된다.
실시예 4.
이하에, 본 발명의 다른 실시예에 관해서 도 11로부터 도 13에 기초하여 설명한다. 이 실시예 4의 DRAM 혼재 LSI가 실시예 2의 DRAM 혼재 LSI와 다른 점은, 소스 전위 제어 회로(141n)의 구성이다.
도 11은 소스 전위 제어 회로(141n)를 나타내는 회로도이다. 도 11을 참조하여, 이 소스 전위 제어 회로(141n)는, 도 5에 도시된 것 외에 또한 센스 전원선(141nb)에 접속되는 캐패시터(141nf)를 포함한다. 캐패시터(141nf)는, 센스 전원선(141nb)의 기생 용량과, 실제의 캐패시터를 정합한 것이다. 실제의 캐패시터는 MOS 캐패시터로 형성하여도 좋고, P형 반도체 기판과 P형 반도체 기판에 형성된 N웰 간의 접합 용량으로 형성하여도 좋다.
도 12는 강압 컨버터(162)를 나타내는 회로도이다. 도 12를 참조하여, 강압 컨버터(162)는, 전원 전위 VDD2의 설정치의 전위인 기준 전위 VREF와 전원 전위 VDD2를 비교하기 위한 비교기(162a)를 포함한다. 기준 전위 VREF는, 예를 들면 1.5V 이다. 기준 전위 VREF는 도 2에 도시된 내부 전위 발생 회로(160)로부터 발생된다. 비교기(162a)는, 외부 전원 전위 VDD4를 받아 동작한다. 비교기(162a)는, 저전위화신호 LVDDi을 활성화시키기 위해서, 이에 앞서 활성화되는 마스터 저전위화 신호 LVDDM이 활성의 하이 레벨로 되면, 액티브되어 비교 동작을 행한다. 마스터 저전위화 신호 LVDDM은 코맨트 디코더(110)로부터 발생되어, VDD3-VSS의 진폭을 갖는다.
비교기(162a)는, 액티브시, 전원 전위 VDD2가 기준 전위 VREF보다도 낮으면 로우 레벨의 신호를 출력한다. 또한, 비교기(162a)는, 액티브시, 전원 전위 VDD2기준 전위 VREF보다도 높으면 하이 레벨의 신호를 출력한다. 비교기(162a)는, P채널 트랜지스터 P7, P8 및 N채널 트랜지스터 N13, N14, N15를 포함한다.
강압 컨버터(162)는 또, 외부 전원 전위 VDD4가 제공되는 노드와 전원 전위 VDD2를 공급하는 전원 노드(100b) 간에 접속되는 P채널의 드라이버 트랜지스터(162b)를 포함한다. 드라이버 트랜지스터(162b)의 게이트는 비교기(162a)의 출력을 받는다. 강압 컨버터(162)는 흔히, VDD3-VSS의 진폭을 갖는 마스터 저전위화 신호 LVDDM을 VDD4-Vss의 진폭으로 변환하는 레벨 변환 회로(162d)를 포함한다.
또한, 강압 컨버터(162)는, 외부 전원 전위 VDD4가 제공되는 노드와 드라이버 트랜지스터(162b)의 게이트 간에 접속되는 P채널 트랜지스터(162c)를 포함한다. P채널 트랜지스터(162c)는, 레벨 변환 회로(162d)의 출력을 게이트에 받아, 마스크 저전위화 신호 LVDDM이 로우 레벨로 되면 도통하여 드라이버 트랜지스터(162b)를오프로 한다. 따라서, 드라이버 트랜지스터(162b)는, 마스터 저전위화 신호 LVDDM이 로우 레벨일 때에는, 전원 전위 VDD2와 기준 전위 VREF에 상관없이 오프로 된다. 다른쪽에서, 마스터 저전위화 신호 LVDDM이 하이 레벨일 때에는, 드라이버 트랜지스터(162b)는 전원 전위 VDD2가 기준 전위 VREF보다도 낮으면 온, 전원 전위 VDD2가 기준 전위 VREF보다도 높으면 오프로 된다.
도 13은 도 6과 대비되는 기록 동작을 나타내는 타이밍도이다. 도 6에 도시된 동작과 다른 것은, 저전위화 신호 LVDDi가 하이 레벨로 되어, 전원 노드(100b)와 센스 전원선(141nb)이 전기적으로 접속되더라도, 이 때에는 센스 전원선(141nb)의 전위 VDS이 전원 전위 VDD1에 충전되어 기준 전위 VREF보다도 높기 때문에, 강압 컨버터(162) 중의 드라이버 트랜지스터(162b)가 오프된 상태 그대로이고, 센스 전원선(141nb)의 전위 VDS가 전원 전위 VDD1의 레벨에 유지된 상태 그대로라는 점이다.
시각 t4에서, 공통 소스선(141e)과 센스 전원선(141nb)이 접속되어, 센스 전원선 (141nb)에 연결되는 캐패시터(141nf)로부터 공통 소스선(141e)에 전화가 이동하여 김지 전원선(141nf)의 전위 VDS가 기준 전위 VREF보다도 낮아지면 전압 VDS에 따라 전원 전위 VDD2가 낮아짐으로, 강압 컨버터(162)에 있어서의 드라이버 트랜지스터(162b)가 온으로 되고, 강압 컨버터(162)는 전원 전위 VDD2가 기준 전위VREF의 레벨로 되도록 동작한다.
이와 같이, 센스 앰프(141b)의 트랜지스터 P1 및 P2로 구성되는 P채널 센스 앰프가 인에이블로 될 때에는, 공통 소스선(141e)에 캐패시터(141nf)에 축적된 전원 전위 VDD2보다도 높은 전원 전위 VDD1이 제공되므로, 비트선의 하이 레벨로의 증폭을 고속으로 행할 수 있다. 즉, 고속 센스 동작이 실현된다. 이러한 구성은 실시예 3에도 적용 가능하다. 또한, 소스 전위 제어 회로(141n)에 있어서의 P채널 트랜지스터 P5가 온되어 있을 때에는, 강압 컨버터(162)에 있어서의 드라이브 트랜지스터(162b)는 오프하고 있기 때문에, 소스 전위 제어 회로(141n)에 있어서의 P채널 트랜지스터 P6을 생략하여, 드라이버 트랜지스터(162b)의 드레인을 센스 전원선(1 41nb)에 직접 접속하는 구성도 가능해진다.
실시예 5.
이하에, 본 발명의 다른 실시예에 관해서 도 14 내지 도 16에 기초하여 설명한다. 이 실시예 5의 DRAM 혼재 LSI가 실시예 1 내지 실시예 3과 다른 점은, 이 실시예 5에서는 이미 전원 전위 VDD2를 공급하는 전원을 구비하고 있지 않는 점이다. 또한, 소스 전위 제어 회로(141n)의 구성에 관해서도 다르다.
도 14는 소스 전위 제어 회로(141n)를 나타내는 회로도이다. 도 14를 참조하여, 이 소스 전위 제어 회로(141n)는, 도 5에 도시된 것과 비교하여, 전위 스위치(141na)가 생략되어 있다. 또한, P채널 트랜지스터(141nc)의 소스는 전원 전위 VDD1이 제공되는 전원 노드(100a)에 직접 접속되어 있다. 또한, 소스 전위 제어 회로(141n)는, 전원 노드(100a)와 공통 소스선(141e) 간에 접속되고, 임계치 Vth를 갖는 N채널 트랜지스터(141ng)를 새롭게 포함하고 있다. 또한, 소스 전위 제어 회로(141n)는, VDD3-VSS의 진폭을 갖는 P채널 센스 앰프 인에이블 신호 SEP1i를 VDD1-VSS진폭으로 변환하는 레벨 변환 회로(141nh)를 포함한다.
P채널 트랜지스터(141nc) 및 N채널 트랜지스터(141ng)는 각각 P채널 센스 앰프 인에이블 신호 SEP1i및 /SEP2i에 응답하여 온으로 된다. 기록 동작의 요구에 응답하여, 우선, N채널 트랜지스터(141ng)가 온으로 된다. 이 때, N채널 트랜지스터(141ng)의 게이트는 전원 전위 VDD1을 받기 때문에, 공통 소스선(141e)에는 전원 전위 VDD1보다도 낮은 전위 VDD1-Vth가 제공된다. N채널 트랜지스터(141ng) 의 임계치 전압 Vth를 예를 들면 0.5V로 하면, 공통 소스선(141e)에는 실시예 1과 마찬가지로 1.5V의 전위가 제공되게 된다. 그 후, 기록 데이터가 비트선쌍(141a)에 제공된 후에, 선택된 워드선(141d)의 전위가 리세트되기 전에, P채널 트랜지스터(141nc)가 온으로 된다. 따라서, 공통 소스선(141e)에는 전원 전위 VDD1이 제공된다.
도 15는 도 6과 대비되는 기록 동작을 나타내는 타이밍도이다. 도 15를 참조하여, P채널 센스 앰프 인에이블 신호 SEP1i가 시각 t4에서 활성의 하이 레벨로 되면, 소스 전위 제어 회로(141n)의 N채널 트랜지스터(141ng)의 게이트에 전원 전위 VDD1이 제공된다. 따라서, 공통 소스선(141e)에 VDD1-Vth전위가 제공되므로, 비트선의 전위/BL은 VDD1-Vth의 전위로 인상된다. 그리고, 기록 데이터가 비트선쌍(141a)에 제공되어 비트선의 전위 BL 및/BL이 시각 t5로 반전한 후, P채널 센스 앰프 인에이블 신호 /SEP2i가 시각 t6에서 활성의 로우 레벨로 되면, 소스 전위 제어 회로(141n)의 P채널 트랜지스터(141nc)가 온된다. 따라서, 공통 소스선(141e)에 전원 전위 VDD1이 제공되므로, 비트선의 전위 BL은 전원 전위 VDD1로 인상된다.
도 16은 판독 및 리프레시 동작을 나타내는 타이밍도이다. 도 16을 참조하여, 판독 및 리프레시 동작이 요구되었을 때에는, P채널 센스 앰프 인에이블 신호 SEP1i는 비활성의 로우 레벨을 유지한다. 또한, P채널 센스 앰프 인에이블 신호 /SEP2i는 시각 t4의 시점에서 활성의 로우 레벨로 변화한다. 따라서, 판독 및 리프레시 동작시는, 비트선의 전위/BL은 기록 동작시와 달라서 VDD1-Vth를 거치지 않고, 바로 전원 전위 VDD1로 인상된다. 결과로서, 판독 및 리프레시 동작은 저속화하지 않고서, 기록 동작의 소비 전력을 저감할 수 있다.
실시예 6.
이하에, 본 발명의 다른 실시예에 관해서 도 17에 기초하여 설명한다. 이 실시예 6의 DRAM 혼재 LSI가 실시예 5와 다른 점은, 소스 전위 제어 회로(141n)의구성이다. 도 17은 소스 전위 제어 회로(141n)를 나타내는 회로도이다. 도 17을 참조하여, 이 소스 전위 제어 회로(141n)는, 도 14에 도시된 것과 비교하여, P채널 트랜지스터(141nc)가 생략되어 있다. 또한, N채널 트랜지스터(141ng)의 게이트에는, 레벨 변환 회로(141nh) 대신에 게이트 전위 제어 회로(141ni)가 접속되어 있다. 게이트 전위 제어 회로(141ni)가 받는 P채널 센스 앰프 인에이블 신호 SEP1i및 /SEP2i는, 실시예 5와 마찬가지의 신호이다.
게이트 전위 제어 회로(141ni)는, 센스 앰프 인에이블 신호 SEP1i가 활성의 하이 레벨, 센스 앰프 인에이블 신호 /SEP2i가 비활성의 하이 레벨이면, N채널 트랜지스터(141ng)의 게이트에 전원 전위 VDD1을 제공한다. 또한, 게이트 전위 제어 회로(141ni)는, 센스 앰프 인에이블 신호 /SEP2i가 활성의 로우 레벨이면, N채널 트랜지스터(141ng)의 게이트에 승압 전위 VPP를 제공한다. 또한, 게이트 전위 제어 회로(141ni)는, 센스 앰프 인에이블 신호 SEP1i및 /SEP2i가 각각 비활성의 로우 레벨 및 하이 레벨일 때에는, 로우 레벨(VSS)의 전위를 N채널 트랜지스터(141ng)의 게이트에 제공한다.
따라서, N채널 트랜지스터(141ng)는, 기록 동작의 요구에 응답하여, 전원 전위 VDD1을 게이트로 받아, 기록 데이터가 비트선쌍(141a)에 제공된 후, 선택된 워드선(141d)의 전위 WL이 리세트되기 전에, 전원 전위 VDD1로부터 N채널트랜지스터(141ng)의 임계치 전압 Vth만큼 높은 전위(VDD1+Vth) 이상의 승압 전위 VPP를 게이트로 받는다.
N채널 트랜지스터(141ng)는, 게이트에 로우 레벨의 전위가 제공되어 있을 때에는 오프되어 있다. N채널 트랜지스터(141ng)의 게이트에 전원 전위 VDD1이 제공되어 있을 때에는, 이 N채널 트랜지스터(141ng)를 통해, 공통 소스선(141e)에 VDD1-Vth의 전위가 제공된다. 따라서, 이 때 N채널 트랜지스터(141ng)의 게이트에 제공되어 있는 전원 전위 VDD1은, 공통 소스선(141e)에 제공되는 전위보다도 임계치 전압만큼 높은 전위로 된다. N채널 트랜지스터(141ng)는, 게이트에 승압 전위 VPP가 제공되어 있을 때에는 온하여, 공통 소스선(141e)에 전원 전위 VDD1을 제공한다.
판독 및 리프레시 동작이 요구되었을 때에는, P채널 트랜지스터 인에이블 신호 SEP1i가 비활성의 로우 레벨이기 때문에, P채널 트랜지스터 인에이블 신호 /SEP2i의 로우 레벨에의 변화에 따르고, 비트선의 전위/BL은 기록 동작시와 달라서 VDD1-Vth를 거치지 않고, 바로 전원 전위 VDD1로 인상된다.
실시예 7.
이하에, 본 발명의 다른 실시예에 관해서 도 18에 기초하여 설명한다. 이 실시예 7의 DRAM 혼재 LSI가 실시예 1 내지 실시예 4와 다른 점은, 실시예 1 내지 실시예 4에서는 로컬 데이터 버스(141i) 및 글로벌 데이터 버스(141k)의 프리 차지전위는 전원 전위 VDD1인데 반하여, 이 실시예 7에서는 이 전원 전위 VDD1보다도 낮은 전위(구체적으로는 전원 전위 VDD2)로 하고 있는 점이다. 이에 따라, 데이터 버스 프리 차지 회로(141m)의 구조가 도 4에 도시한 구성과 다르다.
도 18을 참조하여, 데이터 버스 프리 차지 회로(141m)는, 로컬 데이터 버스(141i)를 구성하는 I/O선(141ia, 141ib) 간에 접속되어, 게이트에 데이터 버스 이퀄라이즈 신호 DBEQ를 수신하는 N채널 트랜지스터 N16을 포함한다. 데이터 버스 프리 차지 회로(141m)는 또, 전원 노드(100b)와 한쪽의 I/O선(141ia) 간에 접속되어, 게이트에 데이터 버스 이퀄라이즈 신호 DBEQ를 수신하는 N채널 트랜지스터 N17을 포함한다. 데이터 버스 프리 차지 회로(141m)는 또한, 전원 노드(100b)와 다른쪽의 I/O선(141ib) 간에 접속되어, 게이트에 데이터 버스 이퀄라이즈 신호 DBEQ를 수신하는 N채널 트랜지스터 N18을 포함한다.
데이터 버스 이퀄라이즈 신호 DBEQ는, 실시예 1 내지 실시얘 4에 있어서의 데이터 버스 이퀄라이즈 신호 /DBEQ의 반전 신호로, VDD3-VSS의 진폭을 갖는다. 데이터 버스 프리 차지 회로(141m)는, 데이터 버스 이퀄라이즈 신호 DBEQ에 응답하여 데이터 버스(141i)의 전위를 전원 전위 VDD1보다도 낮게 전원 전위 VDD2이상의 전원 전위 VDD2에 프리 차지한다.
이상과 같이, 데이터 버스의 프리 차지 전위를 전원 전위 VDD1보다도 인하하였기 때문에, 소비 전력를 저감할 수 있다. 특히, 데이터 버스 폭이 넓은 DRAM 혼재 LSI에 있어서는 저감되는 소비 전력은 크다. 단, 데이터 버스의 프리 차지 전위의 저전위화는 무턱대고 할 수 있는 것이 아니라, 기록 동작시의 센스 앰프의 구동 전위를 전원 전위 VDD2로 인하하였기 때문에, 실현되는 것이다. 왜냐하면, 데이터 버스를 전달해 주는 기록 데이터의 진폭이 센스 앰프에 유지되는 데이터의 진폭보다도 작으면, 센스 앰프에 유지되는 데이터를 기록 데이터로 반전하는 데, 시간이 걸리기 때문이다. 즉, 센스 앰프에 유지된 데이터를 기록 데이터로 반전시키기 위한 능력을 충분히 갖게 하면서 저소비 전력화를 도모할 수 있다.
또한, 데이터 버스의 프리 차지 전위를 전원 전위 VDD1보다도 인하함으로써, 마스크 기록 동작이 행해지는 경우에, 센스 앰프에 유지된 데이터가 반전하는 것을 막을 수 있다. 여기서, 도 4를 참조하면서, 마스크 기록 동작의 설명을 한다. 마스크 기록 동작은, 복수 비트의 기록 데이터의 일부의 비트를 기입하지 않도록 하는 동작이다. 마스크 기록 동작시는, 컬럼 선택 신호 CSL1-CSL4에 따라 트랜스퍼 게이트(141j)는 온되지만, 로컬 데이터 버스(141i) 및 글로벌 데이터 버스(141k)에는 기록 데이터가 제공되지 않아, 데이터 버스의 전위 IO 및/IO은 프리 차지된 상태 그대로이다.
따라서, 이 프리 차지 전위가 센스 앰프의 구동 전위보다도 높아질수록, 센스 앰프(141b)에 유지된 데이터가 반전할 가능성이 커진다. 마스크 기록 동작은, 센스 앰프(141b)에 유지된 데이터를 반전시키지 않고서, 기록 데이터의 일부의 비트를 기입하지 않도록 할려는데도, 유지된 데이터가 반전하는 것은 바람직하지 않다. 데이터 버스의 프리 차지 전위를 인하함으로써 문제점도 해결할 수 있다.
실시예 8.
이하에, 본 발명의 다른 실시예에 관해서 도 19에 기초하여 설명한다. 실시예 5 및 실시예 6에서는, 전원 전위 VDD2를 공급하고 있지 않기 때문에, 도 18에 도시된 바와 같은 데이터 버스 프리 차지 회로(141m)에서 데이터 버스의 저전위화를 도모하는 것은 무리이다. 그래서, 이 실시예 8에서는, 도 19에 도시된 바와 같이 데이터 버스 프리 차지 회로(141m)를 구성하고, 실시예 7과 같이 데이터 버스의 저전위화를 도모하고 있다.
도 19를 참조하여, 데이터 버스 프리 차지 회로(141m)는, 도 18에 도시된 데이터 버스 프리 차지 회로(141m)에 비교하여, 전원 노드(100a)와 트랜지스터 N17 및 N18 간에 접속되어, 게이트로 전원 전위 VDD1을 받는 N채널 트랜지스터 N19를 새롭게 포함하고 있다. N채널 트랜지스터 N19는 임계치 전압 Vth를 갖는다. 트랜지스터 N19의 소스에는 VDD1-Vth전위가 나타나기 때문에, 데이터 버스(141i)의 프리 차지 전위를 전원 전위 VDD1로부터 인하할 수 있다.
실시예 9.
이하에, 본 발명의 다른 실시예에 관해서 도 20에 기초하여 설명한다. 이 실시예 9가 실시예 7 및 실시예 8과 다른 것은, 센스 앰프의 P채널 센스 앰프를 인접한 메모리 블록 MBi및 MBi+1의 각각에 포함되는 비트선쌍(141a) 간에서 공유하지않는 점이다. 또한, 비트선 아이솔레이션 신호 BLI2i및 BLI2i-1을 승압 전위 VPP에 승압하고 있지 않는 점도 다르다.
도 20을 참조하여, 센스 앰프는 인접한 메모리 블록 MBi및 MBi+1의 각각에 포함되는 비트선쌍(141a) 간에 공유되는 N채널 센스 앰프(141ba)와 인접한 메모리 블록 MBi 및 MBi+1각각에 포함되는 비트선쌍(141a)에 각각 접속되는 P채널 센스 앰프(141bb)를 갖는다. P채널 센스 앰프(141bb)의 각각에 대해, 공통 소스선(141ea, 141eb)이 설치되어, 대응하는 센스 앰프(141bb)에 접속된다. P채널 센스 앰프(141bb)의 각각은, 접속된 비트선쌍(141b)의 한쪽의 비트선의 전위를 소스선(141ea, 141eb)의 전위로 증폭한다.
비트선 아이솔레이션 신호 BLI2i-1및 BLI2i는, 로우 디코더(142)로부터 발생된다. 이들의 비트선 아이솔레이션 신호의 하이 레벨은, 승압 전위 VPP가 아니라, 전원 전위 VDD3또는 VDD1의 비승압 전위로 인하되고 있다. 즉, 로우 디코더(142)는 N채널 트랜지스터쌍(141h)의 게이트에 비승압 전위를 제공하고 있다. 이와 같이 비트선아이솔레이션 신호의 하이 레벨을, 승압 전위 VPP로부터 전원 전위 VDD3또는 VDD1의비승압 전위로 인하하고 있기 때문에, 소비 전력이 저감된다.
또한, 로컬 데이터 버스(141i)가 전달하는 하이 레벨의 전위는 전원 전위 VDD1보다도 낮은 전원 전위 VDD2또는 VDD1-Vth로 되어 있기 때문에, N채널 MOS 트랜지스터 N16 및 N17의 임계치 전압이 VDD1-VDD2또는 vth이하이면, 비트선 아이솔레이션 신호 BLI2i-1및 BLI2i를 승압하지 않더라도, N채널 MOS 트랜지스터 N6 및 N7의 임계치에 의한 전압 강하 없이, 하이 레벨의 전위(VDD2또는 VDD1-Vth)를 비트선(141a)에 전달할 수 있다.
메모리 블록 MBi가 선택되었을 때에는, 비트선 아이솔레이션 신호 BLI2i-1및 BLI2i는 각각 하이 레벨(VDD3또는 VDD1) 및 로우 레벨(VSS)로 되고, 메모리 블록 MBi+1의 비트선쌍(141a)은 N채널 트랜지스터(141ba)로부터 분리된다. 또한, 메모리 블록 MBi+1이 선택되었을 때에는, 비트선 아이솔레이션 신호 BLI2i-1및 BLI2i는 각각 로우 레벨(VSS) 및 하이 레벨(VDD3또는 VDD1)로 되고, 메모리 블록 MBi의 비트선쌍(141a)은 N채널 센스 앰프(141ba)로부터 분리된다.
소스 전위 제어 회로(141n)는, 비트선 이퀄라이즈 신호 BLEQi가 하이 레벨일 때, 공통 소스선(141ea, 141eb, 141f)의 전위를 프리 차지 전위 VBL에 프리 차지 및 이퀄라이즈한다. 또한, 소스 전위 제어 회로(141n)는 비트선 이퀄라이즈 신호 BLEQi가 로우 레벨일 때, 공통 소스선(141ea, 141eb, 141f)의 프리 차지 및 이퀄라이즈를 중단한다.
또한, 소스 전위 제어 회로(141n)는, 기록, 판독 및 리프레시 동작의 요구에 응답하여, 공통 소스선(141f)에 전원 전위 VSS를 제공한다. 또한, 소스 전위 제어회로(141n)는, 기록 동작의 요구에 응답하여, 공통 소스선(141ea, 141eb) 중의, 선택된 메모리 블록에 대응한 공통 소스선에 전원 전위 VDD1보다도 낮은 전위(VDD2또는 VDD1)를 제공하고, 기록 데이터가 비트선쌍(141a)에 제공된 후에 전원 전위 VDD1을 이 공통 소스선에 제공한다.
소스 전위 제어 회로(141n)는 기록 동작 이외의 판독 동작 또는 리프레시 동작이 요구되었을 때에는, 공통 소스선(141ea, 141eb) 중의, 선택된 메모리 블록에 대응한 공통 소스선에 전원 전위 VDD1보다도 낮은 전위(VDD2또는 VDD1-Vth)를 제공하지 않고, 전원 전위 VDD1만을 제공한다.
실시예 10.
이하에, 본 발명의 다른 실시예에 관해서 설명한다. 이 실시예 10이 실시예 7 내지 실시예 9와 다른 것은, 컬럼 선택 신호 CSL1-CSL4의 하이 레벨의 전위를 전원 전위 VDD3으로부터 이보다도 낮은 전원 전위 VDD1로 인하하고 있는 점이다. 이에 따라, 소비 전력이 저감된다. 이것은, 글로벌 또는 로컬 데이터 버스(141k, 141i)에 의해 전달되는 하이 레벨의 전위가 전원 전위 VDD1보다도 낮은 전위 VDD2또는 VDD1-Vth로 인하되었기 때문에 가능하였다. 트랜스퍼 게이트(141j) 중의 N채널 MOS 트랜지스터 N6 및 N7의 임계치 전압이 VDD1-VDD2또는 Vth이하이면, 이 임계치 전압에 의한 전압 강하 없이, 하이 레벨의 전위(VDD2또는 VDD1-Vth)를 비트선(141a)에 전달할수 있기 때문이다.
컬럼 선택 신호 CSL1-CSL4의 하이 레벨의 전위를 인하함으로써, 판독 및 기록 동작이 늦어질 가능성이 있다. 소비 전력을 희생하여 고속화를 추구하고 있을 때에는 이 하이 레벨을 전원 전위 VDD1보다 높은 VDD3으로, 고속화를 희생하여 저소비 전력을 추구하고 있을 때에는 이 하이 레벨을 전원 전위 VDD1로 할 수 있도록 전환 가능하게 하여 두는 것도 좋다.
실시예 11.
이하에, 본 발명의 다른 실시예에 관해서 도 21에 기초하여 설명한다. 상기한 실시예 1 내지 실시예 10에서는, 기록 동작시에 비트선쌍의 한쪽의 비트선의 전위를 전원 전위 VDD1보다도 낮은 전위로 증폭하여 두고 나서, 그 후 전원 전위 VDD1로 증폭하고 있기 때문에, 단순하게 처음부터 전원 전위 VDD1로 증폭하는 종래의 DRAM에 비해, 센스 앰프가 센스 동작을 개시하고 나서 기록 동작이 완료되기까지의 시간이 길어질 가능성이 있다. 이것은 즉 기록 동작 사이클 시간이 길어질 가능성이 있다는 것을 의미한다.
이 문제를 해결하기 위해서, 이 실시예 11에서는 실시예 1 내지 실시예 10의 DRAM이 뱅크 A-D를 구비하는 멀티 뱅크 구성인 것을 이용하여, 복수의 뱅크를 파이프라인 동작시킨다. 따라서, 각각의 뱅크의 기록 동작 사이클 시간이 길어지더라도, 다음 뱅크의 기록 동작 사이클과 오버랩하므로, 실효적으로 기록 사이클 시간을 짧게 할 수 있다.
도 21은 실시예 1 내지 실시예 10의 DRAM(100)의 기록 동작의 시퀀스를 나타내는 도면이다. 도 21을 참조하여, 기록 동작 사이클은, 우선, 로우 디코더가 로우 어드레스 신호를 디코드하여 워드선을 선택하고, 다음에 센스 앰프가 비트선쌍에 생긴 전위차를 센스하여 증폭하고, 다음에 기록 데이터를 메모리셀에 기록하고, 마지막으로 비트선쌍 및 데이터 버스를 프리 차지하여 완료한다.
도 21에 도시된 바와 같이, 뱅크 A의 기록 동작 사이클이 완료되고 나서 뱅크 B의 기록 동작을 개시하는 것이 아니라, 뱅크 A의 기록 동작과 뱅크 B의 기록 동작을 오버랩시킴으로써, 연속한 2개의 기록 동작 사이클을, 1개의 기록 동작 사이클을 단순히 2배한 시간보다도 짧게 할 수 있다.
이상의 실시예 1 내지 실시예 11에서는 DRAM 혼재 LSI에서의 실시에 관하여 기재하였지만, 본 발명은 통상의 DRAM에도 적용할 수 있다.
이와 같이, 본 발명에 따르면 소비 전력을 저감할 수 있다는 효과가 있다.

Claims (17)

  1. 복수의 메모리 셀에 각각이 접속되는 복수의 비트선쌍,
    제1, 제2 소스선,
    상기 복수의 비트선쌍에 각각 대응하여 설치되고 각각이 상기 제1, 제2 소스선에 접속되어, 한쪽의 비트선의 전위를 상기 제1 소스선의 전위로, 다른쪽의 전위를 상기 제2 소스선의 전위로 증폭하는 복수의 센스 앰프, 및
    기록(write) 동작이 요구되었을 때는, 상기 제1 소스선에 제1 전위를 제공하고, 상기 제2 소스선에 상기 제1 전위보다도 낮은 제2 전위를 제공한 후, 기록 데이터가 상기 비트선쌍에 제공되면 상기 제1 전위보다 높은 제3 전위를 상기 제1 소스선에 제공하는 소스 전위 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소스 전위 제어 회로는, 판독(read) 동작이 요구되었을 때는, 상기 센스 앰프가 활성화되어 있는 동안, 상기 제1 소스선을 상기 제3 전위로 유지하고, 상기 제2 소스선을 상기 제2 전위로 유지하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 소스 전위 제어 회로는, 리프레시 동작이 요구되었을 때는, 상기 센스앰프가 활성화되어 있는 동안, 상기 제1 소스선을 상기 제3 전위로 유지하고, 상기 제2 소스선을 상기 제2 전위로 유지하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 소스 전위 제어 회로는,
    캐패시터와,
    상기 캐패시터의 다른쪽 단에 접속되는 센스 전원선과,
    상기 센스 전원선과 상기 제1 소스선 간에 접속되어, 게이트로 센스 앰프 인에이블 신호를 수신하는 트랜지스터를 포함하고,
    상기 제1 소스선은, 상기 기록 동작시에, 상기 제1, 제2 소스선에 상기 비트선쌍이 접속되는 것에 따라 상기 센스 전원선의 전위가 상기 제3 전위로부터 저하되면 상기 센스 전원선을 통해 상기 제1 전위가 제공되는 것을 특징으로 하는 반도체 장치,
  5. 제4항에 있어서,
    외부 전원 전위를 받아 상기 센스 전원선에 상기 제3 전위를 제공하는 전위 강하 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 소스 전위 제어 회로는,
    상기 센스 전원선과 상기 제3 전위가 제공되는 전원 노드 간에 접속되어, 상기 기록 동작의 개시에 따라 상기 전원 노드와 상기 센스 전원선을 분리하고, 기록 데이터가 상기 비트선쌍에 제공되면 상기 전원 노드를 상기 센스 전원선에 접속하는 스위치를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 소스 전위 제어 회로는,
    상기 제3 전위가 제공되는 전원 노드와 상기 제1 소스선 간에 접속되어, 상기 기록 동작시에 도통하여 상기 제1 전위를 상기 제1 소스선에 공급하는 N채널 MOS 트랜지스터와,
    상기 전원 노드와 상기 제1 소스선 간에 접속되어, 상기 기록 동작시에 있어서 기록 데이터가 상기 비트선쌍에 제공된 후에 도통하여 상기 제3 전위를 상기 제1 소스선에 공급하는 P채널 MOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 소스 전위 제어 회로는,
    상기 제3 전위가 제공되는 전원 노드와 상기 제1 소스선 간에 접속되는 N채널 MOS 트랜지스터와,
    상기 N채널 MOS 트랜지스터의 게이트에, 기록 데이터가 상기 비트선쌍에 제공되기 전은 상기 제1 전위보다 상기 임계치 전압만큼 높은 전위를 제공하고, 기록 데이터가 상기 비트선쌍에 제공된 후에 상기 제3 전위보다 상기 임계치 전압분 이상 높은 전위를 제공하는 게이트 전위 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 복수의 비트선쌍에 대해 공통으로 설치되는 데이터 버스,
    상기 복수의 비트선쌍과 상기 데이터 버스 간에 접속되어, 선택적으로 상기 복수의 비트선쌍 중 어느 하나를 상기 데이터 버스에 전기적으로 접속하는 복수의 게이트 회로, 및
    상기 데이터 버스의 전위를 상기 제1 전위 이상 또한 상기 제3 전위보다도 낮은 전위로 프리 차지하는 프리 차지 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 프리 차지 회로는,
    상기 데이터 버스를 프리 차지할 때에 상기 제3 전위를 받는 전원 노드를 상기 데이터 버스에 결합하는 경로 상에 설치되는 다이오드 접속된 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    각 상기 게이트 회로는,
    대응하는 비트선쌍과 상기 데이터 버스 간에 접속되는 N채널 MOS 트랜지스터쌍을 포함하고,
    상기 N채널 MOS 트랜지스터쌍의 게이트에 선택적으로 상기 제3 전위를 제공하기 위한 컬럼 디코더를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    상기 데이터 버스에 의해 전달되는 데이터의 하이 레벨은, 판독 동작시 및 상기 기록 동작시 모두 상기 제1 전위인 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 복수의 비트선쌍을 제3 전위와 접지 전위의 중간 전위로 각각 프리 차지하는 복수의 프리 차지 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 각각에 복수의 메모리셀이 접속되는 제1 및 제2 비트선쌍,
    상기 제1 및 제2 비트선쌍에 공통으로 설치되는 N채널 센스 앰프,
    상기 N채널 센스 앰프와 상기 제1 비트선쌍 간에 접속되는 제1 N채널 MOS 트랜지스터쌍,
    상기 N채널 센스 앰프와 상기 제2 비트선쌍 간에 접속되는 제2 N채널 MOS 트랜지스터쌍,
    상기 제1 및 제2 비트선쌍의 각각에 접속되고 각각이 소스선에 접속되어, 접속된 비트선쌍의 한쪽의 비트선의 전위를 상기 소스선의 전위로 증폭하기 위한 제1 및 제2 P채널 센스 앰프,
    기록 동작이 요구되었을 때는, 상기 소스선에 제1 전위를 제공하고, 기록 데이터가 상기 제1, 제2 비트선쌍 중 어느 한쪽에 제공되면 상기 제1 전위보다 높은 제2 전위를 상기 소스선에 제공하는 소스 전위 제어 회로, 및
    상기 제1 및 제2 N채널 MOS 트랜지스터쌍의 게이트에 소정의 전위를 제공하는 로우 디코더
    를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 소정의 전위는, 상기 제1 전위인 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서,
    상기 소정의 전위는 비승압 전위인 것을 특징으로 하는 반도체 장치.
  17. 복수의 메모리 셀이 접속되는 제1 비트선쌍과,
    제1, 제2 소스선과,
    상기 제1 비트선쌍 및 상기 제1, 제2 소스선에 접속되고, 상기 제1 비트선쌍중 한쪽의 비트선의 전위를 상기 제1 소스선의 전위로, 다른쪽의 전위를 상기 제2 소스선의 전위로 증폭하는 제1 센스 앰프와,
    기록 동작이 요구되었을 때는, 상기 제1 소스선에 제1 전위를 제공하고, 상기 제2 소스선에 상기 제1 전위보다도 낮은 제2 전위를 제공한 후, 기록 데이터가 상기 제1 비트선쌍에 제공되면 상기 제1 전위보다 높은 제3 전위를 상기 제1 소스선에 제공하는 제1 소스 전위 제어 회로
    를 포함하는 제1 뱅크; 및
    복수의 메모리셀이 접속되는 제2 비트선쌍과,
    제3, 제4 소스선과,
    상기 제2 비트선쌍 및 상기 제3, 제4 소스선에 접속되고, 상기 제2 비트선쌍 중 한쪽의 비트선의 전위를 상기 제3 소스선의 전위로, 다른쪽의 전위를 상기 제4 소스선의 전위로 증폭하는 제2 센스 앰프와,
    기록 동작이 요구되었을 때는, 상기 제3 소스선에 상기 제1 전위를 제공하고 상기 제4 소스선에 상기 제2 전위를 제공한 후, 기록 데이터가 상기 제2 비트선쌍에 제공되면 상기 제3 전위를 상기 제3 소스선에 제공하는 제2 소스 전위 제어 회로
    를 포함하는 제2 뱅크
    를 포함하며,
    상기 제2 뱅크는, 상기 제1 뱅크의 기록 동작과 오버랩하여 기록 동작이 행해지는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6567332B2 (en) * 2001-03-15 2003-05-20 Micron Technology, Inc. Memory devices with reduced power consumption refresh cycles
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
KR100546188B1 (ko) * 2003-05-24 2006-01-24 주식회사 하이닉스반도체 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의감지증폭수단을 오버드라이브 하는 방법
JP2005025805A (ja) * 2003-06-30 2005-01-27 Renesas Technology Corp 半導体記憶装置
KR100541367B1 (ko) * 2003-07-15 2006-01-11 주식회사 하이닉스반도체 오버드라이빙 구조를 가진 반도체 메모리 소자
US7936201B2 (en) * 2006-12-22 2011-05-03 Qimonda Ag Apparatus and method for providing a signal for transmission via a signal line
CN102522107B (zh) * 2011-12-16 2014-12-17 上海科勒电子科技有限公司 传感器或控制器读写系统和方法及相关感应龙头
US9053817B2 (en) * 2013-03-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Amplifier
US9875774B1 (en) 2016-11-29 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of operating same
US10431291B1 (en) * 2018-08-08 2019-10-01 Micron Technology, Inc. Systems and methods for dynamic random access memory (DRAM) cell voltage boosting
KR102653529B1 (ko) * 2018-10-22 2024-04-02 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2759689B2 (ja) * 1989-11-24 1998-05-28 松下電器産業株式会社 Ｒａｍの読み出し回路
US5264058A (en) 1992-08-24 1993-11-23 Monsanto Forming a shaped prelaminate and bilayer glazing of glass and plastic
US5764580A (en) * 1995-08-18 1998-06-09 Hitachi, Ltd. Semiconductor integrated circuit
JPH09128966A (ja) 1995-10-31 1997-05-16 Nec Corp ダイナミック型半導体記憶装置
TW318932B (ko) 1995-12-28 1997-11-01 Hitachi Ltd
WO1997028532A1 (en) 1996-02-01 1997-08-07 Micron Technology, Inc. Digit line architecture for dynamic memory
JP3386684B2 (ja) 1997-03-19 2003-03-17 シャープ株式会社 半導体記憶装置
JPH1186549A (ja) 1997-09-01 1999-03-30 Hitachi Ltd ダイナミック型ｒａｍ
JP4326049B2 (ja) * 1998-10-27 2009-09-02 富士通マイクロエレクトロニクス株式会社 書き込みを高速化したメモリデバイス

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