JP2001084768A - 半導体装置 - Google Patents

半導体装置

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JP2001084768A
JP2001084768A JP25684299A JP25684299A JP2001084768A JP 2001084768 A JP2001084768 A JP 2001084768A JP 25684299 A JP25684299 A JP 25684299A JP 25684299 A JP25684299 A JP 25684299A JP 2001084768 A JP2001084768 A JP 2001084768A
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power supply
line
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Kazutami Arimoto
和民 有本
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Mitsubishi Electric Corp
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  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】 単純に電源電位を下げて低消費電力化をはか
るには、複雑なプロセスが必要となり、コストが大きく
なる。 【解決手段】 ソース電位制御回路141nにより、ライト
時に共通ソース線141eに電源電位VDD2(<VDD1)を与え
て、データの反転が済んだら電源電位VDD1を与えてリス
トアする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に係
り、特にダイナミック・ランダム・アクセス・メモリの
電位制御に関するものである。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ションは、データを記憶するためのメモリを有してい
る。メモリの中には大容量でデータの読み出し、書き込
みが可能なメモリであるDRAM(Dynamic Random Access M
emory)があり、パーソナルコンピュータやワークステー
ションなどでメインメモリとして用いられている。また
近年、DRAMと算術演算回路などのロジック回路を同一チ
ップに形成したDRAM混載LSIがデジタルスチルカメラや
ノートパソコンで用いられている。
【０００３】DRAMのメモリセルは1トランジスタと1キャ
パシタから構成されている。このキャパシタへの電荷の
蓄積の有無によって1メモリセルは1ビットの情報を記憶
する。DRAMの消費電力を低減するには、電源電圧を下げ
ることが一般的である。しかし、単純に電源電圧を下げ
るとメモリセルに蓄積される電荷量が少なくなる。これ
を回避するためには、キャパシタの容量を大きくすれば
よい。これは、キャパシタの形を3次元型のスタック型
にしてキャパシタの電極の面積を大きくしたり、キャパ
シタの誘電膜をTa2O3などの高誘電率材料で形成して比
誘電率を大きくすることで実現できる。
【０００４】
【発明が解決しようとする課題】キャパシタを3次元構
造にしたり、その誘電膜を高誘電率材料で形成する技術
はいずれも採用されてきている。しかし、低電圧化によ
ってより一層の低消費電力化を進めるには、より複雑な
3次元構造のキャパシタやより高誘電率の材料が必要と
なる。これでは製造プロセスが複雑になり、製造コスト
を高くしてしまう。
【０００５】この発明は上記した問題点に鑑みてなされ
たもので、回路技術によって半導体装置の低消費電力化
をはかることにある。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、複数のメモリセルが接続されるビット線対、ビッ
ト線対に接続され、第１および第２のソース線に接続さ
れ、ビット線対の一方のビット線の電位を第１のソース
線の電位に、他方の電位を第２のソース線の電位に増幅
するためのセンスアンプ、およびリード動作が要求され
たときは、第１のソース線に第１の電位のみを与え、ラ
イト動作が要求されたときは、第１のソース線に第１の
電位よりも低い第２の電位を与え、ライトデータがビッ
ト線対に与えられた後に第１の電位を第１のソース線に
与えるソース電位制御回路を備えるものである。
【０００７】また、ソース電位制御回路を、リフレッシ
ュ動作が要求されたときは、第１のソース線に第１の電
位のみを与えるものとしたものである。
【０００８】また、この発明に係る半導体装置は、複数
のメモリセルが接続されるビット線対、ビット線対に接
続され、第１および第２のソース線に接続され、ビット
線対の一方のビット線の電位を第１のソース線の電位
に、他方の電位を第２のソース線の電位に増幅するため
のセンスアンプ、およびリフレッシュ動作が要求された
ときは、第１のソース線に第１の電位のみを与え、ライ
ト動作が要求されたときは、第１のソース線に第１の電
位よりも低い第２の電位を与え、ライトデータがビット
線対に与えられた後に第１の電位を第１のソース線に与
えるソース電位制御回路を備えるものである。
【０００９】また、この発明に係る半導体装置は、複数
のメモリセルが接続されるビット線対、ビット線対に接
続され、第１および第２のソース線に接続され、ビット
線対の一方のビット線の電位を第１のソース線の電位
に、他方の電位を第２のソース線の電位に増幅するため
のセンスアンプ、および、キャパシタに接続され、第１
の電位に充電されるセンス電源線と、センス電源線と第
１のソース線との間に接続され、ゲートにセンスアンプ
イネーブル信号を受けるトランジスタとを含み、ライト
動作時に、センス電源線は、このセンス電源線の電位の
低下に従い第１の電位よりも低い第２の電位が与えら
れ、ライトデータがビット線対に与えられた後に第１の
電位が与えられるソース電位制御回路を備えるものであ
る。
【００１０】また、外部電源電位を受けてセンス電源線
に第２の電位を与えるコンバータをさらに備えるもので
ある。
【００１１】また、ソース電位制御回路を、センス電源
線と第１の電位が与えられる電源ノードとの間に接続さ
れ、ライト動作時にこの電源ノードとセンス電源線を切
り離すためのスイッチをさらに含むものとしたものであ
る。
【００１２】また、この発明に係る半導体装置は、複数
のメモリセルが接続されるビット線対、ビット線対に接
続され、第１および第２のソース線に接続され、ビット
線対の一方のビット線の電位を第１のソース線の電位
に、他方の電位を第２のソース線の電位に増幅するため
のセンスアンプ、および、第１の電位が与えられる電源
ノードと第１のソース線との間に接続されるＰチャネル
トランジスタと、電源ノードと第１のソース線との間に
接続されるＮチャネルトランジスタを含み、ライト動作
時に、Ｎチャネルトランジスタによって第１のソース線
に第１の電位よりも低い第２の電位を与え、ライトデー
タがビット線対に与えられた後にＰチャネルトランジス
タによって第１の電位を第１のソース線に与えるソース
電位制御回路を備えるものである。
【００１３】また、この発明に係る半導体装置は、複数
のメモリセルが接続されるビット線対、ビット線対に接
続され、第１および第２のソース線に接続され、ビット
線対の一方のビット線の電位を第１のソース線の電位
に、他方の電位を第２のソース線の電位に増幅するため
のセンスアンプ、および、第１の電位が与えられる電源
ノードと第１のソース線との間に接続されるＮチャネル
トランジスタを含み、このＮチャネルトランジスタは、
ライト動作時に、第１の電位よりも低い第２の電位より
も、Ｎチャネルトランジスタのしきい値電圧だけ高い電
位をゲートに受け、ライトデータがビット線対に与えら
れた後に第１の電位よりしきい値電圧だけ高い電位以上
の電位をゲートに受けるソース電位制御回路を備えるも
のである。
【００１４】また、この発明に係る半導体装置は、各々
に複数のメモリセルが接続される複数のビット線対、複
数のビット線対にそれぞれ接続され、各々が第１および
第２のソース線に接続され、接続されたビット線対の一
方のビット線の電位を第１のソース線の電位に、他方の
電位を第２のソース線の電位に増幅するための複数のセ
ンスアンプ、複数のビット線対に対して共通に設けられ
るデータバス、複数のビット線対とデータバスとの間に
それぞれ接続され、選択的に複数のビット線対の１つを
データバスに電気的に接続するための複数のゲート、ラ
イト動作時に、第１のソース線に第１の電位よりも低い
第２の電位を与え、ライトデータがデータバスおよび複
数のゲートの１つを介して複数のビット線対の１つに与
えられた後に第１の電位を第１のソース線に与えるソー
ス電位制御回路、および、データバスの電位を第２の電
位以上かつ第１の電位よりも低い電位にプリチャージす
るためのプリチャージ回路を備えるものである。
【００１５】また、複数のゲートの各々を、ビット線対
とデータバスの間に接続されるＮチャネルＭＯＳトラン
ジスタの対を含むものとし、ＮチャネルＭＯＳトランジ
スタのゲートに選択的に第１の電位を与えるためのコラ
ムデコーダをさらに備えるものである。
【００１６】また、データバスにより伝達されるデータ
のハイレベルを、リード動作時およびライト動作時とも
に第２の電位としたものである。
【００１７】また、この発明に係る半導体装置は、各々
に複数のメモリセルが接続される第１および第２のビッ
ト線対、第１および第２のビット線対に共通に設けられ
るＮチャネルセンスアンプ、Ｎチャネルセンスアンプと
第１のビット線対の間に接続される第１のＮチャネルト
ランジスタ対、Ｎチャネルセンスアンプと第２のビット
線対の間に接続される第２のＮチャネルトランジスタ
対、第１および第２のビット線対のそれぞれに接続さ
れ、各々がソース線に接続され、接続されたビット線対
の一方のビット線の電位をソース線の電位に増幅するた
めの第１および第２のＰチャネルセンスアンプ、ライト
動作時に、ソース線に第１の電位よりも低い第２の電位
を与え、ライトデータが第１および第２のビット線対の
１つに与えられた後に第１の電位をソース線に与えるソ
ース電位制御回路、および、第１および第２のＮチャネ
ルトランジスタ対のゲートに非昇圧電位を与えるための
ロウデコーダを備えるものである。
【００１８】また、非昇圧電位を第１の電位としたもの
である。
【００１９】また、この発明に係る半導体装置は、複数
のメモリセルが接続され、第１の電位と接地電位の中間
の電位にプリチャージされるビット線対、ビット線対に
接続され、第１および第２のソース線に接続され、ビッ
ト線対の一方のビット線の電位を第１のソース線の電位
に、他方の電位を第２のソース線の電位に増幅するため
のセンスアンプ、および、ライト動作時に、第１のソー
ス線に第１の電位よりも低い第２の電位を与え、ライト
データがビット線対に与えられた後に第１の電位を第１
のソース線に与えるソース電位制御回路を備えるもので
ある。
【００２０】また、この発明に係る半導体装置は、複数
のメモリセルが接続される第１のビット線対と、第１の
ビット線対に接続され、第１および第２のソース線に接
続され、第１のビット線対の一方のビット線の電位を第
１のソース線の電位に、他方の電位を第２のソース線の
電位に増幅するための第１のセンスアンプと、ライト動
作時に、第１のソース線に第１の電位よりも低い第２の
電位を与え、ライトデータが第１のビット線対に与えら
れた後に第１の電位を第１のソース線に与える第１のソ
ース電位制御回路とを含む第１のバンク、および、複数
のメモリセルが接続される第２のビット線対と、第２の
ビット線対に接続され、第３および第４のソース線に接
続され、第２のビット線対の一方のビット線の電位を第
３のソース線の電位に、他方の電位を第４のソース線の
電位に増幅するための第２のセンスアンプと、ライト動
作時に、第３のソース線に第２の電位を与え、ライトデ
ータが第２のビット線対に与えられた後に第１の電位を
第３のソース線に与える第２のソース電位制御回路とを
含み、第１のバンクのライト動作とオーバーラップして
ライト動作がおこなわれる第２のバンクを備えるもので
ある。
【００２１】
【発明の実施の形態】実施の形態１．以下、発明の実施
の形態であるDRAM混載LSIについて、図1から図8に基づ
き説明する。図1を参照して、DRAM混載LSIは同一チップ
CH上に形成されたDRAM 100とロジック回路200を備え
る。DRAM 100とロジック回路200とは、例えば128bitや2
56bitといった広いバス幅のデータバスにより接続さ
れ、データDQのやりとりをしている。また、DRAM 100と
ロジック回路200とはDRAM 100のオペレーションを指示
するためのコマンドCMDをロジック回路200からDRAM 100
に伝達するためのコントロールバスで結ばれている。さ
らに、DRAM 100とロジック回路200とは、ロジック回路2
00からDRAM 100にアドレス信号ADDを伝達するためのア
ドレスバスによっても結ばれている。
【００２２】DRAM混載LSIは、さらに電源ピン1-4を備え
る。電源ピン1-4のそれぞれには、V DD1,VDD2,VDD3およ
びVSSの電源電位が外部から与えられる。電源電位VDD1,
VDD2,VDD3およびVSSは、例えばこの実施の形態では2.0
V, 1.0V, 2.5Vおよび0V(グラウンド)としている。電源
電位VDD1,VDD2およびVDD3はハイレベルの電位として使
用され、電源電位VSSはロウレベルの電位として使用さ
れる。
【００２３】DRAM 100は電源電位VDD1,VDD2,VDD3および
VSSを受けて動作する。DRAM 100はロジック回路200から
与えられたコマンドCMDに応じた動作を実行する。この
コマンドCMDによりリード動作が要求された時は、DRAM
100はアドレス信号ADDで指定されたアドレスのメモリセ
ルに記憶されたデータをロジック回路に出力する。ま
た、ライト動作が要求された時は、DRAM 100はアドレス
信号ADDで指定されたアドレスのメモリセルに、ロジッ
ク回路200から与えられたデータを格納する。DRAM 100
は電源電位VDD1およびVDD2を受けて動作するメモリアレ
イと、電源電位VDD 3を受けて動作する周辺回路およびI/
O回路を含む。
【００２４】ロジック回路200は電源電位VDD3およびVSS
を受けて動作する。ロジック回路200はDRAM 100に記憶
されたデータをリードして、リードデータに演算をほど
こし、演算結果としてのデータをDRAM 100にライトす
る。演算としては、例えば論理演算と、積和演算のよう
な算術演算がある。他の例として、DRAM 100にプログラ
ムを記憶させておき、ロジック回路200がDRAM 100から
プログラムをデータDQとしてリードし、リードしたプロ
グラムを実行するという動作のさせかたも考えられる。
【００２５】図2はDRAM 100の概略ブロック図である。
図2を参照して、DRAM 100はコマンドデコーダ110を備え
る。コマンドデコーダ110は、ロジック回路200から与え
られる各種の制御信号(例えばクロックイネーブル信号C
KE、チップセレクト信号/CS、ロウアドレスストローブ
信号/RAS、コラムアドレスストローブ信号/CAS、ライト
イネーブル信号/WEおよびデータマスク信号DM)を、クロ
ック信号CLKに同期してラッチし、これらの制御信号を
デコードする。これらの制御信号の論理の組み合わせに
よりオペレーションコマンドが指定される。図1ではこ
れらの制御信号を総称してCMDと表している。コマンド
デコーダ110は与えられたコマンドをデコードして、こ
のコマンドに応答してDRAM 100の動作を制御するため
の、複数種の内部制御信号を出力する。
【００２６】また、DRAM 100は、ロウアドレスバッファ
およびリフレッシュカウンタ120を備える。ロウアドレ
スバッファおよびリフレッシュカウンタ120は、ロジッ
ク回路200から与えられる複数ビットを含むアドレス信
号ADDを受けてロウアドレス信号および内部のバンクア
ドレス信号を出力する。ロウアドレスバッファおよびリ
フレッシュカウンタ120は、コマンドデコーダ110からの
内部制御信号が、リードまたはライト動作が要求された
ことを示すと、アドレス信号ADDをロウアドレス信号お
よび内部バンクアドレス信号として供給する。
【００２７】ロウアドレスバッファおよびリフレッシュ
カウンタ120はまた、コマンドデコーダ110からの内部制
御信号が、リフレッシュ動作が要求されたことを示す
と、アドレス信号ADDとは関係なしに、自らロウアドレ
ス信号および内部バンクアドレス信号を生成して供給す
る。
【００２８】DRAM 100はさらに、コラムアドレスバッフ
ァ130を備える。コラムアドレスバッファ130は、ロジッ
ク回路200から与えられるアドレス信号ADDを受けてコラ
ムアドレス信号および内部のバンクアドレス信号を出力
する。コラムアドレスバッファ130は、コマンドデコー
ダ110からの内部制御信号に応答して、アドレス信号ADD
をコラムアドレス信号および内部バンクアドレス信号と
して供給する。
【００２９】さらに、DRAM 100は、バンクA,B,CおよびD
と称される複数のバンク140を備える。各バンクは複数
のメモリセルが複数行および複数列に配置されるメモリ
アレイ141、メモリアレイ141の行を選択するためのロウ
デコーダ142、およびメモリアレイ141の列を選択するた
めのコラムデコーダ143を備える。各バンク140は他のバ
ンクで選択されるメモリセルのアドレスとは独立したア
ドレスのメモリセルが選択できるように構成されてい
る。つまり、他のバンクでどのメモリセルが選択されて
いようと、各バンクの任意のメモリセルが選択できる。
【００３０】ロウデコーダ142は、ロウアドレスバッフ
ァおよびリフレッシュカウンタ120からのロウアドレス
信号および内部バンクアドレス信号をデコードする。そ
して、内部バンクアドレス信号に応じたバンク140の、
ロウアドレス信号に応じた行のメモリセルを選択する。
【００３１】コラムデコーダ143は、コラムアドレスバ
ッファ130からのコラムアドレス信号および内部バンク
アドレス信号をデコードする。そして、選択された行の
メモリセルのデータのうち、内部バンクアドレス信号に
応じたバンク140の、コラムアドレス信号に応じた列の
データを選択する。
【００３２】さらにまた、DRAM 100はデータコントロー
ラおよび入出力バッファ150を備える。データコントロ
ーラおよび入出力バッファ150は、コマンドデコーダ110
からの内部制御信号に応答して、クロック信号CLKに同
期して、メモリアレイ141からロジック回路200へデータ
DQを出力する。また、データコントローラおよび入出力
バッファ150は、コマンドデコーダ110からの内部制御信
号に応答して、クロック信号CLKに同期してロジック回
路200から与えられるデータDQをメモリアレイ141に与え
る。
【００３３】データコントローラおよび入出力バッファ
150は、リード動作時は、コラムアドレスが与えられて/
CASレイテンシの値に応じたクロック信号CLKのサイクル
が経過した時点からリードデータDQの出力を始める。リ
ードデータの出力は、バースト長の値ぶんのデータが、
DRAM 100とロジック回路200を結ぶ複数(例えば128bit)
のデータバスの各々に対し、シリアルに出力される。デ
ータコントローラおよび入出力バッファ150は、コラム
デコーダ143により選択されたメモリアレイ141からのデ
ータを各データバスにシリアルに出力することができ
る。
【００３４】また、データコントローラおよび入出力バ
ッファ150は、ライト動作時は、DRAM 100とロジック回
路200を結ぶ複数のデータバスの各々にシリアルに与え
られるバースト長ぶんのライトデータを、クロック信号
CLKに同期して順次内部に取り込み、コラムデコーダ143
により選択されたメモリアレイの列にライトデータを与
える。また、データマスク信号DMによりライトデータの
一部を取り込まないようにすることが可能である。
【００３５】図2に示されたDRAM 100の各ブロックのう
ち、コマンドデコーダ110、ロウアドレスバッファおよ
びリフレッシュカウンタ120、コラムアドレスバッファ1
30、ロウデコーダ142、コラムデコーダ143、およびデー
タコントローラおよび入出力バッファ150が図1に示され
た周辺回路およびI/O回路に含まれる。DRAM 100はさら
に、電源電位VDD1とVSSの間の中間電位(VDD1+VSS)/2で
ある、ビット線のプリチャージ電位VBLなどの電位を出
力するための内部電位発生回路160を備える。
【００３６】図3はメモリアレイ141の構成を示す概略図
である。図3を参照して、メモリアレイ141は複数のメモ
リブロックMB1-MBnを含む。各メモリブロックMBi(i=1-
n)は複数のビット線対141aを含む。また、メモリアレイ
141は複数のセンスアンプバンドSB1-SBn+1を含む。各セ
ンスアンプバンドSBj(j=1-n+1)は、複数のセンスアンプ
141bを含む。メモリブロックの間に位置するセンスアン
プバンドは、その両側のメモリブロックに共通に設けら
れる。つまり、このメモリアレイ141では、いわゆるシ
ェアードセンスアンプ構成が採用されている。
【００３７】図4はメモリアレイ141の一部を示す回路図
である。図4を参照して、メモリブロックMBiおよびMB
i+1の各々は複数行および複数列に配置される複数のメ
モリセル141cを含む。またメモリブロックMBiおよびMB
i+1の各々は、複数行に対応して配置され各々が対応し
た行に配置されたメモリセル141cに接続される複数のワ
ード線141dを含む。ワード線141dはロウデコーダ142に
接続される。ロウデコーダ142はロウアドレス信号に応
じたワード線141dを選択して、選択されたワード線141d
には昇圧電位VPPが与えられる。この昇圧電位VPPは例え
ば3.0Vに昇圧されており、内部電位発生回路160から発
生されてロウデコーダ142に与えられている。
【００３８】メモリブロックMBiおよびMBi+1の各々はさ
らに、複数列に対応して配置され各々が対応した列に配
置されたメモリセル141cに接続される複数のビット線対
141aを含む。各メモリセル141cは、一方の電極に電源電
位VDD1とVSSの間の中間電位(VDD1+VSS)/2であるセルプ
レート電位VCPを受けるメモリキャパシタCPを含む。こ
のセルプレート電位VCPは内部電位発生回路160から発生
される。各メモリセル141cは、さらにメモリキャパシタ
CPの他方の電極と対応のビット線対141a中のビット線と
の間に接続されるNチャネル型のメモリトランジスタTR
を含む。
【００３９】センスアンプバンドSBiは、複数のセンス
アンプ141bを含む。各センスアンプ141bは、メモリブロ
ックMBiおよびMBi+1中のビット線対141aに対して共通に
設けられて、対応するビット線対141aに接続される。各
センスアンプ141aはまた、共通ソース線141eおよび141f
に接続される。各センスアンプ141bは接続されたビット
線対141aの一方のビット線の電位を共通ソース線141eの
電位に、他方の電位を共通ソース線141fの電位に増幅す
る。
【００４０】センスアンプ141bは、クロスカップル型の
Pチャネルセンスアンプを構成するPチャネルMOSトラン
ジスタP1およびP2を含む。PチャネルMOSトランジスタP1
およびP2のソースは共通ソース線141eに接続される。P
チャネルセンスアンプは、接続されたビット線対141aの
一方のビット線の電位を共通ソース線141eの電位に増幅
する。センスアンプ141bはまた、クロスカップル型のN
チャネルセンスアンプを構成するNチャネルMOSトランジ
スタN1およびN2を含む。NチャネルMOSトランジスタN1お
よびN2のソースは共通ソース線141fに接続される。Nチ
ャネルセンスアンプは、接続されたビット線対141aの他
方のビット線の電位を共通ソース線141fの電位に増幅す
る。
【００４１】センスアンプバンドSBiは、複数のビット
線イコライザ141gを含む。各ビット線イコライザ141g
は、センスアンプ141bと同様にメモリブロックMBiおよ
びMBi+1中のビット線対141aに対して共通に設けられ
て、対応するビット線対141aに接続される。各ビット線
イコライザ141gはプリチャージ電位VBLおよびビット線
イコライズ信号BLEQiを受け、ビット線イコライズ信号B
LEQiに応答してビット線対141aの各ビット線の電位をイ
コライズし、プリチャージ電位VBLにプリチャージす
る。
【００４２】ビット線イコライザ141gは、対応のビット
線対141aに含まれるビット線の電位をイコライズするた
めのNチャネルMOSトランジスタN3を含む。ビット線イコ
ライザ141gはまた、対応のビット線対141aに含まれるビ
ット線の電位をプリチャージ電位VBLにプリチャージす
るためのNチャネルMOSトランジスタN4およびN5を含む。
NチャネルMOSトランジスタN3,N4およびN5のゲートは、
ビット線イコライズ信号BLEQiを受ける。
【００４３】センスアンプバンドSBiはまた、メモリブ
ロックMBiのビット線対141aとセンスアンプ141bの間、
およびメモリブロックMBi+1のビット線対141aとセンス
アンプ141bの間に接続される複数のNチャネルトランジ
スタ対141hを含む。Nチャネルトランジスタ対141hは、
ビット線アイソレーション信号BLI2i-1またはBLI2iに応
答して、対応のビット線対141aをセンスアンプ141bおよ
びビット線イコライザ141gに接続したり、対応のビット
線対141aをセンスアンプ141bおよびビット線イコライザ
141gから分離したりする。
【００４４】各Nチャネルトランジスタ対141hは、Nチャ
ネルMOSトランジスタN6およびN7を含む。NチャネルMOS
トランジスタN6およびN7のゲートはビット線アイソレー
ション信号BLI2i-1またはBLI2iを受ける。ビット線アイ
ソレーション信号は、ロウデコーダ142から発生され、
ロウアドレス信号に応答して選択的にロウレベル(電源
電位VSS)とされる。ビット線アイソレーション信号は、
昇圧電位VPPと電源電位V SSの間で振幅する。
【００４５】センスアンプバンドSBiはさらに、ビット
線対141aとローカルデータバス141iとの間に接続される
複数のトランスファゲート141jを含む。これらのトラン
スファゲート141jは、コラムデコーダ143から与えられ
るコラム選択信号CSL1-CSL4に応答して、隣接した4つの
センスアンプ141bに対応するメモリブロックMBiまたは
メモリブロックMBi+1中の4つのビット線対の1つを選択
的にローカルデータバス141iに電気的に接続する。各ト
ランスファゲート141jは、NチャネルMOSトランジスタN8
およびN9を含む。NチャネルMOSトランジスタN8およびN9
のゲートはコラム選択信号CSL1-CSL4のいずれかを受け
る。コラム選択信号CSL1-CSL4は、VDD3-VSSの振幅を持
つ。
【００４６】ローカルデータバス141iは、1対のI/O線を
含む。１つのローカルデータバス141iは隣接した4つの
センスアンプ141bに対して共通に設けられる。つまり、
ローカルデータバス141iはメモリブロックMBiの4つのビ
ット線対141aに対して共通に設けられる。ローカルデー
タバス141iはまた、メモリブロックMBi+1の4つのビット
線対141aに対しても共通に設けられる。ローカルデータ
バス141iはワード線141dに沿って延在する。
【００４７】グローバルデータバス141kは複数のセンス
アンプバンドSBiの複数のローカルデータバス141iに対
して共通に接続される。グローバルデータバス141kは1
対のI/O線を含む。グローバルデータバス141kはビット
線対141aに沿って、複数のメモリブロックにわたって延
在する。ライト動作時は、グローバルデータバス141kお
よびローカルデータバス141iから導通状態となったトラ
ンスファゲート141jを介してビット線対141aにライトデ
ータが与えられる。
【００４８】メモリアレイ141は、ローカルデータバス1
41iおよびグローバルデータバス141kに接続されるデー
タバスプリチャージ回路141mを含む。データバスプリチ
ャージ回路141mは、データバスイコライズ信号/DBEQに
応答してデータバス141iおよび141kを電源電位VDD1にプ
リチャージし、リード動作およびライト動作時にデータ
バス141iおよび141kのプリチャージを中断する。データ
バスプリチャージ回路141mは、電源電位VDD1が与えられ
る電源線とデータバス141iおよび141kとの間に接続され
る一対のPチャネルトランジスタP3およびP4を含む。Pチ
ャネルトランジスタP3およびP4のゲートはデータバスイ
コライズ信号/DBEQを受ける。データバスイコライズ信
号/DBEQは、コマンドデコーダ110から発生され、リード
動作およびライト動作が要求されたときは非活性のハイ
レベル(電源電位VDD3)にされる。リフレッシュ動作が要
求されるときは活性のロウレベル(電源電位VSS)のまま
である。
【００４９】センスアンプバンドSBiは、共通ソース線1
41eおよび141fに接続されるソース電位制御回路141nを
含む。ソース電位制御回路141nは、コマンドデコーダ11
0からの内部制御信号が、ライト動作が要求されている
ことを示すのに応答して、共通ソース線141eに電源電位
VDD1よりも低い電源電位VDD2を与え、ライトデータがビ
ット線対141aに与えられた後に電源電位VDD1を共通ソー
ス線141eに与える。ソース電位制御回路141nはライト動
作以外のリード動作またはリフレッシュ動作が要求され
たときは、共通ソース線141eに電源電位VDD2を与えず、
電源電位VDD1のみを与える。
【００５０】ソース電位制御回路141nは、リード、ライ
トおよびリフレッシュ動作のいずれのときも、共通ソー
ス線141fに接地電位VSSを与える。また、ソース電位制
御回路141nは、ビット線対141aの電位がイコライズ/プ
リチャージされているときは、共通ソース線141eおよび
141fの電位をイコライズし、プリチャージ電位VBLにプ
リチャージする。
【００５１】図5はソース電位制御回路141nを示す回路
図である。図5を参照して、ソース電位制御回路141n
は、電源電位VDD1が与えられる電源ノード100aおよび電
源電位VD D2が与えられる電源ノード100bに接続される電
位スイッチ141naを含む。電位スイッチ141naは、低電位
化信号LVDDiに応答して電源電位VDD1および電源電位V
DD2の一方をセンス電源線141nbに与える。低電位化信号
LVDDiおよび/LVDDiは互いに相補の信号であるので、低
電位化信号/LVDDiはLVDDiに従う。低電位化信号LVDDiお
よび/LVDDiはコマンドデコーダ110から与えられ、VDD3-
VSSの振幅を持つ。また、低電位化信号LVDDiおよび/LVD
Diはコマンドデコーダ110に与えられるコマンドに応答
する。電位スイッチ141naは、PチャネルトランジスタP5
およびP6を含む。
【００５２】ライト動作の要求に応答して、低電位化信
号LVDDiおよび/LVDDiがそれぞれハイレベルおよびロウ
レベルになる。これに従い、電源電位VDD1に充電されて
いたセンス電源線141nbに電源電位VDD1よりも低い電源
電位VDD2が与えられる。つまり、電位スイッチ141na
は、ライト動作の要求に応答して電源ノード100aとセン
ス電源線141nbを切り離す。その後、ライトデータがビ
ット線対141aに与えられると、選択されたワード線141d
がリセットされる前に、低電位化信号LVDDiおよび/LVDD
iはそれぞれロウレベルおよびハイレベルになる。これ
に従い、センス電源線141nbには電源電位VDD1が与えら
れる。
【００５３】一方、リード動作またはリフレッシュ動作
が要求されたときは、低電位化信号LVDDiおよび/LVDDi
はそれぞれロウレベルおよびハイレベルに維持される。
従って、トランジスタP5はオンしたまま、P6はオフのま
まであるので、センス電源線141nbには電源電位VDD1の
みが与え続けられる。
【００５４】ソース電位制御回路141nはまた、センス電
源線141nbと共通ソース線141eとの間に接続されるPチャ
ネルトランジスタ141ncを含む。Pチャネルトランジスタ
141ncのゲートはPチャネルセンスアンプイネーブル信号
/SEPiを受ける。ソース電位制御回路141nはさらに、電
源電位(接地電位)VSSが与えられる電源ノード100cと共
通ソース線141fとの間に接続されるNチャネルトランジ
スタ141ndを含む。Nチャネルトランジスタ141ndのゲー
トはNチャネルセンスアンプイネーブル信号SENiを受け
る。
【００５５】ソース電位制御回路141nはさらに、共通ソ
ース線141eおよび141fに接続されるソース線イコライザ
141neを含む。ソース線イコライザ141neは、ビット線イ
コライズ信号BLEQiに応答して、共通ソース線141eおよ
び141fの電位をイコライズし、共通ソース線141eおよび
141fをプリチャージ電位VBLにプリチャージする。ソー
ス線イコライザ141neは、イコライズのためのNチャネル
MOSトランジスタN10を含む。ソース線イコライザ141ne
はまた、プリチャージのためのNチャネルMOSトランジス
タN11およびN12を含む。NチャネルMOSトランジスタN10,
N11およびN12のゲートはビット線イコライズ信号BLEQi
を受ける。
【００５６】次に動作について説明する。図6はライト
動作を示すタイミング図である。ここではメモリブロッ
クMBiの左下(図4を参照)のメモリセル141cへのライトに
ついて説明する。また、図6はメモリセルにはハイレベ
ルのデータが記憶されていて、ロウレベルのライトデー
タが書き込まれる場合を示している。まず、ライト動作
が要求される時刻t1より前のスタンバイ時では、ビット
線イコライズ信号BLEQ iはハイレベル(VDD3)とされる。
従って、ビット線対141aを構成するビット線の電位BLお
よび/BLはそれぞれ、ビット線イコライザ141gによりプ
リチャージ電位V BLにプリチャージおよびイコライズさ
れる。
【００５７】また、ビット線イコライズ信号BLEQiがハ
イレベルで、かつセンスアンプイネーブル信号SENiおよ
び/SEPiがそれぞれ非活性のロウレベルおよびハイレベ
ルなので、共通ソース線141eおよび141fの電位はソース
線イコライザ141neによりプリチャージ電位VBLにプリチ
ャージおよびイコライズされる。さらに、低電位化信号
LVDDiは非活性のロウレベルにされているので、センス
電源線141nbのセンス電源電位VDSは、電源電位VDD1とな
っている。また、データバスイコライズ信号/DBEQが活
性のロウレベルなので、グローバルデータバス141kおよ
びローカルデータバス141iの電位IO,/IOは、電源電位V
DD1にプリチャージおよびイコライズされている。
【００５８】そして、ライト動作の要求に応答して、時
刻t1で低電位化信号LVDDiが活性のハイレベル(VDD3)に
変化する。これに従い、センス電源線141nbの電位VDSは
電源電位VDD2に変化する。また、ビット線イコライズ信
号BLEQiが非活性のロウレベルに変化すると、ビット線
対141a、共通ソース線141eおよび141fのイコライズおよ
びプリチャージが中断する。また、データバスイコライ
ズ信号/DBEQが非活性のハイレベル(VDD3)に変化する
と、グローバルデータバス141kおよびローカルデータバ
ス141iのイコライズおよびプリチャージが中断する。
【００５９】さらに、ビット線アイソレーション信号BL
I2iがロウレベルに変化すると、メモリブロックMBi+1に
含まれるビット線対141aはセンスアンプ141bおよびビッ
ト線イコライザ141gから切り離される。ビット線アイソ
レーション信号BLI2i-1はハイレベル(VPP)のままなの
で、メモリブロックMBiに含まれるビット線対141aはセ
ンスアンプ141bに電気的に接続されている。
【００６０】そして、時刻t2でメモリブロックMBiに含
まれる複数のワード線141dのうちから、最も下(図4を参
照)のワード線141dが選択される。選択されたワード線1
41dの電位WLは、非活性のロウレベル(VSS)から活性のハ
イレベル(VPP)に変化する。これに従い、選択されたワ
ード線141dに接続されるメモリセル141cから、ビット線
対141aのメモリセル141cが接続されるビット線に電荷が
移動し、このビット線の電位/BLはプリチャージ電位VBL
からわずかに上昇する。
【００６１】そして、時刻t3でNチャネルセンスアンプ
イネーブル信号SENiがNチャネルセンスアンプのイネー
ブルを示すハイレベル(VDD3)に変化する。これに従い、
共通ソース線141fと電源電位VSSが与えられる電源ノー
ド100cが導通し、共通ソース線141fの電位は電源電位V
SSに変化する。これに応じて、センスアンプ141bのトラ
ンジスタN1およびN2で構成されるNチャネルセンスアン
プがイネーブルとされ、ビット線の電位BLを共通ソース
線141fの電位に引き下げる。結果として、ビット線の電
位BLは電源電位VSSに変化する。
【００６２】そして、時刻t4でPチャネルセンスアンプ
イネーブル信号/SEPiがPチャネルセンスアンプのイネー
ブルを示すロウレベルに変化する。これに従い、共通ソ
ース線141eとセンス電源線141nbとが導通し、共通ソー
ス線141eにはセンス電源線141nbの電位VDS、すなわち電
源電位VDD2が与えられる。これに応じて、センスアンプ
141bのトランジスタP1およびP2で構成されるPチャネル
センスアンプがイネーブルとされ、ビット線の電位/BL
を共通ソース線141eの電位に引き上げる。結果として、
ビット線の電位/BLは電源電位VDD2に変化する。
【００６３】そして、時刻t5でコラム選択信号CSL1が活
性のハイレベル(VDD3)に変化する。他のコラム選択信号
CSL2-CSL4は非活性のロウレベルのままである。一方、
グローバルデータバス141kおよびローカルデータバス14
1iに、ライトデータが伝達されると、データバスを構成
するI/O線の電位IOおよび/IOはそれぞれハイレベルおよ
びロウレベルとなる。これに従い、ローカルデータバス
141iからトランスファゲート141jを介してビット線対14
1aにライトデータが伝達される。結果として、ビット線
の電位BLおよび/BLはそれぞれハイレベル(VDD2)および
ロウレベル(VSS)に反転される。
【００６４】そして、時刻t6で低電位化信号LVDDiが非
活性のロウレベルに変化すると、センス電源線141nbは
電源電位VDD1が与えられる電源ノード100aと接続され
る。これに従い、共通ソース線141eには電源電位VDD1が
与えられる。結果として、ビット線の電位BLは電源電位
VDD2から電源電位VDD1に変化する。
【００６５】その後、選択されたワード線141dの電位WL
がロウレベルにリセットされると、メモリセル141cのキ
ャパシタCPには電源電位VSSが格納される。また、時刻t
7でビット線イコライズ信号BLEQiがハイレベルになる
と、ビット線イコライザ141gによりビット線の電位BLお
よび/BLはプリチャージ電位VBLにプリチャージおよびイ
コライズされる。一方、データバスイコライズ信号/DBE
Qがロウレベルとなるのに従って、グローバルおよびロ
ーカルデータバス141kおよび141iの電位IO,/IOは電源電
位VDD1にプリチャージおよびイコライズされる。
【００６６】図7はリード動作を示すタイミング図であ
る。図7ではメモリセルにはハイレベルのデータが記憶
されている場合の、メモリブロックMBiの左下(図4を参
照)のメモリセル141cからのリードを示す。リード動作
時は、低電位化信号LVDDiはロウレベル(VDD3)のままで
ある。従って、センス電源線141nbの電位は電源電位V
DD1のままである。リード動作の要求に応答して、時刻t
1でビット線イコライズ信号BLEQiが非活性のロウレベル
に変化すると、ビット線対141a、共通ソース線141eおよ
び141fのイコライズおよびプリチャージが中断する。ま
た、データバスイコライズ信号/DBEQが非活性のハイレ
ベル(VDD3)に変化すると、グローバルデータバス141kお
よびローカルデータバス141iのイコライズおよびプリチ
ャージが中断する。
【００６７】さらに、ビット線アイソレーション信号BL
I2iがロウレベルに変化すると、メモリブロックMBi+1に
含まれるビット線対141aはセンスアンプ141bおよびビッ
ト線イコライザ141gから切り離される。ビット線アイソ
レーション信号BLI2i-1はハイレベル(VPP)のままなの
で、メモリブロックMBiに含まれるビット線対141aはセ
ンスアンプ141bに電気的に接続されている。
【００６８】そして、時刻t2でメモリブロックMBiに含
まれる複数のワード線141dのうちから、最も下(図4を参
照)のワード線141dが選択される。選択されたワード線1
41dの電位WLは、非活性のロウレベル(VSS)から活性のハ
イレベル(VPP)に変化する。これに従い、選択されたワ
ード線141dに接続されるメモリセル141cから、ビット線
対141aのメモリセル141cが接続されるビット線に電荷が
移動し、このビット線の電位/BLはプリチャージ電位VBL
からわずかに上昇する。
【００６９】そして、時刻t3でNチャネルセンスアンプ
イネーブル信号SENiがNチャネルセンスアンプのイネー
ブルを示すハイレベル(VDD3)に変化する。これに従い、
共通ソース線141fと電源電位VSSが与えられる電源ノー
ド100cが導通し、共通ソース線141fの電位は電源電位V
SSに変化する。これに応じて、センスアンプ141bのトラ
ンジスタN1およびN2で構成されるNチャネルセンスアン
プがイネーブルとされ、ビット線の電位BLを共通ソース
線141fの電位に引き下げる。結果として、ビット線の電
位BLは電源電位VSSに変化する。
【００７０】そして、時刻t4でPチャネルセンスアンプ
イネーブル信号/SEPiがPチャネルセンスアンプのイネー
ブルを示すロウレベルに変化する。これに従い、共通ソ
ース線141eとセンス電源線141nbとが導通し、共通ソー
ス線141eにはセンス電源線141nbの電位VDS、すなわち電
源電位VDD1が与えられる。これに応じて、センスアンプ
141bのトランジスタP1およびP2で構成されるPチャネル
センスアンプがイネーブルとされ、ビット線の電位/BL
を共通ソース線141eの電位に引き上げる。結果として、
ビット線の電位/BLは電源電位VDD1に変化する。
【００７１】そして、時刻t5でコラム選択信号CSL1が活
性のハイレベル(VDD3)に変化する。他のコラム選択信号
CSL2-CSL4は非活性のロウレベルのままである。センス
アンプ141bにより増幅されたビット線対141a上の電位
は、トランスファゲート141jを介してローカルデータバ
ス141iおよびグローバルデータバス141kに伝達される。
結果として、データバスを構成するI/O線の電位IOおよ
び/IOはそれぞれロウレベルおよびハイレベルとなる。
このようにしてリードデータがグローバルデータバス14
1kに出力される。
【００７２】その後、選択されたワード線141dの電位WL
がロウレベルにリセットされると、メモリセル141cのキ
ャパシタCPには電源電位VDD1が格納される。また、時刻
t6でビット線イコライズ信号BLEQiがハイレベルになる
と、ビット線イコライザ141gによりビット線の電位BLお
よび/BLはプリチャージ電位VBLにプリチャージおよびイ
コライズされる。一方、データバスイコライズ信号/DBE
Qがロウレベルとなるのに従って、グローバルおよびロ
ーカルデータバス141kおよび141iのI/O線の電位IOおよ
び/IOは電源電位VDD1にプリチャージおよびイコライズ
される。
【００７３】図8はリフレッシュ動作を示すタイミング
図である。図8ではメモリセルにはハイレベルのデータ
が記憶されている場合のメモリブロックMBiの最も下(図
4を参照)のメモリセル141cの行のリフレッシュを示す。
リフレッシュ動作時は、リード動作時と同様に、低電位
化信号LVDDiはロウレベル(VDD3)のままである。従っ
て、センス電源線141nbの電位は電源電位VDD1のままで
ある。加えて、データバスイコライズ信号/DBEQはロウ
レベルのままである。従って、グローバルデータバス14
1kおよびローカルデータバス141iのI/O線の電位IOおよ
び/IOは、電源電位VDD1にイコライズおよびプリチャー
ジされたままである。また、コラム選択信号CSL1-CSL4
はいずれも非活性のロウレベルのままである。
【００７４】リフレッシュ動作の要求に応答して、時刻
t1でビット線イコライズ信号BLEQiが非活性のロウレベ
ルに変化すると、ビット線対141a、共通ソース線141eお
よび141fのイコライズおよびプリチャージが中断する。
さらに、ビット線アイソレーション信号BLI2iがロウレ
ベルに変化すると、メモリブロックMBi+1に含まれるビ
ット線対141aはセンスアンプ141bおよびビット線イコラ
イザ141gから切り離される。ビット線アイソレーション
信号BLI2i-1はハイレベル(VPP)のままなので、メモリブ
ロックMBiに含まれるビット線対141aはセンスアンプ141
bに電気的に接続されている。
【００７５】そして、時刻t2でメモリブロックMBiに含
まれる複数のワード線141dのうちから、最も下(図4を参
照)のワード線141dが選択される。選択されたワード線1
41dの電位WLは、非活性のロウレベル(VSS)から活性のハ
イレベル(VPP)に変化する。これに従い、選択されたワ
ード線141dに接続されるメモリセル141cから、ビット線
対141aのメモリセル141cが接続されるビット線に電荷が
移動し、このビット線の電位/BLはプリチャージ電位VBL
からわずかに上昇する。
【００７６】そして、時刻t3でNチャネルセンスアンプ
イネーブル信号SENiがNチャネルセンスアンプのイネー
ブルを示すハイレベル(VDD3)に変化する。これに従い、
共通ソース線141fと電源電位VSSが与えられる電源ノー
ド100cが導通し、共通ソース線141fの電位は電源電位V
SSに変化する。これに応じて、センスアンプ141bのトラ
ンジスタN1およびN2で構成されるNチャネルセンスアン
プがイネーブルとされ、ビット線の電位BLを共通ソース
線141fの電位に引き下げる。結果として、ビット線の電
位BLは電源電位VSSに変化する。
【００７７】そして、時刻t4でPチャネルセンスアンプ
イネーブル信号/SEPiがPチャネルセンスアンプのイネー
ブルを示すロウレベルに変化する。これに従い、共通ソ
ース線141eとセンス電源線141nbとが導通し、共通ソー
ス線141eにはセンス電源線141nbの電位VDS、すなわち電
源電位VDD1が与えられる。これに応じて、センスアンプ
141bのトランジスタP1およびP2で構成されるPチャネル
センスアンプがイネーブルとされ、ビット線の電位/BL
を共通ソース線141eの電位に引き上げる。結果として、
ビット線の電位/BLは電源電位VDD1に変化する。
【００７８】その後、選択されたワード線141dの電位WL
がロウレベルにリセットされると、メモリセル141cのキ
ャパシタCPには電源電位VDD1が格納される。また、時刻
t5でビット線イコライズ信号BLEQiがハイレベルになる
と、ビット線イコライザ141gによりビット線の電位BLお
よび/BLはプリチャージ電位VBLにプリチャージおよびイ
コライズされる。
【００７９】以上のように、この実施の形態１では、ラ
イト動作時はビット線のハイレベルを電源電位VDD1より
も低いVDD2にしている。従って、メモリセル141cに記憶
されていたデータの反転データをライトする場合、ライ
トデータがビット線対に与えられる時にいずれロウレベ
ルに放電されるであろうハイレベルのビット線を電源電
位VDD1まで充電せずに、それよりも低い電源電位VDD2ま
での充電で済ませているので、ライト動作の消費電力が
低減される。
【００８０】また、リードおよびリフレッシュ動作時
は、ライト動作時と違って電源電位VD D2を経ることな
く、ビット線のハイレベルを電源電位VDD1にしている。
従って、リードおよびリフレッシュ動作を、ライト動作
時のように低速化させずに済む。結果として、リードお
よびリフレッシュ動作を低速化させずに、ライト動作の
消費電力が低減されたDRAMを得ることができる。
【００８１】この実施の形態１では、ライト動作が要求
されるときはいつもビット線のハイレベルを電源電位V
DD1よりも低いVDD2にしている。しかし、新しく低消費
ライトコマンドを定義して、この低消費ライトコマンド
が入力されたときにビット線のハイレベルが電源電位V
DD1よりも低いVDD2にされるようにしてもよい。このよ
うな新しい低消費ライトコマンドを定義したときは、通
常のライト動作が要求されたときは、従来と同様のライ
ト動作をおこなう。
【００８２】実施の形態２．以下に、この発明の他の実
施の形態について図9に基づき説明する。この実施の形
態２のDRAM混載LSIが実施の形態１のDRAM混載LSIと異な
る点は、実施の形態１では電源電位VDD1およびVDD2は半
導体チップCHの外部から電源ピン1および2を介して与え
られていたのに対し、この実施の形態２では外部から電
源ピン5を介して外部電源電位VDD4を受けて、この外部
電源電位VDD4を基に内部で電源電位VD D1およびVDD2を発
生させている点である。その他は実施の形態１と同じで
ある。以下、この異なる点について説明する。
【００８３】図9は図1と対比される、DRAM混載LSIの概
略ブロック図である。図9を参照して、DRAM混載LSIは図
1に示された2つの電源ピン1および2に代えて、1つの電
源ピン5を備える。この電源ピン5には、外部電源電位V
DD4が与えられる。この電源電位VDD4は例えば3.3Vの電
位である。DRAM 100は外部電源電位VDD4を受け、外部電
源電位VDD4を基に電源電位VDD1を発生する降圧コンバー
タ(Voltage-Down Converter)161を備える。DRAM 100は
さらに、外部電源電位VDD4を受け、外部電源電位VDD 4を
基に電源電位VDD2を発生する降圧コンバータ162を備え
る。その他の回路については実施の形態１と同様であ
る。降圧コンバータ161および162は、図2に示された内
部電位発生回路160に含まれる。
【００８４】実施の形態３．以下に、この発明の他の実
施の形態について図10に基づき説明する。この実施の形
態3のDRAM混載LSIが実施の形態２のDRAM混載LSIと異な
る点は、実施の形態２では外部から電源ピン5を介して
外部電源電位VDD4を受けて、この外部電源電位VDD4を基
に内部で電源電位VDD1およびVDD2を発生させているのに
対し、この実施の形態３では、電源ピン5に代えて実施
の形態１と同様に電源ピン1を備え、チップ外部からこ
の電源ピン1を介して外部電源電位VDD1を受け、この外
部電源電位VDD1を基に内部で電源電位VDD2を発生させて
いる点である。その他は実施の形態１と同じである。以
下、この異なる点について説明する。
【００８５】図10は図1または図9と対比される、DRAM混
載LSIの概略ブロック図である。図10を参照して、DRAM
混載LSIは図9に示された電源ピン5に代えて、電源ピン1
を備える。また、図1に示された電源ピン2は省かれてい
る。この電源ピン1には、外部電源電位VDD1が与えられ
る。DRAM 100は図9に示された降圧コンバータ161および
162に代えて、外部電源電位VDD1を受け、外部電源電位V
DD1を基に電源電位VDD 2を発生する降圧コンバータ163を
備える。その他の回路については実施の形態１または２
と同様である。降圧コンバータ163は、図2に示された内
部電位発生回路160に含まれる。
【００８６】実施の形態４．以下に、この発明の他の実
施の形態について図11から図13に基づき説明する。この
実施の形態４のDRAM混載LSIが実施の形態２のDRAM混載L
SIと異なる点は、ソース電位制御回路141nの構成であ
る。
【００８７】図11はソース電位制御回路141nを示す回路
図である。図11を参照して、このソース電位制御回路14
1nは、図5に示されたそれに加え、さらにセンス電源線1
41nbに接続されるキャパシタ141nfを含む。キャパシタ1
41nfは、センス電源線141nbの寄生容量と、真のキャパ
シタを合わせたものである。真のキャパシタはMOSキャ
パシタで形成してもよいし、P型半導体基板とP型半導体
基板に形成されたNウェルとの間の接合容量で形成して
もよい。
【００８８】図12は降圧コンバータ162を示す回路図で
ある。図12を参照して、降圧コンバータ162は、電源電
位VDD2の設定値の電位である基準電位VREFと、電源電位
VDD2を比較するためのコンパレータ162aを含む。基準電
位VREFは、例えば1.5Vである。基準電位VREFは図2に示
された内部電位発生回路160から発生される。コンパレ
ータ162aは、外部電源電位VDD4を受けて動作する。コン
パレータ162aは、低電位化信号LVDDiを活性化させるた
めに、これに先立って活性化されるマスタ低電位化信号
LVDDMが活性のハイレベルになると、アクティブとなっ
て比較動作をする。マスタ低電位化信号LVDDMはコマン
ドデコーダ110から発生され、VDD3-VSSの振幅を持つ。
【００８９】コンパレータ162aは、アクティブ時、電源
電位VDD2が基準電位VREFよりも低いとロウレベルの信号
を出力する。また、コンパレータ162aは、アクティブ
時、電源電位VDD2が基準電位VREFよりも高いとハイレベ
ルの信号を出力する。コンパレータ162aは、Pチャネル
トランジスタP7,P8およびNチャネルトランジスタN13,N1
4,N15を含む。
【００９０】降圧コンバータ162はまた、外部電源電位V
DD4が与えられるノードと電源電位V DD2を供給する電源
ノード100bの間に接続されるPチャネルのドライバトラ
ンジスタ162bを含む。ドライバトランジスタ162bのゲー
トはコンパレータ162aの出力を受ける。降圧コンバータ
162はさらに、VDD3-VSSの振幅を持つマスタ低電位化信
号LVDDMをVDD4-VSSの振幅に変換するレベル変換回路162
dを含む。
【００９１】さらにまた、降圧コンバータ162は、外部
電源電位VDD4が与えられるノードとドライバトランジス
タ162bのゲートの間に接続されるPチャネルトランジス
タ162cを含む。Pチャネルトランジスタ162cは、レベル
変換回路162dの出力をゲートに受け、マスタ低電位化信
号LVDDMがロウレベルとなると導通してドライバトラン
ジスタ162bをオフにする。従って、ドライバトランジス
タ162bは、マスタ低電位化信号LVDDMがロウレベルのと
きは、電源電位VDD2と基準電位VREFの関係によらずオフ
となる。他方で、マスタ低電位化信号LVDDMがハイレベ
ルのときは、ドライバトランジスタ162bは電源電位VDD2
が基準電位VREFよりも低いとオン、電源電位VDD2が基準
電位VREFよりも高いとオフとなる。
【００９２】図13は図6と対比されるライト動作を示す
タイミング図である。図6に示された動作と異なるの
は、低電位化信号LVDDiがハイレベルになって、電源ノ
ード100bとセンス電源線141nbが電気的に接続されて
も、この時はセンス電源線141nbの電位VDSが電源電位V
DD1に充電されて基準電位VREFよりも高いので、降圧コ
ンバータ162中のドライバトランジスタ162bがオフした
ままで、センス電源線141nbの電位VDSが電源電位VDD1の
レベルに保たれたままである点である。
【００９３】時刻t4で、共通ソース線141eとセンス電源
線141nbが接続されて、センス電源線141nbに結合される
キャパシタ141nfから共通ソース線141eに電荷が移動し
てセンス電源線141nbの電位VDSが基準電位VREFよりも低
くなると、電源電位VDD2が基準電位VREFよりも低くなる
ので、降圧コンバータ162におけるドライバトランジス
タ162bがオンとなり、降圧コンバータ162は電源電位V
DD2が基準電位VREFのレベルとなるように動作する。
【００９４】このように、センスアンプ141bのトランジ
スタP1およびP2で構成されるPチャネルセンスアンプが
イネーブルとなるときは、共通ソース線141eにキャパシ
タ141nfに蓄積された電源電位VDD2よりも高い電源電位V
DD1が与えられることになるので、ビット線のハイレベ
ルへの増幅が高速におこなえる。つまり、高速センス動
作が実現される。このような構成は実施の形態３にも適
用可能である。また、ソース電位制御回路141nにおける
PチャネルトランジスタP5がオンしているときは、降圧
コンバータ162におけるドライブトランジスタ162bはオ
フしているので、ソース電位制御回路141nにおけるPチ
ャネルトランジスタP6を省いて、ドライブトランジスタ
162bのドレインをセンス電源線141nbに直接接続する構
成も可能となる。
【００９５】実施の形態５．以下に、この発明の他の実
施の形態について図14から図16に基づき説明する。この
実施の形態５のDRAM混載LSIが実施の形態１から３と異
なる点は、この実施の形態５ではもはや電源電位VDD2を
供給する電源を備えていない点である。また、ソース電
位制御回路141nの構成についても異なる。
【００９６】図14はソース電位制御回路141nを示す回路
図である。図14を参照して、このソース電位制御回路14
1nは、図5に示されたそれと比較して、電位スイッチ141
naが省かれている。また、Pチャネルトランジスタ141nc
のソースは電源電位VDD1が与えられる電源ノード100aに
直接接続されている。さらに、ソース電位制御回路141n
は、電源ノード100aと共通ソース線141eとの間に接続さ
れ、しきい値Vthを有するNチャネルトランジスタ141ng
を新たに含んでいる。さらにまた、ソース電位制御回路
141nは、VDD3-VSSの振幅を持つPチャネルセンスアンプ
イネーブル信号SEP1iをVDD1-VSS振幅に変換するレベル
変換回路141nhを含む。
【００９７】Pチャネルトランジスタ141ncおよびNチャ
ネルトランジスタ141ngはそれぞれPチャネルセンスアン
プイネーブル信号SEP1iおよび/SEP2iに応答してオンと
なる。ライト動作の要求に応答して、まず、Nチャネル
トランジスタ141ngがオンとなる。このとき、Nチャネル
トランジスタ141ngのゲートは電源電位VDD1を受けるの
で、共通ソース線141eには電源電位VDD1よりも低い電位
VDD1-Vthが与えられる。Nチャネルトランジスタ141ngの
しきい値電圧Vthを例えば0.5Vにすれば、共通ソース線1
41eには実施の形態１と同様に1.5Vの電位が与えられる
ことになる。その後、ライトデータがビット線対141aに
与えられた後で、選択されたワード線141dの電位がリセ
ットされる前に、Pチャネルトランジスタ141ncがオンと
なる。従って、共通ソース線141eには電源電位VDD1が与
えられる。
【００９８】図15は図6と対比されるライト動作を示す
タイミング図である。図15を参照して、Pチャネルセン
スアンプイネーブル信号SEP1iが時刻t4で活性のハイレ
ベルになると、ソース電位制御回路141nのNチャネルト
ランジスタ141ngのゲートに電源電位VDD1が与えられ
る。従って、共通ソース線141eにVDD1-Vthの電位が与え
られるので、ビット線の電位/BLはVDD1-Vthの電位に引
き上げられる。そして、ライトデータがビット線対141a
に与えられてビット線の電位BLおよび/BLが時刻t5で反
転した後、Pチャネルセンスアンプイネーブル信号/SEP2
iが時刻t6で活性のロウレベルになると、ソース電位制
御回路141nのPチャネルトランジスタ141ncがオンする。
従って、共通ソース線141eに電源電位VDD1が与えられる
ので、ビット線の電位BLは電源電位VDD1に引き上げられ
る。
【００９９】図16はリードおよびリフレッシュ動作を示
すタイミング図である。図16を参照して、リードおよび
リフレッシュ動作が要求されたときは、Pチャネルセン
スアンプイネーブル信号SEP1iは非活性のロウレベルを
維持する。また、Pチャネルセンスアンプイネーブル信
号/SEP2iは時刻t4の時点で活性のロウレベルに変化す
る。従って、リードおよびリフレッシュ動作時は、ビッ
ト線の電位/BLはライト動作時と違ってVDD1-Vthを経る
ことなく、ただちに電源電位VDD1に引き上げられる。結
果として、リードおよびリフレッシュ動作は低速化せ
ず、ライト動作の消費電力を低減することができる。
【０１００】実施の形態６．以下に、この発明の他の実
施の形態について図17に基づき説明する。この実施の形
態６のDRAM混載LSIが実施の形態５と異なる点は、ソー
ス電位制御回路141nの構成である。図17はソース電位制
御回路141nを示す回路図である。図17を参照して、この
ソース電位制御回路141nは、図14に示されたそれと比較
して、Pチャネルトランジスタ141ncが省かれている。ま
た、Nチャネルトランジスタ141ngのゲートには、レベル
変換回路141nhに代えてゲート電位制御回路141niが接続
されている。ゲート電位制御回路141niが受けるPチャネ
ルセンスアンプイネーブル信号SEP1iおよび/SEP2iは、
実施の形態５と同様の信号である。
【０１０１】ゲート電位制御回路141niは、センスアン
プイネーブル信号SEP1iが活性のハイレベル、センスア
ンプイネーブル信号/SEP2iが非活性のハイレベルである
と、Nチャネルトランジスタ141ngのゲートに電源電位V
DD1を与える。また、ゲート電位制御回路141niは、セン
スアンプイネーブル信号/SEP2iが活性のロウレベルであ
ると、Nチャネルトランジスタ141ngのゲートに昇圧電位
VPPを与える。さらに、ゲート電位制御回路141niは、セ
ンスアンプイネーブル信号SEP1iおよび/SEP2iがそれぞ
れ非活性のロウレベルおよびハイレベルのときは、ロウ
レベル(VSS)の電位をNチャネルトランジスタ141ngのゲ
ートに与える。
【０１０２】従って、Nチャネルトランジスタ141ngは、
ライト動作の要求に応答して、電源電位VDD1をゲートに
受け、ライトデータがビット線対141aに与えられた後、
選択されたワード線141dの電位WLがリセットされる前
に、電源電位VDD1よりNチャネルトランジスタ141ngのし
きい値電圧Vthだけ高い電位(VDD1+Vth)以上の昇圧電位V
PPをゲートに受ける。
【０１０３】Nチャネルトランジスタ141ngは、ゲートに
ロウレベルの電位が与えられているときはオフしてい
る。Nチャネルトランジスタ141ngのゲートに電源電位V
DD1が与えられているときは、このNチャネルトランジス
タ141ngを通して、共通ソース線141eにVDD1-Vthの電位
が与えられる。従って、このときNチャネルトランジス
タ141ngのゲートに与えられている電源電位VDD1は、共
通ソース線141eに与えられる電位よりもしきい値電圧だ
け高い電位ということになる。Nチャネルトランジスタ1
41ngは、ゲートに昇圧電位VPPが与えられているときは
オンして、共通ソース線141eに電源電位VDD1を与える。
【０１０４】リードおよびリフレッシュ動作が要求され
たときは、Pチャネルセンスアンプイネーブル信号SEP1i
が非活性のロウレベルなので、Pチャネルセンスアンプ
イネーブル信号/SEP2iのロウレベルへの変化にともな
い、ビット線の電位/BLはライト動作時と違ってVDD1-V
thを経ることなく、ただちに電源電位VDD1に引き上げら
れる。
【０１０５】実施の形態７．以下に、この発明の他の実
施の形態について図18に基づき説明する。この実施の形
態７のDRAM混載LSIが実施の形態１から４と異なる点
は、実施の形態１から４ではローカルデータバス141iお
よびグローバルデータバス141kのプリチャージ電位は電
源電位VDD1であったのに対し、この実施の形態７ではこ
の電源電位VDD1よりも低い電位(具体的には電源電位V
DD2)にしている点である。これに伴い、データバスプリ
チャージ回路141mの構成が異なる。
【０１０６】図18を参照して、データバスプリチャージ
回路141mは、ローカルデータバス141iを構成するI/O線1
41iaおよび141ibの間に接続され、ゲートにデータバス
イコライズ信号DBEQを受けるNチャネルトランジスタN16
を含む。データバスプリチャージ回路141mはまた、電源
ノード100bと一方のI/O線141iaとの間に接続され、ゲー
トにデータバスイコライズ信号DBEQを受けるNチャネル
トランジスタN17を含む。データバスプリチャージ回路1
41mはさらに、電源ノード100bと他方のI/O線141ibとの
間に接続され、ゲートにデータバスイコライズ信号DBEQ
を受けるNチャネルトランジスタN18を含む。
【０１０７】データバスイコライズ信号DBEQは、実施の
形態１から４におけるデータバスイコライズ信号/DBEQ
の反転信号で、VDD3-VSSの振幅を持つ。データバスプリ
チャージ回路141mは、データバスイコライズ信号DBEQに
応答してデータバス141iの電位を電源電位VDD1よりも低
く電源電位VDD2以上の電源電位VDD2にプリチャージす
る。
【０１０８】以上のように、データバスのプリチャージ
電位を電源電位VDD1よりも下げたので、消費電力が低減
できる。特に、データバス幅の広いDRAM混載LSIにとっ
ては低減される消費電力は大きい。ただし、データバス
のプリチャージ電位の低電位化はむやみにできるもので
はなく、ライト動作時のセンスアンプの駆動電位を電源
電位VDD2に下げたからこそ、実現されるものである。な
ぜならば、データバスを伝わってくるライトデータの振
幅がセンスアンプに保持されるデータの振幅よりも小さ
いと、センスアンプに保持されるデータをライトデータ
に反転するのに、時間がかかるためである。つまり、セ
ンスアンプに保持されたデータをライトデータに反転さ
せるための能力を十分に持たせながら、低消費電力化を
図ることができる。
【０１０９】また、データバスのプリチャージ電位を電
源電位VDD1よりも下げたことで、マスクライト動作がお
こなわれる場合に、センスアンプに保持されたデータが
反転するのを防ぐことができる。ここで、図4を参照し
ながら、マスクライト動作の説明をする。マスクライト
動作は、複数ビットのライトデータの一部のビットを書
き込まないようにする動作である。マスクライト動作時
は、コラム選択信号CSL1-CSL4に従いトランスファゲー
ト141jはオンするが、ローカルデータバス141iおよびグ
ローバルデータバス141kにはライトデータが与えられ
ず、データバスの電位IOおよび/IOはプリチャージされ
たままである。
【０１１０】従って、このプリチャージ電位がセンスア
ンプの駆動電位よりも高くなるほど、センスアンプ141b
に保持されたデータが反転してしまう可能性が大きくな
る。マスクライト動作は、センスアンプ141bに保持され
たデータを反転させずに、ライトデータの一部のビット
を書き込まないようにしようとしているのに、保持され
たデータが反転するのは好ましくない。データバスのプ
リチャージ電位を下げることでこの問題点も解決するこ
とができる。
【０１１１】実施の形態８．以下に、この発明の他の実
施の形態について図19に基づき説明する。実施の形態５
および６では、電源電位VDD2を供給していないので、図
18に示されたようなデータバスプリチャージ回路141mで
データバスの低電位化を図るのは無理であった。そこ
で、この実施の形態８では、図19に示されるようにデー
タバスプリチャージ回路141mを構成し、実施の形態７の
ようにデータバスの低電位化を図っている。
【０１１２】図19を参照して、データバスプリチャージ
回路141mは、図18に示されたデータバスプリチャージ回
路141mに比べて、電源ノード100aとトランジスタN17お
よびN18との間に接続され、ゲートに電源電位VDD1を受
けるNチャネルトランジスタN19を新たに含んでいる。N
チャネルトランジスタN19はしきい値電圧Vthを持つ。ト
ランジスタN19のソースにはVDD1-Vthの電位が現われる
ので、データバス141iのプリチャージ電位を電源電位V
DD1から下げることができる。
【０１１３】実施の形態９．以下に、この発明の他の実
施の形態について図20に基づき説明する。この実施の形
態９が実施の形態７および８と異なるのは、センスアン
プのPチャネルセンスアンプを隣接したメモリブロックM
BiおよびMBi+1のそれぞれに含まれるビット線対141a間
で共有しない点である。また、ビット線アイソレーショ
ン信号BLI2iおよびBLI2i-1を昇圧電位VPPに昇圧してい
ない点も異なっている。
【０１１４】図20を参照して、センスアンプは隣接した
メモリブロックMBiおよびMBi+1のそれぞれに含まれるビ
ット線対141a間で共有されるNチャネルセンスアンプ141
baと、隣接したメモリブロックMBiおよびMBi+1のそれぞ
れに含まれるビット線対141aにそれぞれ接続されるPチ
ャネルセンスアンプ141bbを有する。Pチャネルセンスア
ンプ141bbのそれぞれに対して、共通ソース線141eaおよ
び141ebが設けられ、対応のセンスアンプ141bbに接続さ
れる。Pチャネルセンスアンプ141bbの各々は、接続され
たビット線対141bの一方のビット線の電位をソース線14
1eaまたは141ebの電位に増幅する。
【０１１５】ビット線アイソレーション信号BLI2i-1お
よびBLI2iは、ロウデコーダ142から発生される。これら
のビット線アイソレーション信号のハイレベルは、昇圧
電位VPPではなく、電源電位VDD3またはVDD1の非昇圧電
位に下げられている。つまり、ロウデコーダ142はNチャ
ネルトランジスタ対141hのゲートに非昇圧電位を与えて
いる。このようにビット線アイソレーション信号のハイ
レベルを、昇圧電位VP Pから電源電位VDD3またはVDD1の
非昇圧電位に下げているので、消費電力が低減される。
【０１１６】また、ローカルデータバス141iが伝達する
ハイレベルの電位は電源電位VDD1よりも低い電源電位V
DD2またはVDD1-Vthとされているので、NチャネルMOSト
ランジスタN6およびN7のしきい値電圧がVDD1-VDD2また
はVth以下であれば、ビット線アイソレーション信号BLI
2i-1およびBLI2iを昇圧しなくても、NチャネルMOSトラ
ンジスタN6およびN7のしきい値による電圧降下なしに、
ハイレベルの電位(VDD2またはVDD1-Vth)をビット線141a
に伝達することができる。
【０１１７】メモリブロックMBiが選択されたときは、
ビット線アイソレーション信号BLI2i -1およびBLI2iはそ
れぞれハイレベル(VDD3またはVDD1)およびロウレベル(V
SS)となり、メモリブロックMBi+1のビット線対141aはN
チャネルセンスアンプ141baから切り離される。また、
メモリブロックMBi+1が選択されたときは、ビット線ア
イソレーション信号BLI2i-1およびBLI2iはそれぞれロウ
レベル(VSS)およびハイレベル(VDD3またはVDD1)とな
り、メモリブロックMBiのビット線対141aはNチャネルセ
ンスアンプ141baから切り離される。
【０１１８】ソース電位制御回路141nは、ビット線イコ
ライズ信号BLEQiがハイレベルのとき、共通ソース線141
ea,141ebおよび141fの電位をプリチャージ電位VBLにプ
リチャージおよびイコライズする。また、ソース電位制
御回路141nはビット線イコライズ信号BLEQiがロウレベ
ルのとき、共通ソース線141ea,141ebおよび141fのプリ
チャージおよびイコライズを中断する。
【０１１９】また、ソース電位制御回路141nは、ライ
ト、リードおよびリフレッシュ動作の要求に応答して、
共通ソース線141fに電源電位VSSを与える。さらに、ソ
ース電位制御回路141nは、ライト動作の要求に応答し
て、共通ソース線141eaおよび141ebのうちの、選択され
たメモリブロックに対応した共通ソース線に電源電位V
DD1よりも低い電位(VDD2またはVDD1-Vth)を与え、ライ
トデータがビット線対141aに与えられた後に電源電位V
DD1をこの共通ソース線に与える。
【０１２０】ソース電位制御回路141nはライト動作以外
のリード動作またはリフレッシュ動作が要求されたとき
は、共通ソース線141eaおよび141ebのうちの、選択され
たメモリブロックに対応した共通ソース線に電源電位V
DD1よりも低い電位(VDD2またはVDD1-Vth)を与えず、電
源電位VDD1のみを与える。
【０１２１】実施の形態１０．以下に、この発明の他の
実施の形態について説明する。この実施の形態10が実施
の形態７から９と異なるのは、コラム選択信号CSL1-CSL
4のハイレベルの電位を電源電位VDD3からこれよりも低
い電源電位VDD1に下げている点である。これにより、消
費電力が低減される。これは、グローバルまたはローカ
ルデータバス141kおよび141iにより伝達されるハイレベ
ルの電位が電源電位VDD1よりも低い電位VDD2またはVDD1
-Vthに下げられたために可能となった。トランスファゲ
ート141j中のNチャネルMOSトランジスタN6およびN7のし
きい値電圧がVDD1-VDD2またはVth以下であれば、このし
きい値電圧による電圧降下なしに、ハイレベルの電位(V
DD 2またはVDD1-Vth)をビット線141aに伝達することがで
きるためである。
【０１２２】コラム選択信号CSL1-CSL4のハイレベルの
電位を下げることで、リードおよびライト動作が遅くな
る可能性がある。消費電力を犠牲にして高速化を求めて
いるときはこのハイレベルを電源電位VDD1より高いVDD3
に、高速化を犠牲にして低消費電力を求めているときは
このハイレベルを電源電位VDD1にできるように切り換え
可能にしておいてもよい。
【０１２３】実施の形態１１．以下に、この発明の他の
実施の形態について図21に基づき説明する。上記した実
施の形態１から10では、ライト動作時にビット線対の一
方のビット線の電位を電源電位VDD1よりも低い電位に増
幅しておいてから、その後電源電位VDD1に増幅している
ので、単純に最初から電源電位VDD1に増幅する従来のDR
AMに比べて、センスアンプがセンス動作を開始してから
ライト動作が完了するまでの時間が長くなる可能性があ
る。これはつまりライト動作サイクル時間が長くなる可
能性があることを意味する。
【０１２４】この問題を解決するために、この実施の形
態11では実施の形態１から10のDRAMがバンクA-Dを備え
るマルチバンク構成であることを利用して、複数のバン
クをパイプライン動作させる。したがって、各々のバン
クのライト動作サイクル時間が長くなっても、次バンク
のライト動作サイクルとオーバーラップするので、実効
的なライトサイクル時間を短くできる。
【０１２５】図21は実施の形態１から10のDRAM 100のラ
イト動作のシーケンスを示す図である。図21を参照し
て、ライト動作サイクルは、まず、ロウデコーダがロウ
アドレス信号をデコードしてワード線を選択し、次にセ
ンスアンプがビット線対に生じた電位差をセンスして増
幅し、次にライトデータをメモリセルにライトし、最後
にビット線対およびデータバスをプリチャージして完了
する。
【０１２６】図21に示されるように、バンクAのライト
動作サイクルが完了してからバンクBのライト動作を開
始するのでなく、バンクAのライト動作とバンクBのライ
ト動作をオーバーラップさせることで、連続した2つの
ライト動作サイクルを、1つのライト動作サイクルを単
純に2倍した時間よりも短くすることができる。
【０１２７】以上の実施の形態１から11ではDRAM混載LS
Iでの実施について記載したが、この発明は通常のDRAM
にも適用できる。
【０１２８】
【発明の効果】以上のように、この発明によれば消費電
力が低減できるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のDRAM混載LSIを示
すブロック図である。
【図２】 この発明の実施の形態１のDRAM混載LSIにお
けるDRAMを示すブロック図である。
【図３】 この発明の実施の形態１のDRAM混載LSIにお
けるメモリアレイを示すブロック図である。
【図４】 この発明の実施の形態１のDRAM混載LSIにお
けるメモリアレイを示す回路図である。
【図５】 この発明の実施の形態１のDRAM混載LSIにお
けるソース電位制御回路を示す回路図である。
【図６】 この発明の実施の形態１のDRAM混載LSIにお
けるDRAMのライト動作を示すタイミング図である。
【図７】 この発明の実施の形態１のDRAM混載LSIにお
けるDRAMのリード動作を示すタイミング図である。
【図８】 この発明の実施の形態１のDRAM混載LSIにお
けるDRAMのリフレッシュ動作を示すタイミング図であ
る。
【図９】 この発明の実施の形態２のDRAM混載LSIを示
すブロック図である。
【図１０】 この発明の実施の形態３のDRAM混載LSIを
示すブロック図である。
【図１１】 この発明の実施の形態４のDRAM混載LSIに
おけるソース電位制御回路を示す回路図である。
【図１２】 この発明の実施の形態４のDRAM混載LSIに
おける降圧コンバータを示す回路図である。
【図１３】 この発明の実施の形態４のDRAM混載LSIに
おけるDRAMのライト動作を示すタイミング図である。
【図１４】 この発明の実施の形態５のDRAM混載LSIに
おけるソース電位制御回路を示す回路図である。
【図１５】 この発明の実施の形態５のDRAM混載LSIに
おけるDRAMのライト動作を示すタイミング図である。
【図１６】 この発明の実施の形態５のDRAM混載LSIに
おけるDRAMのリードおよびリフレッシュ動作を示すタイ
ミング図である。
【図１７】 この発明の実施の形態６のDRAM混載LSIに
おけるソース電位制御回路を示す回路図である。
【図１８】 この発明の実施の形態７のDRAM混載LSIに
おけるデータバスプリチャージ回路を示す回路図であ
る。
【図１９】 この発明の実施の形態８のDRAM混載LSIに
おけるデータバスプリチャージ回路を示す回路図であ
る。
【図２０】 この発明の実施の形態９のDRAM混載LSIに
おけるメモリアレイを示す回路図である。
【図２１】 この発明の実施の形態１１のDRAM混載LSI
におけるライト動作を示す図である。
【符号の説明】
100a 電源ノード、 140 バンク 141a ビット線対、 141b センスアンプ、 141ba Nチ
ャネルセンスアンプ 141bb Pチャネルセンスアンプ、 141c メモリセル 141e,141ea,141eb,141f 共通ソース線、 141h Nチャネ
ルトランジスタ対 141i ローカルデータバス、 141j トランスファゲート N8,N9 NチャネルMOSトランジスタ、 141k グローバル
データバス、141m データバスプリチャージ回路、 141
n ソース電位制御回路 141na 電位スイッチ、 141nb センス電源線 141nc Pチャネルトランジスタ、 141ng Nチャネルトラ
ンジスタ 141nf キャパシタ、 142 ロウデコーダ、 143 コラム
デコーダ 162,163 降圧コンバータ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが接続されるビット線
    対、 前記ビット線対に接続され、第１および第２のソース線
    に接続され、ビット線対の一方のビット線の電位を前記
    第１のソース線の電位に、他方の電位を前記第２のソー
    ス線の電位に増幅するためのセンスアンプ、およびリー
    ド動作が要求されたときは、前記第１のソース線に第１
    の電位のみを与え、ライト動作が要求されたときは、前
    記第１のソース線に前記第１の電位よりも低い第２の電
    位を与え、ライトデータが前記ビット線対に与えられた
    後に前記第１の電位を前記第１のソース線に与えるソー
    ス電位制御回路を備える半導体装置。
  2. 【請求項２】 前記ソース電位制御回路は、リフレッシ
    ュ動作が要求されたときは、前記第１のソース線に前記
    第１の電位のみを与える請求項１記載の半導体装置。
  3. 【請求項３】 複数のメモリセルが接続されるビット線
    対、 前記ビット線対に接続され、第１および第２のソース線
    に接続され、ビット線対の一方のビット線の電位を前記
    第１のソース線の電位に、他方の電位を前記第２のソー
    ス線の電位に増幅するためのセンスアンプ、およびリフ
    レッシュ動作が要求されたときは、前記第１のソース線
    に第１の電位のみを与え、ライト動作が要求されたとき
    は、前記第１のソース線に前記第１の電位よりも低い第
    ２の電位を与え、ライトデータが前記ビット線対に与え
    られた後に前記第１の電位を前記第１のソース線に与え
    るソース電位制御回路を備える半導体装置。
  4. 【請求項４】 複数のメモリセルが接続されるビット線
    対、 前記ビット線対に接続され、第１および第２のソース線
    に接続され、ビット線対の一方のビット線の電位を前記
    第１のソース線の電位に、他方の電位を前記第２のソー
    ス線の電位に増幅するためのセンスアンプ、およびキャ
    パシタに接続され、第１の電位に充電されるセンス電源
    線と、前記センス電源線と前記第１のソース線との間に
    接続され、ゲートにセンスアンプイネーブル信号を受け
    るトランジスタとを含み、ライト動作時に、前記センス
    電源線は、このセンス電源線の電位の低下に従い前記第
    １の電位よりも低い第２の電位が与えられ、ライトデー
    タが前記ビット線対に与えられた後に前記第１の電位が
    与えられるソース電位制御回路を備える半導体装置。
  5. 【請求項５】 さらに、外部電源電位を受けて前記セン
    ス電源線に前記第２の電位を与えるコンバータを備える
    請求項４記載の半導体装置。
  6. 【請求項６】 前記ソース電位制御回路は、前記センス
    電源線と前記第１の電位が与えられる電源ノードとの間
    に接続され、前記ライト動作時にこの電源ノードと前記
    センス電源線を切り離すためのスイッチをさらに含む請
    求項４記載の半導体装置。
  7. 【請求項７】 複数のメモリセルが接続されるビット線
    対、 前記ビット線対に接続され、第１および第２のソース線
    に接続され、ビット線対の一方のビット線の電位を前記
    第１のソース線の電位に、他方の電位を前記第２のソー
    ス線の電位に増幅するためのセンスアンプ、および第１
    の電位が与えられる電源ノードと前記第１のソース線と
    の間に接続されるＰチャネルトランジスタと、前記電源
    ノードと前記第１のソース線との間に接続されるＮチャ
    ネルトランジスタを含み、ライト動作時に、前記Ｎチャ
    ネルトランジスタによって前記第１のソース線に前記第
    １の電位よりも低い第２の電位を与え、ライトデータが
    前記ビット線対に与えられた後に前記Ｐチャネルトラン
    ジスタによって前記第１の電位を前記第１のソース線に
    与えるソース電位制御回路を備える半導体装置。
  8. 【請求項８】 複数のメモリセルが接続されるビット線
    対、 前記ビット線対に接続され、第１および第２のソース線
    に接続され、ビット線対の一方のビット線の電位を前記
    第１のソース線の電位に、他方の電位を前記第２のソー
    ス線の電位に増幅するためのセンスアンプ、および第１
    の電位が与えられる電源ノードと前記第１のソース線と
    の間に接続されるＮチャネルトランジスタを含み、この
    Ｎチャネルトランジスタは、ライト動作時に、第１の電
    位よりも低い第２の電位よりも、前記Ｎチャネルトラン
    ジスタのしきい値電圧だけ高い電位をゲートに受け、ラ
    イトデータが前記ビット線対に与えられた後に前記第１
    の電位より前記しきい値電圧だけ高い電位以上の電位を
    ゲートに受けるソース電位制御回路を備える半導体装
    置。
  9. 【請求項９】 各々に複数のメモリセルが接続される複
    数のビット線対、 前記複数のビット線対にそれぞれ接続され、各々が第１
    および第２のソース線に接続され、接続されたビット線
    対の一方のビット線の電位を前記第１のソース線の電位
    に、他方の電位を前記第２のソース線の電位に増幅する
    ための複数のセンスアンプ、 前記複数のビット線対に対して共通に設けられるデータ
    バス、 前記複数のビット線対と前記データバスとの間にそれぞ
    れ接続され、選択的に前記複数のビット線対の１つを前
    記データバスに電気的に接続するための複数のゲート、 ライト動作時に、前記第１のソース線に前記第１の電位
    よりも低い第２の電位を与え、ライトデータが前記デー
    タバスおよび前記複数のゲートの１つを介して前記複数
    のビット線対の１つに与えられた後に前記第１の電位を
    前記第１のソース線に与えるソース電位制御回路、およ
    び前記データバスの電位を前記第２の電位以上かつ前記
    第１の電位よりも低い電位にプリチャージするためのプ
    リチャージ回路を備える半導体装置。
  10. 【請求項１０】 前記複数のゲートの各々は、前記ビッ
    ト線対と前記データバスの間に接続されるＮチャネルＭ
    ＯＳトランジスタの対を含み、 前記ＮチャネルＭＯＳトランジスタのゲートに選択的に
    前記第１の電位を与えるためのコラムデコーダをさらに
    備える請求項９記載の半導体装置。
  11. 【請求項１１】 前記データバスにより伝達されるデー
    タのハイレベルは、リード動作時およびライト動作時と
    もに前記第２の電位である請求項９記載の半導体装置。
  12. 【請求項１２】 各々に複数のメモリセルが接続される
    第１および第２のビット線対、 前記第１および第２のビット線対に共通に設けられるＮ
    チャネルセンスアンプ、前記Ｎチャネルセンスアンプと
    前記第１のビット線対の間に接続される第１のＮチャネ
    ルトランジスタ対、 前記Ｎチャネルセンスアンプと前記第２のビット線対の
    間に接続される第２のＮチャネルトランジスタ対、 前記第１および第２のビット線対のそれぞれに接続さ
    れ、各々がソース線に接続され、接続されたビット線対
    の一方のビット線の電位を前記ソース線の電位に増幅す
    るための第１および第２のＰチャネルセンスアンプ、 ライト動作時に、前記ソース線に第１の電位よりも低い
    第２の電位を与え、ライトデータが前記第１および第２
    のビット線対の１つに与えられた後に前記第１の電位を
    前記ソース線に与えるソース電位制御回路、および前記
    第１および第２のＮチャネルトランジスタ対のゲートに
    非昇圧電位を与えるためのロウデコーダを備える半導体
    装置。
  13. 【請求項１３】 前記非昇圧電位は、前記第１の電位で
    ある請求項１２記載の半導体装置。
  14. 【請求項１４】 複数のメモリセルが接続され、第１の
    電位と接地電位の中間の電位にプリチャージされるビッ
    ト線対、 前記ビット線対に接続され、第１および第２のソース線
    に接続され、ビット線対の一方のビット線の電位を前記
    第１のソース線の電位に、他方の電位を前記第２のソー
    ス線の電位に増幅するためのセンスアンプ、およびライ
    ト動作時に、前記第１のソース線に前記第１の電位より
    も低い第２の電位を与え、ライトデータが前記ビット線
    対に与えられた後に前記第１の電位を前記第１のソース
    線に与えるソース電位制御回路を備える半導体装置。
  15. 【請求項１５】 複数のメモリセルが接続される第１の
    ビット線対と、 前記第１のビット線対に接続され、第１および第２のソ
    ース線に接続され、前記第１のビット線対の一方のビッ
    ト線の電位を前記第１のソース線の電位に、他方の電位
    を前記第２のソース線の電位に増幅するための第１のセ
    ンスアンプと、 ライト動作時に、前記第１のソース線に第１の電位より
    も低い第２の電位を与え、ライトデータが前記第１のビ
    ット線対に与えられた後に前記第１の電位を前記第１の
    ソース線に与える第１のソース電位制御回路とを含む第
    １のバンク、および、 複数のメモリセルが接続される第２のビット線対と、 前記第２のビット線対に接続され、第３および第４のソ
    ース線に接続され、前記第２のビット線対の一方のビッ
    ト線の電位を前記第３のソース線の電位に、他方の電位
    を前記第４のソース線の電位に増幅するための第２のセ
    ンスアンプと、 ライト動作時に、前記第３のソース線に前記第２の電位
    を与え、ライトデータが前記第２のビット線対に与えら
    れた後に前記第１の電位を前記第３のソース線に与える
    第２のソース電位制御回路とを含み、前記第１のバンク
    のライト動作とオーバーラップしてライト動作がおこな
    われる第２のバンクを備える半導体装置。
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