TW475175B - Semiconductor device - Google Patents

Description

475175 五、發明說明（1) 〔發明的領域〕 本發明有關於半導體裝置，尤其有關於動態隨機 憶器（DRAM )之電位控制。 σ 〔背景技術之說明] 個人電腦或工作站具有用以記憶資料之記憶器。在 器之中有可以以大容量進行資料之讀出、寫入之作為2 器之DRAM(Dynamic Random Access Memory)，在個人雷二 或工作站等被使用作為主記憶器。另外，在近年自 使DRAM和算術演算電路等之邏輯電路形成在同一曰 ，在LSI之DRAM，亦被使用在數位靜像攝影機或節^曰點電之混 腦。 DRAM之記憶單元由一個電晶體和一 該電容器有無儲存電荷用以以一個記憶：：；，。依照 之資訊。為著要減小DRAM之消 二：：：凡 降低。但是，單純的使電源電壓降低時儲，電壓 量變大。其實現是使電容哭之 I以使電谷器之電容 造之堆疊型，用來使電容器之電^之成面為具有3次元型之構 ΐ之…材料形成電容器之介質膜藉以使介 使電容器成為3次元構造，或以古八新a 介質膜之技術均可採用。但9 ，回；丨貝吊數材料形成該 的減低消耗電大時，需要更：低電壓化藉以更進-層 更高介質常數之材料。目此會使J3:元構造之電容器或 __ 使製造程序變為複雜，造成 89118431.ptd $ 4頁 4V5175 、發明說明（2) 製造成本變高。 〔發明之概要〕 本發明之目的是提供可以減小消耗電力之半導體裝置。 本發明主要的是一種半導體裝置，具備有位元線對偶， 、第2源極線、感測放大器和源極電位控制電路。 一位元線對偶連接到多個記憶單元。感測^大器連接到位 兀線對偶和第1、第2源極線，將位元線對偶中之電 之—方之位元線之電位放大成為上述之第丨源極線之電位 ’、和將另外一方之電位放大成為上述之第2源極線之電位。 源極電位控制電路當被要求進行寫入動作時，對上述之第 \源極線施加第1電位，對上述之第2源極線施加比上述第1 電位低之第2電位後，將寫入資料施加到上述之位元線對偶 ’和將比上述第1電位高之第3電位施加到上述之第1源極 線。 依照本發明之另一態樣是一種半導體裝置，具備有第1 和第2位元線對偶，N通道感測放大器，第i N通道M〇s電晶 體對偶’第2N通道MOS電晶體對偶，第1和第2P通道感測放 大器’源極電位控制電路，和列解碼器。

第1和第2位元線對偶分別連接到多個記憶單元。n通道 感測放大器設置成被第1和第2位元線對偶共用。第1 N通道 MOS電晶體對偶連接在n通道感測放大器和第1位元線對偶 之間。第2N通道MOS電晶體對偶連接在N通道感測放大器和 第2位元線對偶之間。 第1和第2 P通道感測放大器連接到第1和第2位元線對偶

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:ΐ:之f別連接到源極線’用來將所連接之位元線對偶 立元線之電位放大或為上述之源極線之電位。 二=電位控制電路，當被要求進行寫入動作時，將 =:=到源極線，將寫入資料施加到第】、第2位 ’和將比第1電位高之第2電位施加到上述之 。線。列解碼器，用來將指定之電位施加到第i和 通道MOS電晶體對偶之閘極。 依照本發明之更另一態樣是一種半導體裝置，具 1、第2群組。 另弟 一第1群組包含有：第丨位元線對偶，連接有多個記憶單 疋；第1、第2源極線；第！感測放大器，連接到第i位元線 對偶和第1、第2源極線，用來將第丨位元線對偶中之電位 較高之一方之位元線電位放大成為上述之第1源極線之電 位’和將另外一方之電位放大成為上述之第2源極線之電 位；和第1源極電位控制電路，當被要求進行寫入動作 時’將第1電位施加到上述之第1源極線，將比第1電位低 之第2電位施加到第2源極線後，將寫入資料施加到位元線 對偶，和將比第1電位高之第3電位施加到第1源極線。 第2群組包含有：第2位元線對偶，連接有多個記憶單元 ;第3、第4源極線；第2感測放大器，連接到第2位元線對偶 和第3、第4源極線，用來將第2位元線對偶中之電位較高之 一方之位元線之電位放大成為第3源極線之電位，和將另外 方之電位放大成為第4源極線之電位；和第2源極電位控 制電路，當被要求進行寫入動作時，將第1電位施加到第3源

89118431.ptd 第6頁 475175 五、發明說明（4) 極線，將第2電位施加到第4源極線後，將 次 第2位元線對偶，和將第3電位施加到上述:=貝料施加到 另外，第2群組，與第丨群組之寫入動^ 源、極線。 動作。 邗重豐的進行寫入 因此，本發明之主要優點是在寫入時 電位，藉以減小消耗電力。 氏源' 極線之 本發明之另一優點是可以使設在位元線和N 大器之間之分離閘用電晶體之閘極電位 ★逼感測放 耗電力。 -精以減小消 本發明之另一優點是在寫入時經由使用群組動 服由於使源極線之電位降低所造成之速度降低。 經由下面聯合附圖之對本發明之詳細說明當可 本發明之上述和其他目的、特徵、觀念和優點。 ” 〔較佳實施例之說明〕 實施例1 下面將根據圖1至圖8用來說明本發明之實施例之混載在 LSI 之DRAM 。 ' ^ 參照圖1 ’該混載在LS I之DRAM具備有形成在同一晶片CH 上之DR AMI 00和邏輯電路200。該DRA Ml 00和邏輯電路2〇〇例 如經由128bi t或25 6bit之寬幅之資料匯流排互相連接，用 來進行資料DQ之授受。另外，DRAM1 00和邏輯電路2 〇〇以控 匯流排連結，用來將命令CMD從邏輯電路200傳達到 DRAM100藉以指示DRAM100之操作。另外，DRAM1 00和邏輯 電路20 0以位址匯流排連結，用來將位址信號add從邏輯電

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五、發明說明（5) 路2 0 0 傳達DRAM1 00。 混載在L SI之D R A Μ更具備有電源接腳1 - 4。從外部對各個 電源接腳卜4分別施加電源電路VDD1、VDD2、Vdd;3和Vss。電源 電位Vddi、VDD2、VDD3和Vss ’例如在本實施例中為2· 〇v、1 、、2: 5V和0V(地線電壓）。電源電位Vddi、Vdd2和Vdm被使用作 為南位準之電位’電源電位Vss被使用作為低位準之電位。

DRAM100接受電源電位V則、V_、V_和Vss藉以進行動 作。DRAM 10 0實行與從邏輯電路2 〇〇施加之命令CMD對應之 動作。當該命令之CMD要求進行讀取動作時，DRAM1 就將 被記憶在位址信號ADD所指定之位址之記憶單元之資料， 輸出到邏輯電路。另外，當要求進行寫入動作時， DRAMljO就將來自邏輯電路2〇〇之資料收納在位址信號A])D 所指疋之位址之記憶單元。⑽錢1 0 〇包含有：記憶器陣 列’用來接受電源電位VDD1和VDD2藉以進行動作；和周邊電 路及I / 0電路，用來接受電源電路VDD3藉以進行動作。

“邏輯電，2 0 0接受電源電位Vdd3和Vss藉以進行動作。邏輯 ，路2 0 0頃取被記憶在〇〇之資料，對讀取資料進行演 算’將巧為演算結果之資料寫入到DRAM丨〇 〇。該演算例如 包：j輯演算和算術演算。算術演算例如為加#、乘算。 =一貫例之動作是亦可以成為將程式記憶在DRAM1〇()，邏 輯電路20 0從DRAM1 00中讀取程式作為資料DQ，實行所讀取 圖2是DRAM 1 0 0之 有命令解碼器11 0。 概略方塊圖。參照圖2，該DRAM100具備 该命令解碼器11 〇，與時脈信號CLK同

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步的，門鎖從邏輯電路2 〇 〇施加之各種控制信 脈賦能信號CKE、晶片選擇信號/CS，寫入賦能作b號/肫，才 蔽：號DM)，藉以對該等控制信號進“利 μ專控^制^號之邏輯之組合，用來指定操作命令。在圖 中°亥專控制化號一起以CMD表示。命令解碼器11 q對被β 施加之命令進行解碼，在回應該命令時輸出用以 DRAM1 00之動作之多種内部控制信號。 上另外，DRAM100具備有列位址緩衝器和復新計數器12〇。 該=位，緩衝器和復新計數器1 2〇接受從邏輯電路20〇施加

之^有多個位址信號位元之位址信號ADD，藉以輸出列位 j化號和内部之群組位址信號。列位址緩衝器和復新計數 器1>20，在來自命令解碼器丨丨〇之内部控制信號表示要求進 行讀取或寫入動作時，就供給位址信號ADD作 號和内部群組位址信號。 Μ位址仏 另外’該列位址緩衝器和復新計數器丨2〇，在來自命令 解碼器11 0之内部控制信號表示要求進行復新動作時，與 位址信號ADD無關的，由本身產生和供給列位址信號和内 部群組位址信號。

DRAM100更具備有行位址緩衝器丨3〇。該行位址緩衝器 130接受從邏輯電路2〇〇施加之位址信號〇〇，藉以輸出行 位址信號和内部之群組位址信號。行位址緩衝器丨3〇在回 應來自命令解碼器11 〇之内部控制信號時，供給位址信號 ADD作為行位址信號和内部群組位址信號。 另外，DRAM1 0〇具備有被稱為群組a、β、ς和])之多個群

89118431.ptd 第9頁 475175 五、發明說明（7) ，140。各個群組具備有：記憶器陣列141，具有多個記憶 單凡被配置成為多個列和多個行；列解碼器丨4 2，用來選 擇記憶器陣列1 4 1之列；和行解碼器1 4 3，用來選擇記憶陣 歹J1 4 1之行。各個群組1 4 〇被構建成為可以選擇獨立位址之 記憶單元，該獨立位址與另外一個群組被選擇之記憶單元 之位址互相獨立。可以選擇各個群組之任意之記憶^元， 而與其他群組之記憶單元之選擇無關。 列解碼器142對來自列位址緩衝器和復新計數器12〇之列 位址信號和内部群組位址信號進行解碼。然後，選擇與内 部群組位址信號對應之組群14〇中之與列位址信號應之 列之記憶單元。 〜 邺ΪΓ:馬器143對來自行位址緩衝器130之行位址信號和内 料組位址信號進行解碼。然後，在被選擇之狀記懷單 1貪料中:選擇與内部群組位址信號對應之群組中 之/、彳亍位址#號對應之行之資料。 另外，DRAM1 00具備有資斜批制奕、』Μ irn _ ^ W啕貝杆拴制态和輸入/輸出緩衝器 二二= 和輸入，輸出緩衝器150在回應來自命 二資料一之产内，控制信號時，與時脈信號CLK同步的’ 料^I哭器陣列141輸出到邏輯電路200。另外，資 料控制|§和輸入/輪屮绘i Ά ^, ^ ' ΐ "l fπV ^ ^ ^ ^ " 輯，之資_施加到記憶； 資料控制器和輸入/輪出 受行位址，在經過與衝/j50在讀取動作時，接 S⑴伙之值對應之時脈信號CLK循 89118431.ptd 第10頁 4751V) 五、發明說明（8) 到Ξ始資料DQ之輸出。叢發長度部份之資料， 出缓衝器15〇可以1匯Λ 各個。資料控㈣器和輸入/輸 將資料串列μ ^從仃解碼态1 43所選擇之記憶器陣列1 4 1 出到各個資料匯流排。 士科％貝，控制器和輸入/輸出缓衝器1 50在寫入動作 9Π0之多徊次Υ 式到用以連結DRAM1〇〇和邏輯電路 斗匯流排之各個之叢發長度部份之寫入資 料、"日寸脈k號ακ同步的順序取入到内部，將寫入資 料施加到行解碼器143所選擇之記憶器陣列之行。另外，、 亦T ^依“贫資料遮罩信號抑，不取入寫入資料之一部分。 在圖2所不之DRAM1 00之各個塊之中，命令解碼器丨丨〇，列 位址緩衝器和復新計數器12〇，行位址缓衝器13〇，列解碼器 142,行解碼器143,和資料控制器和輸入/輸出緩衝器15〇被 包含在圖1所示之周邊電路和1/〇電路。DRAM更具備有内部 電位產生電路160 ’用來輸出電源電電位Vddi和之間之中 間電位（VDD + Vss) / 2之作為位元線之預充電電位^等之電 位0 圖3是概略圖，用來表示記憶器陣列1 41之構造。參照圖 3，該記憶器陣列1 41包含有多個記憶器塊MBi〜MBn。各個記 憶器塊MBi (i =卜η)包含有多個位元線對偶1 41 a。另外，該 記憶器陣列1 41包含有多個感測放大器帶SB】〜SBn+1。各個感 測放大器帶SB〆 j = ：l〜n + 1)包含有多個感測放大器1411)。位 於記憶器塊之間之感測放大器設置或被其兩側之記憶器塊

89118431.ptd 第11頁 475175 五、發明說明（9) ，用。亦即，該記憶器陣列1 4 1採用所謂之共用感測放大 裔之構造。 _ 圖4是電路圖，用來表示記憶器陣列141之一部份。參照 圖4’記憶器塊MBi和MBi+1之各個包含有多個之記憶單元Ulc 被配置成為多個列和多個行。另外’記憶器塊M坧和Μβ⑴之 各個包含有多個字線141 d被配置成與多個列對應1，和每一 個字線連接到被配置在對應之列之記憶單元丨4丨c。字線 141d連接到圖2所示之列解碼器142。列解碼器142用來選 擇與列位址信號對應之字線Hid，對被選擇之字線““施 加升壓電位VPP。該升壓電位vpp例如升壓至3 · 〇 v，由圖2中 之内部電位產生電路160產生，用來施加到列解碼器142。 記憶器塊MBi *MB1+1之各個更包含有多個位元線對偶 ，被配線成與多個行對應，和每一個位元線對偶連接到被配 置在對應之行之記憶單元141c。各個記憶單元uic包含 記憶電容器CP，以其一個之電極接受電源電位¥ 間之中間電位（VDD + Vss)/2之單元板電位Vcp。該單^板^位 vCP由内部電位產生電路160產生。各個記憶單元uic 含有N通道型之記憶電晶體TR，連接在記憶電容器cp之另 外一方之電極和對應之位元線對偶丨4丨a中之位元線之間。 感測放大器SBi包含有多個感測放大器丨4丨b。 放大器141b設置成被記憶器塊MBi*MBi+i中之位元線^偶1 =rb將共同!、極線141e_lf。各個感測放 大器1 4 1 b將近連接之位元線對偶丨4丨a之一個之位元線之 位放大成為共同源極線1 41 e之電位，和將另外一、 “ 万之電位

475175 五、發明說明（10) 放大成為共同源極線1 41 f之電位。 感測放大器141b包含有用以構成交叉耦合型之P通道感 測放大器之P通道MOS電晶體P1和P2。P通道MOS電晶體Pi和 P 2之源極連接到共同源極線1 4 1 e。p通道感測放大器將所 連接之位元線對偶1 4 1 a之一方之位元線之電位放大成為共 同源極線1 4 1 e之電位。感測放大器1 4 1 b更包含有用以構成 交叉輕合型之N通道感測放大器之n通道MOS電晶體N1和N2 。N通道MOS電晶體N1和N2之源極連接到共同源極線141f。 N通道感測放大器將所連接之位元線對偶141a之另外一方 之位元線之電位放大成為共同源極線丨4丨f之電位。 感測放大器帶SBi包含有多個位元線等化器丨4 1 g。各個 位元線等化器1 4 1 g，與感測放大器丨4丨b同樣的，設置成被 兄憶塊MB!和MBi+1中之位元線對偶丨41 a共用，和連接到對 應之位το線對偶1 4 1 a。各個位元線等化器丨4丨g接受預充電 電位vBL+和位元線等化信號BLEQi，在回應位元線等化信號 BLEQi日守’使位元線對偶丨4丨a之各個位元線之電位等化， 將其預充電成為預充電電位。 、位兀線等化器141g包含有N通道M〇s電晶體N3，用來等 被，έ在對應之位元線付偶1 41 a之位元線之電位。該位元 龜 線等化l§141g更包含有N通道M〇s電晶體N4和.，用來將 包含在對應之位元線對偶141a之位元線之電位預充電成 預充電電位VBL。N通道m〇s電晶體N3、N4和N5之閘極接受: 元線等化信號BLEQi。 位 感測放大器帶SBi更包含有多個n通道電晶體對偶14卟，

89118431.ptd 第13頁 475175 五、發明說明（11) 連1在記憶器塊MBi之位元線對偶141a和感測放大器141b 之=，和連接在記憶器塊MB⑴之位元線對偶141&和感測放 大裔14 lb之間。N通道電晶體對偶141}1在回應位元線隔離 信，BLU或旧21時，使對應之位元線對偶14^與感測放 大态14 lb和位元線等化器14 lg連接，和使對應之位元線對 偶1 41 a與感測放大器1 41 b和位元線等化器丨4丨g分離。 各個N通道電晶體對偶I41h包含有n通道m〇S電晶體N6和 N7。N通道MOS電晶體N6和N7之閘極接受位元線隔離信 或BLI^。位元線隔離信號由列解碼器142產生，在 回應例位址信號時選擇性的成為低位準（電源電位Vss)。位 元線隔離信號在升壓電位vpp和電源電位vss之間振盪。 感測放大器帶SBi更包含有多個轉移閘丨4丨j，連接在位 元線對偶1 4 1 a和局部資料匯流排丨41 i之間。該等轉移閘 141 j在回應從行解碼器1 43施加之行選擇信號CSLi 〜CSL4 時’選擇與鄰接之4個感測放大器1 4 1 b對應之記憶器塊MBi 或記憶器塊MBi+1中之4個位元線對偶之一個，使其電連接 到局部資料匯流排1 41 i。各個轉移閘1 41 j包含有N通道MOS 電晶體N8和N 9。N通道MOS電晶體N8和N9之閘極接受行選擇 信號CSL^CSh之其中之一。行選擇信號CSL^CSk具有 VDD3 — Vss之振幅。 局部資料匯流排1 4 1 i包含有1對之I /0線。1個之局部資 料匯流排1 4 1 i設置成被鄰接之4個感測放大器1 4 1 b共用。 亦即，局部資料匯流排1 41 i被置成被記憶器塊M Bi之4個位 元線對偶1 41 a共用。局部資料匯流排1 41 i亦設置成被記憶

89118431.ptd 第14頁 475175 五、發明說明（12) 器塊MBi+1之4個位元線對偶1 4 1 a共有。局部資料匯流排 1 4 1 i沿著字線1 4 1 d延伸。 全局資料匯流排1 4 1 k共同連接到多個感測放大器帶sBi 之多個局部資料匯流排1 4 1 i。全局資料匯流排1 41 k包含有 1對之I / 0線。全局資料匯流排1 4 1 k沿著位元線對偶1 4 1 a， 跨越多個記憶器塊的延伸。在寫入動作時，從全局資料匯 流排1 4 1 k和局部貧料匯流排1 4 1 i ’經由變成導通狀態之轉 移閘1 4 1 j，將寫入資料施加到位元線對偶1 4 1 a。 記憶器陣列1 4 1包含有資料匯流排預充電電路1 4 1 m連結

到局部資料匯流排1 4 1 i和全部資料匯流排1 4 1 k。資料匯流 排預充電電路1 4 1 m在回應資料匯流排等化信號/dbeQ時，將 資料匯流排1 4 1 i和1 41 k預充電成為電源電位vDD1，在讀取動 作和寫入動作時中斷資料匯流排1 4 1 i和1 4 1 k之預充電。資 料匯流排預充電電路141m包含有一對之p通道電晶體p 3和 P4 ’連接在用以施加電源電位VDD1之電源線和資料匯流排 1 4 1 i和1 4 1 k之間。P通道電晶體P 3和P 4之閘極接受資料匯 流排等化信號/DBEG。資料匯流排等化信號/DBEQ由命令解 碼器11 0解生，在被要求進行讀取動作和寫入動作時，變成 為非活性之高位準（電源電位VDD3 )。在被要求進行復新動 作時，保持為活性之低位準（電源電位Vss )。 感測放大器帶SBi包含有源極電位控制電路1 4 1 h連接到 共同源極線1 4 1 e和1 4 1 f。在回應來自命令解碼器11 〇之内 部控制信號表示要求進行寫入動作時，源極電位控制電路 141η就對共同源極線I4le施加比電源電位Vddi低之電源電

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位Vdd2，在將寫入資料施 同源極線1 4 1 e施加電源 外之讀出動作或復新動 對共同源極線1 4 1 e施加 VDD1。 口到位元線對偶丨4丨a之後， 電位VDD1 。者|七、、隹―仓 對共 作日卑#田求進灯寫入動作以 守5亥源極電位控制電路l41n；F ”源電位vDi>2，只施加電源電位 源極電位控制電路丨4丨n，在綠 何-個時，對共同源極線14“力取技=和復新動作之< 元線對偶•之電位被等 卜， 共同源極線14ΐΜσ141ί之電位等：，將： 成為預充電電位V%。 ，、預充1 *

圖5，電路圖，用來表示源極電位控制電路⑷匕。參照 "，忒源極電位控制電路1 4 1 n包含有電源開關1 4 1 na，連 接到被施加電源電位Vddi之電源節點1〇〇a和被施加電源電 = VDD2之電源節點l〇0b。電源開關141113在回應低電位化信 ^LVDR日守將電源電位VDD1和電源電位vDD2之一方施加到感 冽電源線141nb。低電位化信號LVDDi和是互補之信 號。低電位化信號LVDDi和/LVDDi從命令解碼器丨丨〇施加，口 具有v_ —Vss之振幅。另外，低電位化信號LVDDi和/LVDDi 用來回應施加到命令解碼器丨丨〇之命令。電位開關丨4丨na包 含有P通道電晶體p5和P6。 在回應寫入動作之要求時，低電位化信號LVDDi和/ LVDDi分別變成為高位準和低位準。因此，對未被充電成 為電源電位VDD1之感測電源線i41nb，施加比電源電位VDD1低 之電源電位VDD2。亦即，電位開關丨4 1 na在回應寫入動作之

475175 五、發明說明（14) 要求時，使電源節點1 00a和感測電源線1 41 nb分離。然 後，當寫入資料施加到位元線1 4 1 a時，於重設被選擇之字 線141d之前，低電位化信號LVDDi和/LVDDi分別變成為低 位準和高位準。因此，在感測電源線1 4 1 nb被施加電源電 位 VddI。 另外一方面’當要求進行讀取動作或復新動作時，低電 位化信號LVDDi和/LVDDi分別維持在低位準和高位準/因 此’電晶體P 5在Ο N狀態’ P 6在0 F F狀態，所以只有電源電 位VDD1繼續施加到感測電源線1 41 nb。 馨 源極電位控制電路141η更包含有p通道電晶體141nc，連 接在感測電源線1 4 1 n b和共同源極線1 4 1 e之間。p通道電曰 體14 Inc之閘極接受p通道感測放大器賦能信號/SEPi。= 源極電位控制電路141η更包含有N通道電晶體:連°接 在被施加電源電位（接地電位）vss之電源節點1〇〇c和丘同源 極線14 1 f之間。N通道電晶體141 nd之閘極接受N通道感測 放大器賦能信號SENi。 _ 源極電位控制電路141η更包含有源極線等化器Ulne , 連接到共同源極線141e和141f。源極線等化器Hlne在回 應位元線等化佗之時，使共同源極線丨4丨e和丨4 j f ^電位等化，將共同源極線141e*141f預充電成為預充電 曰:BL源極線等化器141 ne包含有等化用之N通道MOS電 二-N1 0源極線等化器141 ne更包含有預充電用之N通道 M〇S電晶體Ni ! #σΝ1 2。N通道M〇s電晶體Νι〇 極接受位元料化信规叫。

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下：將况明其動作。圖6是時序圖，用 作。在此處說明對記憶器塊MB 寫入動 單元ulc之寫入。另外，圖6二=彳圖4)之記憶 準之資料之記憶單元，寫入彻办、、隹 命 己U有冋位 . 丄 馬入低位準之寫入資料之愔況。首 先，在要求進行寫入動作t _ Μ A 此呔t 朴之犄刻11之丽之待用時，使位元 線專化信號酬t成為高位準（ 因此 ‘吏 元線對偶141a之位元線之雷位RT * /UT 用以構成徂 @ +良〈冤位BL和/讥，分別經由位元線 、态g，被預充電和等化成為預充電電位νΒί。 j外，位元線等化信號BLEQi為高位準，而且感測放大 為賦能信號SE^和/SEPl分別成為非活性之低位準和高位 準，所以共同源極線141e*141f之電位，經由源極線等化 器141ne，被預充電和等化成為預充電電位ν。另外，

電位化信號LVDDi因為成為非活性之低位準，所以感測電 源線141nb之感測電源電位Vds成為電源電位。另外，因 為資料匯"il排專化彳§號/ D B E Q成為活性之低位準，所以全 局貢料匯流排1 4 1 k和局部資料匯流排丨41 i之電流丨〇，/ j 〇 被預充電和等化成為電源電位。 另外，在回應寫入動作之要求時，在時刻ti，低電位化 信號LVDDi變化成為活性之高位準（Vdds )。因此，感測電 源線141nb之電位VDS變化成為電源電位vDD2。另外，當位元 線專化彳§號B L E Qi變化成為非活性之低位準時，就中斷位 元線對偶1 4 1 a ’共同源極線1 4 1 e和1 4 1 f之等化和預充電。 另外，當資料匯流排等化信號/DBEQ變化成為非活性之高 位準（VDD3 )時，就中斷全局資料匯流排1 41 k和局部資料

89118431.ptd 第18頁 475175 五、發明說明（16) 匯流排1 4 1 i之等化和預充電 另外’當位元線隔離h號儿Igi變化成為低位準時，記情 态塊Μ Β!+丨所含之位元線對偶1 4 1 a就與感測放大器1 4 1 b和位 元線等化器141g分離。因為位元線隔離信號BLI2i i成為高 -位準（Vpp )之狀悲’所以s己憶器塊MB!所含之位元線對偶° 1 4 1 a電連接到感測放大器1 4 1 b。 然後’在時刻t：2從記憶器塊MBi所含之多個字線1 4 1 d之 中，選擇最下（參照圖4 )之字線1 41 d。被選擇之字線 141d之電位WL從非活性之低位準（Vss )變化成為活性之高 位準（VPP )。因此’電荷從連接在被選擇之字線1 4 1 d之記 憶早元1 4 1 c ’移動到連接在位元線對偶1 41 a之記憶單元 1 4 1 c之位元線’該位元線之電位/ b L從預充電位vBL稍微的 上升。 然後，在時刻1：3，N通道感測放大器賦能信號SENi變化成 為用以表示N通道感測放大器之賦能之高位準（％D3 )。因 此，共同源極線1 4 1 f和用以被供給電源電位Vss之電源節點 1 0 0 c進行導通’共同源極線1 4 1 f之電位變化成為電源電位 Vss。因此，由感測放大器141b之電晶體N1和N2構成之N通 道感測放大器被賦能，使位元線之電位BL下降至共同源極 線1 4 1 f之電位。其結果是位元線之電位BL變成為電源電位

Vss。 然後，在時刻t4，P通道感測放大器賦能信號/SEPi變化 成為用以表示P通道感測放大器之賦能之低位準。因此， 共同源極線141e和感測電源線141 nb進行導通，在共同源

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極線1 4 1 e被施加感測電源線1 4 1 n b之電位vDS，亦即被施力 電源電位VDI>2。因此，由感測放大器141b之電晶體？1和^pf 構成之Ρ通道感測放大器被賦能，使位元線之電位/儿上 升至共同源極線14 le之電位。其結果是位元線之電位/bl 變化成為電源電位VDD2。 然後’在時刻t5 ’行選擇信號CSL!變化成為活性之高位 準（VDD3 )。其他之行選擇信號CSL2〜CSL4保持為非活性之 低位準。另外一方面，在全局資料匯流排丨4丨k和局部資料 匯流排141i，當被傳達有寫入資料時，構成資料匯流排之 I /0線之電位I 〇和/ I 〇分別成為高位準和低位準。因此，從 局部資料匯流排141 i經由轉移閘141 j將寫入資料傳達到位 兀線對偶1 4 1 a。其結果是位元線之電位虬和/BL分別被反 相成為高位準（vDD2)和低位準（vss )。 然後，在時刻1；6，當低電位化信號VDDi變化成為非活性 之低位準時，圖5中之感測電源線14 lnb連接到被施加電源 電位VDD1之電源節點i〇0a。因此，在共同源極線14卜被施 加有電源電位vDD1。其結果是位元線之電位BL從電源電位 VDD2變化成為電源電位Vddi。 士 J，，當被選擇之字線丨4丨d之電位乳被重設成為低位準 =:就，記憶單元141c之電容器⑶收納電源電位L。然 制^在0T刻’當位元線等化信號BLEQi變成為高位準時， I彳h =元線等化器141 g將位元線之電位BL和/βL預充電和 作#咕為預充電電位Vbl。另外一方面，隨著資料匯流排等 ^ /DBE Q之變為低位準，全局和局部資料匯流排丨4k

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和141 j之電位ίο ’ /ίο被預充電和 圖7是時序目，用來表示讀取動作。$為電源電位ν_。 準之資料記憶在記憶單元之情況 圖7中表示將高位 下（參照圖4)之記憶單元141c進V;'記憶器卿1之左 時’低電位化信號膽,保持為低位丁準；;取動： 此，感測電源線141nb之電位保持為電源g 狀^。口 讀取動作之要求時，在時刻tl，當位綠 。在口應 化成為非活性之低位準時，位元線\ :化化號BLEQi變 了 凡線對偶1 41 a就中斷共同源 極線Ule和141f之等化和預充電。另外，當資料匯流排等 化信號/DBEQ變成為非活性之高位準（v_ )時，就中斷 全局貧料匯流排141k和局部匯流排14u之等化和預充電。 然後，當位元線隔離信號BLL變化成為低位準時，記憶 器塊MB⑴所含之位兀線對偶1 41 a形成與感測放大器丨4丨b和 位元線等化态1 4 1 g分離。因此位元線隔離信號BL “ j保持 為高位準（vPP)，所以記憶器塊ΜΒι所含之位元線對偶uia 電連接到感測放大器1 41 b。 « 然後’在日^刻’從被包含在記憶器塊龍i之多個字線 141d之中’選擇最下（參照圖4 )之字線141d。被選擇之 字線141d之電位WL從非活性之低位準（Vss)變化成為活性 之高位準（VPP )。因此，電荷從連接在被選擇之字線丨4 j d 之s己憶卓元1 4 1 c ’移動到連接在位元線對偶1 4 1 a之記憶單 元1 4 1 c之位元線’該位元線之電位/ b l從預充電電位\稍 微上升。 然後’在時刻t3 ’ N通道感測放大器賦能信號SENi變化成

89118431.ptd 第21頁 475175 、發明說明（19) 為用以表示N通道感測放大器之賦能之高位準（Vdd3 )。利 用此種方式，共同源極線1 4 1 f和被施加電源電位vss之電源 節點1 0 0 c進行導通，使共同源極線1 4 1 f之電位變成為電源 電位Vss。因此，由感測放大器1 4 1 b之電晶體N 1和N2構成之 N通道感測放大器被賦能，使位元線之電位以下降成為共 同源極線141f之電位。其結果是位元線之電位儿變成為雷 源電位Vss。 ” 然後，在時刻t4，P通道感測放大器賦能信號/SEPi變化 成為用以表示P通道感測放大器之賦能之低位準。利用此 種方式，共同源極線1 41 e和感測電源線1 4 1 nb進行導通， 在共同源極線1 4 1 e被施加感測電源線1 4 1 nb之電位vDS (亦 即電源電位VDD1 )。與此對應的，由感測放大器之丨4 1 b之、 電晶體P1和P 2構成之P通道感測放大器被賦能，用來使位 元線之電位/ B L上升至共同源極線1 41 e之電位。其結果曰 位元線之電位/BL變成為電源電位^丨。 疋 然後，在日守刻扒，行選擇信號變化成為活性之高位 準（VDD3 )。其他之行選擇信號CSL2〜CSL4保持為非活性之 低位準。被感測放大器1 4 1 b放大之位元線對偶1 41 a上之 位，經由轉移閘141 j，傳達到局部資料匯流排141丨和全月 資料匯流排1 4 1 k。其結果是構成資料匯流排之丨/ 〇線之σ 位10和/10分別變成為低位準和高位準，依照此種方式 頃取 > 料輸出到全局資料匯流排1 4 1 k。 ： 重設成為低位準 源電位VDD1。然 然後’當選擇之字線I41d之電位WL被 時，在記憶單元1 4 1 c之電容器cp收納電 五、發明說明（20) ί用化t等化信舰叫變成為高位準時， 等化成為預元；：電峨和Μ預充電和 信號/職之變成為低’隨著資料匯流排等化 和141 i之I/O線夕翁為 準，王局和局部資料匯流排14!k 位^。 、、電位10和/10被預充電和等化成為電源電 單^己疋二序位圖，用來表示復新動#。圖8中表示當在記憶 賢料之情況日寺，記憶器塊叫之最下 二H 士記憶單元141c之列之復新。在復新動作 iTal ^同樣的’低電位化信號LVDD1保持為低位 ,v 此，感測電源線141nb之電位保持為電源電 入\，ί料匯流排等化信號/DBEQ保持為低位準 。因此，王局資料匯流排141k和局部資料匯流排"丨丨之 0:線之電位10和/ 10被等化和，充電成為電源電位 另外行選擇信號CSLrCSL4均保持為非活性之低位準。 在回應復新動作之要求時，在時刻ti，當位元線等化作 號BLEQl變化成為非活性之低位準時，就中斷位元線對^ 141a，共同源極線1416和141丨之等化和預充電。然後，告 位元線隔離信號變化成為低位準時，被包含在記憶^ 塊Oi+1之位元線對偶14la就與感測放大器1411^和位元線^ 化器1 4 1 g分離。因為位元線隔離信號BL〖2^為高位準（v )，所以被包含在記憶器塊ΜΒι之位元線對偶141a電連接pp 到感測放大器1 4 1 b。 然後，在時刻t2，從被包含在記憶器塊ΜΒι之多個字線

475175 五、發明說明（21) 1 4 1 d中，選擇最下（參照圖4 )之字線丨4丨d。被選擇之字 線141d之電位WL從非活性之低位準（Vss)變化成為活性之 高位準（Vpp )。因此’電荷從連接在被選擇之字線丨4丨d之 記憶單元1 4 1 c ’移動到連接在位元線對偶1 41 a之記憶單元 1 4 1 c之位元線’该位元線之電位/BL從預充電電位yBL稍微 上升。 i 然後’在時刻ts ’ N通道感測放大器賦能信號SENi變化成 為表不N通道感測放大恭之賦能之南位準（Vdd3 )。利用此 種方式，共同源極線1 41 f和被施加電源電位Vss之電源節點 100c進行導通，共同源極線141 f之電位變化成為電源電位 Vss °與此對應的，由感測放大器141b之電晶體N1和N2所構 成之N通道感測放大恭被賦能，位元線之電位下降至丘同 源極線1 4 1 f之電位。其結果是位元線之電位變化成為電 源電位Vss。

然後，在時刻&，p通道感測放大器賦能信號/SEPi變化 成為表示P通道感測放大器之賦能之低位準。依照此種方 式，共同源極線1 4 1 e和感測電源線1 41 nb進行導通，在共 同源極線1 4 1 e被施加感測電源線1 4 1 nb之電位VDS (亦即電 源電位Vddi )。與此對應的，由感測放大器1 4 1 b之電晶體 P1和P 2構成之p通道感測放大器被賦能，位元線之電位/ BL上升至共同源極線1 41 e之電位。其結果是位元線之電位 /BL變成為電源電位¥_。 士然後’當所選擇之字線丨4 1 d之電位被重設成為低位準 日可’在冗憶單元1 4 1 c之電容器CP收納電源電位vDD1。然

89118431.ptd 第24頁 475175 發明說明（22) 五 後 a，在時刻t5，當位7〇線等化信號Bl ;用位元線等化器⑷,將位元線之電位=二：“ 專化成為預充電電位V%。 如上所述，在本實施例丨中，當寫入動 之高位準成為比電源電位v n 使位兀線 » ^ DD1低之^DD2。因此，在饼姑却檢 之資料之反相資料進行寫入之情況，°:將 高位準之位元線不充電至電源％二為”低位準之 低之電源電位Vn gp^ 电斤而疋只充電至較 力。 DD2即可，所以可以減小寫入動作之消耗電 另外，在讀取和復新動盘 經由電源電位V ' /、I入動作時不同的，不

Vdim。因此，讀取和德新$兀線之咼位準成為電源電位 之低速化。其結果°是因為:不/要如同寫入動作時 化所Μ可以獲 设新動作低速 DARM。 卞…男馬入動作之蝻耗電力被減小之 在本實施例1中，告 之高位準成A 田要未進仃寫入動作時，使位开„ % 新的低消ί = Γ電位U低之V-。但是，亦 元線之高位當輸入該低消耗寫入命令時使 新的低消耗寫二t :源電位低之VDD2。當定義位 情況，可：匕命令時，在被要求進行通常之寫Λ此種 ^施例2 订與習知者同樣之寫入動作。‘ 作之 下面將根;^ 回9用來說明本發明之另一實施 ---- 本貫施

475175 五、發明說明（23) 例2之混載在LSI之DRAM其與實施例1之混載在LSI之⑽^之 不同部伤疋在貝施例1中電源電位VDD1和VDI>2是經由電源接腳 1和2從半導體晶片C Η之外部施加，與此相對的，在本實施 例2中是經由電源接腳5接受來自外部之外部電源電位Κ VDM，根據該外部電源電位VDIH在内部產生電源電位^旧和 Vdd2。其他之部份與實施例1相同。下面將說明其不^部 份。 -口 圖9是與圖1對應之混載在LSI之DRAM之概略方塊圖。參 照圖9 ’该混載在LS I之DRAM具備有1個之電源接腳5用來代 替圖1所不之2個電源接腳1和2。在該電源接腳5被施加外 部電源電位VDD4。該電源電位yDD4，例如為3 · 3 v之電位。 DRAM100具備有降壓變換器161，用來接受外部電源電位 vD1H，根據該外部電源電位vDD4用來產生電源電位％^。該 DRAM100更具備有降壓變換器162，用來接受外部電源電壓 vDM，根據該外部電源電位Vdm用來產生電源電位。其他 之電路與貫施例1相同。降壓變換器丨6 j和丨6 2被包含在圖2 所示之内部電位產生電路16〇。 實施例3 下面將根據圖1 0用來說明本發明之另一實施例。本實施 例3之混載在LSI之DRAM其與實施例2之混載在LSI之⑽―之 不同部份是在實施例2中經由電源接腳5接受來自外部之外 部電源電位VDD4 ’才艮據該外部電源電位v_在内部產生電源 電位VDD1和％，與此相對的，在本實施例3中，具備有與實 施例1同樣之電源接腳1用以代替電源接腳5 經由該電源

475175 五、發明說明（24) 接腳1接受來自晶片外部之外部電源電位vDD1，根據該外部 電源電位VDD1在内部產生電源電位VDI>2。其他之部份與實施 例1相同。下面將說明其不同部份。 圖10是與圖1或圖9對應之混載在LSI之DRAM之概略方塊 圖。參照圖1 0，該混載在L S I之D R A Μ具備有電源接腳1用以 代替圖9所示之電源接腳5。另外，圖1所示之電源接腳2被 省略。在該電源接腳1施加外部電源電位VDD1。DRAM100具 備有代替圖9所示之降壓變換器1 6 1和1 6 2之降壓變換器 1 63，用來接受外部電源電位Vddi，根據該外部電源電位乂_ 用來產生電源電位VDD2。其他之電路與實施例1或2相同。 該降壓變換器1 6 3被包含在圖2所示之内部電位產生電路 160 〇 實施例4 下面將根據圖11至圖1 3用來說明本發明之另一實施例。 本實施例4之混載在LSI之DRAM其與實施例2之混載在LSI之 DRAM之不同部份是源極電位控制電路丨4丨n之構造。 圖11疋電路圖，用來表示源極電位控制電路1 4丨p。參照 圖11，該源極電位控制電路141n，除了圖5所示者之外， 更包s有連接到感測電源線1 41 n b之電容器1 41 n f。電容器 1 41 nf是感測電源線hi nb之寄生電容和真正電容器之組 合。該真正電容器可以以M〇s電容器形成。亦可以利用p型 半導體基板與形成在P型半導體基板之\ 合電容 形成。 圖12是電路圖，用來表示降壓變換器“？。參照圖12，

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該降，變換器162包含有比較器162a，用來使電源電位％ 之认疋位之電位之基準電位'Μ和電源電位進行比較。 基準電位VREF例如為1 · 5 V。基準電位由圖2所示之内部電 位產生電路160產生。比較器丨62a接受外部電源電位4 的進灯動作。比較器丨62a為著使低電位化信號LVDh活性 化，所以在先前被活性化之主低電位化信號LVDDM變成為 活性之Η位準時，就成為活性化用來進行比較動作。該主 低電位化信號LVDDM由命令解碼器11〇產生，具有ν_ — ν%之 比較器1 62a在活性化時，當電源電位％低於基準電位 VREF之情況，就輸出低位準之信號。另外， =化時’當電源電位％高於基準電位Vref^^^ 出南位準之信號。該比較器162a包含有p通道電晶體p7、 P8和N通道電晶體N13、N14、N15。 該降壓變換器162更包含有P通道之驅動電晶體162b，連 接在被施加外部電源電位Vdm之節點和被供給電源電位v 之電源節點io〇b之間。驅動電晶體162b之閘極接受比較⑽2器 1 62a之輸出。該降壓變換器丨62更包含有位準位準變換電 路162d，用來將具有v刪—Vss之振幅之主、 LVDDM變換成為V_-Vss之振幅。 -电化L唬 、另外，該降變換器162包含有P通道電晶體162c ,連接在 破把加外部電源電位VDM之節點和驅動電晶體丨6几之閘極 之間。P通道電晶體162c以其閘極接受位準變換電路丨62d 之輸出’ t主低電位化信號LVDDM變成為低位準時進行導 475175 五、發明說明（26) 通’用來使驅動電晶體1 6 2 b進行〇 F F。因此，驅動電曰曰# 1 6 2 b ’在主低電位化信號L V D D Μ為低位準時，與電源電位 VDD2和基準電位VREF之關係無關的，變成為off。另一方'面 §主低電位化#號L V D D Μ為南位準時，驅動電晶㉝1 6 ^在 電源電位vDD2低於基準電位Vref時變成為0N，在電二電位v 高於基準電位VREF時變成為OFF。 DD2 圖13是時序圖，用來表示與圖6對應之寫入動作。其與 圖6所不之動作之不同是即使低電位化信號LVD])i變成為/高 位準，電源節點l〇〇b和感測電源線丨41 nb產生電連接時「 這時因為感測電源線141nb之電位VDS充電至電源電位/ ， 為FF，感測電源線141nb之電位Vss保持為電源 VDD1之位準。 在柃刻1；4，使共同源極線丨4丨e和感測電源丨4丨❿連接， :ί : : f從結合在感測電源線141nb之電容器“Inf移動 ==線1416，因編電源線之電位^低於 二ΐ ί 電源電位％比基準電位低電位vDS，所 哭^2進V/j62之驅動電晶體162b變成為0N ’降壓變換 °°依/此種Λ使電源電位％成為基準電位％之位準。 成之p通、首戌方式，當由感測放大器1411"之電晶體Ρ"σΡ2構 14le施二二放//被賦能時’因為變成對共同源極 位vDD1，所存在電容器141nf之電源電位％高之電源電 可以實現高、元線之高位準之放大變為高速。亦即， 、動作。此種構造亦可適用於實施例3。另

475175 五、發明說明（27) 外，當源極電位控制電路14 In之P通道電晶體體P5進行on 時，因為降壓變換器162之驅動電晶體162b進行OFF，所以 源極電位控制電路141 η中之P通道電晶體P6可以省略，可 以構建成使驅動電晶體1 6 2 b之吸極直接連接到感測電源線 141nb 〇 實施例5 下面將根據圖1 4至圖1 6用來說明本發明之另一實施例。 本實施例5之混載在LSI之DRAM其與實施例1至3之不同部份 是在本實施例5中未具備用以供給電源電位vdd2之電源。另 外，源極電位控制電路1 41 η之構造亦不同。 圖1 4是電路圖，用來表示源極電位控制電路1 41 η。參照 圖1 4，當與圖5所示者比較時，該源極電位控制電路丨4 J η 省略了電位開關1 4 1 na。另外，Ρ通電晶體丨4丨nc之源極直 接連接到被施加電源電位VDD1之電源節點丨〇 0a。另外，源 極電位控制電路1 4 1 η新包含具有臨界值l之n通道電晶體 141ng，被連接在電源節點100a和共同源極線141e之間。 另外，源極電位控制電路1 4 1 η包含有位準變換電路 I41nh，用來將具有vDD3 - Vss之振幅之ρ通道感測放大器賦能 信號SEPli變換成為vDDl-Vss振幅。 P通道電晶體1 41 nc和N通道電晶體1 41 ng分別在回應ρ通 道感測放大器賦能信號SEPh和/SEp2i時變成為⑽。在回應 寫入動作之要求時，首先，N通道電晶體141ng變成為〇N。 嗖時，因為N通道電晶體141ng之閘極接受電源電位， 所以在共同源極線141e被施加比電源電位V謝低之電位

475175 五、發明說明（28) V_-Vth。N通道電晶體141ng之臨界值電壓vth例如為〇 5V 時，在共同源極線1 4 1 e就該施加與實施例1同樣之】5 v之 電位。然後，在對位元線對偶丨41 a施加寫入資料後， 選擇之字線141d之電位被重設之前，p通道電晶體“丨^^變 成為ON。因此，在共同源極線1416被施加電源電位v 。 圖1 5是時序圖，用來表示與圖6對應之寫入動DD來昭 圖15丄P通道感測放大器賦能信號SEpli在時刻 為^活 性之咼位準，在源極電位控制電路丨4丨η通道妒 141ng之閘極被施加電源電。因此， 曰曰 北二元:之電 道感測放大器賦能信號；s E B 5 :V反相後，p通 進 m 在時刻t6變成為活性之低位 丰’源極電位控制電路141 一 因此，在六# η、 in 逋迢電日日體14 lnc進行ON。 元線之電位線14U施加電源電位V_，所以位 炎心电位J3L上升為電源電位 圖16是時序圖，用步本一^fc 當被要长進杆^ π 表不項取和復新動作。參照圖1 6， 田散晋承進仃頃取和復新 信號SEPI維持為非活性 1 Ρ通逼感測放大器賦能 器賦能信號/SEP2在日”,t ί 卜’ Ρ通道感測放大 準。因此，在接取\在4刻t4之時刻變化成為活性之低位 寫入動作時不；：和動作時’與位元線之電位/虬之 為電源電位vDD1。其姓要而3要^過Vddi_4，而是立即上升成 化，就可以減小&疋不需要使讀取和復新動作低速 乂』馬入動作之消耗電力。 的118431 .ptd 第31頁 475175 五、發明說明（29) 實施例6 下面將根據圖1 7，用來說明本發明之另一實例。本實施 例6之混載在LSI之DRAM其與實施例5之不同是源極電位控 制電路1 4 1 η之構造。圖1 7是電路圖’用來表示源極電位控 制電路1 4 1 η。參知、圖1 7 ’该源極電位控制電路1 & 1 η，當與 圖1 4所示者比較時’ Ρ通道電晶體1 4 1 n c被省略。另外，在 Ν通道電晶體1 4 1 n g之閘極連接有閘極電位控制電路1 4 1 n i 用以代替位準變換電路141nh。閘極電位控制電路141ni所 接受之p通道感測放大器賦能信號SEPli和/SEP2i是與實施 例5同樣之信號。 1

、閘極電位控制電路141ni，在感測放大器賦能信 為f性之高位準和感測放大器賦能信號，SEp2i為非活性 之咼位準時，就對N通道電晶體141ng之閘極施加電源電位 二、义fDQ’閘極電位控制電路141ni，在感測放大器賦能 i為活性之低位準時，就對N通道電晶體l41^ f °轭加升壓電位VPP。另外，閘極電位控制電路 非、、^生’之在柄感測放大器賦能信號SEPli和/SEP1〆分別變成為 π / ΐ準和高位準時，就對N通道電晶體141叩之閘 極鈀加低位準（vss )之電位。

日士口 2卩卩通道電晶體141 ng在回應進行寫入動作之要求 日守’以閘極接辱曾、、店 寫入資料夕1 電/原電位VDDi ’在對位元線對偶1 4 1 a施加 前，以問極接無=擇之字線141d之電位礼被重設之 界值電壓Vt=i電f電位通道電晶體l之臨 電位（VDD1 + Vth )以上之升壓電位Vpp。

第32頁 475175

五、發明說明（30) N通道電晶體1 41 ，在閘極被施加低位準之電位時，進 行OFF。當N通道電晶體141 ng之閘極被施加電源電位、！ 時，經由該N通适電晶體141ng，對共同源極線Hle施加 VDD1 — Vth之電位。因此，這時施加在N通道電晶體丨4 1 ng之閘 極之電源電位V^i 、交成為比施加在共同源極線1 4 1 e之電 位高臨界值電歷之電位。N通道電晶體丨4丨ng在閘極被施加 升壓電位VPP時進行ON，用來對共同源極線Ule施加電源電 位 Vddi。 當被要求進打讀取和復新動作時，因為p通道感測放大 器賦能信號SEPh變成為非活性之低位準，所以p通道感測 放大器賦能信號/SEP I變化成為低位準，位元線之電位 /BL與寫入動作時不同的’不經⑽厂4，立即上升為電 源電位VDD1。 實施例7 下面將根據圖1 8用來說明本發明之另一實施例。本實施 例之混載在LSI之DRAM其與實施例1至4之不同部份是在實 施例1至4中，局部資料匯流排1 41 i和全局資料匯流排1 41 k 之預充電電位是電源電位VDD1，與此相對的，在本實施形 態7中是比該電源電位VDD1低之電位（實質上是電源電位vDD2 )。因此，資料匯流排預充電電路1 4 1 m之構造變成為與圖 4所示之構造不同。 參照圖18，資料匯流排預充電電路Him包含有N通道電 晶體N1 6，連接在用以構成局部資料匯流排1 41 i之I / 0線 1 4 1 i a和1 4 1 i b之間，以其閘極接受資料匯流排等化信號

89118431.ptd 第33頁 475175 五、發明說明（31) DBEQ。該資料匯流排預充電電路141m更包含有n通道電晶 體N1 7，連接在電源節點1 0 0 b和一方之I / 〇線1 4 1 i a之間， 以其閘極接受資料匯料排等化信號DBEQ。該資料匯流排預 充電電路141m更包含有N通道電晶體N18，連接在電源節點 1 0 0 b和另外一方之I / 0線1 4 1 i b之間，以其閘極接受資料匯 流排等化信號DBEQ。 資料匯流排專化仏5虎D B E Q是實施例1至4之資料匯流排等 化化號/ DBEQ之反相k號’具有VDD3-Vss之振幅。資料匯流 排預充電電路141m在回應資料匯流排等化信號DBEQ時，將

資料匯流排1 41 i之電位預充電成為比電源電位低和高 於電源電位vDD2之電源電位vDD2。 依照上述之方式，因為使資料匯流排之預充電電位低於 電源電位VDD1 ’所以可以減小消耗電力。特別是在資料匯 流排之幅度很寬之混載在LS I之DRAM，需要大幅的減小消 耗電力。但是，貧料匯流排之預充電電位之低電位化之， 現具有一定之限度，因為會使寫入動作時之感測放大哭二 驅動電位下降為電源電位Vdm。當在資料匯流排傳達之; 入貧料之振幅小於被保持在感測放大器之資料之振幅中， 將感測放大器所保持之資料反相成為寫入資料需要

亦即’需要具有充分之能力用來將感測放大器所保持之 料反相或為寫入資料，藉以減小消耗電力。 、 另外★，在使資料匯流排之預充電電位低於電源電位 VDD1，措以進行遮罩寫入動作之情況時，可以防止 在感測放大器之資料之反相。下面將參照圖4用來說=

475175 五、發明說明（32) 罩寫入動作。遮罩寫入動作是使多個位元之寫入資料之一 部份之位元不進行寫入之動作。在遮罩寫入動作時，依照 行選擇信號CSL^CSL4使轉移閘丨41 j進行ON，但是不對局部、 資料匯流排141i和全局資料匯流排141k施加寫入資料::責 料匯流排之電位10和/1()保持為預充電狀態。 、’ 、 、因此’该預充電電位越比感測放大器之驅動電位高時， 感測放大器1 41 b所保持之資料進行反相之可能性就越大。 遮罩寫入動作是使感測放大器丨4丨b所保持之資料不進行反 相，不寫入該寫入資料之一部份之位元，因為最好不要使 被保持之資料反相。經由使資料匯流排之預充電電位降低 可以解決此問題。 一 實施例 下面將根據圖1 9用來說明本發明之另一實施例。在實施 例5和^中，因為不供給電源電位Vdd2，所以不能如圖丨8所示 的以資料匯流排預充電電路1 41 m進行資料匯流排之低電位 化。因此，在本實施例8中，構成圖1 9所示之資料匯流排預 充電電路141m，可以如實施例7的使資料匯流排低電位化。 _ 參照圖1 9，資料匯流排預充電電路丨41 m，當與圖丨8所示 之資料匯流排預充電電路1 4 1 m比較時，新包含有N通道電 晶體N1 9，連接在電源節點丨〇〇a和電晶體N17 之間， 以其閘極接受電源電位Vddi。N通道電晶體N 1 9具有臨界值 電疋V|h。在電晶體Nig之源極因為出現vDDi_vth之電位，所 以資料匯流排1 4 1 i之預充電電位可以從電源電位vDDi下 降。 1

89118431.ptd 第35頁 475175 五、發明說明（33) 實施例9 下面將根據圖2 0用來說明本發明之另一實施例。本實施 例9之與實施例7和8之不同部份是在鄰接之記憶器塊MBi和 M Bi+1之各個所含之位元線1 4 1 a之間，不共用感測放大器之 P通道感測放大器。另外，位元線隔離信號BLI2i和儿I2i]不 升壓到升壓電位VPP為其不同之點。 參照圖2 0，感測放大器包含有：n通道感測放大器

1 41 ba ’被鄰接之記憶器塊M Bi+1 π μjci+1 丨。、mu /U外β丨rv 1 4 1 a共用；和p通道感測放大器1 4 1 b b，分別連接到鄰接之 記憶器塊MBi和MBi+1所含之位元線對偶1 4 1 a。對於各個P通 道感測放大器1 4 1 b b，設有共同源極線1 4 1 e a和1 4 1 e b，連 接到對應之感測放大器144b 通道感測放大器1411)1)之名 個用來將所連接之位元線對偶1 4 1 b之一方之位元線之電仞 放大成為源極線141ea或141eb之電位。 位元線隔離信信BLI^」和BLI^由列解碼器142產生。該筹 位兀線隔離信號之高位準不是升壓電位Vpp，而是下降到· ，電位VDD3或VDD1之非升壓電位。亦即，列解碼器1 4 2對n通 迢電晶體對偶141h之閘極施加非升壓電位。依昭此種方 ΐ二因為位元線隔離信號之高位準從升壓電位^下降到f

升升壓電位，戶斤以可以減小消耗電力。 ^士局部資料匯流排141i所傳達之高位準之電位因另 時’則位元線隔離信叫

475175 五、發明說明（34) 通道MOS電晶體N6和N7之臨界值而產生電壓降，可以將高 位ί之ί If (VdD2或V_-Vth )傳達到位元線141a。 八當冗憶器塊MBi被選擇時，位元線隔離信號BLl2i i和BU^ 刀別又成為回位準（或v_ )和低位準（L )，記憶器 塊MB⑴之位元線對偶ula&N通道感測放大器1411^分離。 另外，當記憶器塊MB⑴被選擇時，位元線隔離信號ΒΙΛι1 和BLIZi分別變成為低位準（I )和高位準（％或^ )， ^憶器塊MBl之位元線對偶Mia從N it道感測放大器141ba 分離。 f極電位控制電路14111在位元線等化信號虬 Ϊ成極線14^、141以和“lf之電位預“ :化：：預充電電位Vbl。另夕卜’源極電位控制電 =為低位準時，就中 1 4 1 e b和1 4 1 f之預充電和等化。 動：：要ΐ:電：=電路141n在回應寫入，讀取和復新 。士 制電路141n在回應進行寫入動作之i 1 心/、I口J /原極線，施加比電源電位V , ^-vth) , (VDD： 共同源極線施加電源電位VDD1。 、、枓後，對忒 源極電位控制電路i 4丨n在被要 取動作或復新動作日夺，不對共同源極： 與被選擇之記憶器塊對應之共同源極線施力” ^

4/5175 五、發明說明（35) 只施加電源電位VDD1 vDD1 低之電位（Vdd2 或 vDDl-Vth 實施例1 0 下面將說明在發明之另一實施例。本實施例丨0其與實施 例7至9之不同疋使行選擇信號c s q〜c S L4之高位準之電位從 電源電位VDD3下降至比其低之電源電位ν_。用以減小消耗文 電1。亦即，經由全局或局部資料匯流排141k*141i傳達 :高位準之電· ’可以下降至t匕電源電位v_低之電位％ 3 th。轉移閘141 j中之n通道MOS電晶體N6和N7之臨界 ί3:::小於Vddi—Vdd2或Vth時’不會由於該臨界值電壓而 ΐ =降’可以將高位準之電现~^ 、=由使仃選擇信之高位準之電位降低， 日Γ: 能變慢。在犧牲消耗電力藉以求得高速化 犧牲高速二變t成為比電源電位V-高之V-，在 成為電源電^01消耗電力時，可以將該高位準變換 例 11 位元線之電位放女’/、寫入動作時將位元線對偶之一方之 大至電源電位ν ,為比電源電位¥_低之電位，然後放 位、D1之習知之二M m與：純之從最？放大至電源電 到完成寫入動作夕±父時，從感測放大器開始存取動作 時間可能變成报長日了間可能變成很長。亦即寫入動作循環

475175

1至1 0之DRAM之群組A-D之多群組構造， 月把例 用來使多個君呈餘 行管線動作。因此，各個群組之寫入動作 f、，且貝 ^ μ ; 1卜俯％時間即佶鑤 長，因為與下一個群組之寫入動作循瑗舌田 1便史 _ F颁^重豐，所以可以右 效的縮短寫入循環時間。 」以百 五、發明說明（36) 為著解決此種問題，在本實施例n中利用具備 圖21表示實施例1至1〇之DRAM100之宜人心^ 照圖21 ’寫入動作循環之完成是首先由乍之順序。； 信號進行解碼藉以選擇字線，其碼器對列位太 凡線對偶產生之電位差進行感測和放了 ^ ^ 寫入到記丨咅單元，f德斜^ — ’、、、'後將寫入資米

充電。早&取後對位兀線對偶和資料匯流排進行, 如圖2 1所示，因為不是在 Β才之開寫始二二 比丨:寫入動作“之單二連時 之貫施，但是本發明亦可適用所者^載在W之圓 雖然ρ。— 遇用在通常之DRAM。

述之說明只作；：m J:說明本發明，但宜瞭解者J 精神和範圍只由所附之二意用來限制本發明，本發明戈 〔元件編號〕 、 ％專利範圍限制。

100 DRAM 110 ^ 120 叩令解碼器 列位址緩衝器和復新計數器

475175 五、發明說明（37) 130 行 位 址 緩 衝 器 140 群 組 141 記 憶 器 陣 列 142 列解 碼 器 143 行 解 碼 器 150 資 料 控 制 器 和 入 160 内 部 電 位 產 生 電 路 141η 源 極 電 位 控 制 電 路 141ni 閘 極 電 位 控 制 電 路 162d 位 準 變 換 電 路 200 邏 輯 電 路 輸出緩衝器 #

89118431.ptd 第40頁 475175 圖式簡單說明 圖1是方塊圖，用來表示本發明之實施例】之混載在LS J 之DRAM 。 圖2是方塊圖’用來表示本發明之實施例丨之混載在LS 1 之DRAM中之DRAM。 圖3是方塊圖，用來表示本發明之實施例ι之混載在LS j 之DRAM中之記憶器陣列。 圖4是電路圖’用來表示本發明之實施例丨之混載在LS 1 之DRAM中之記憶器陣列。

圖5是電路圖’用來表示本發明之實施例丨之混載在LS工 之DRAM中之源極電位控制電路。 圖6是時序圖，肖來表示本發明之實施例工之混載在LS t 之DRAM中DRAM之寫入動作。 圖7是時序圖’用來表示本發明之實施例i之混載在LS j 之DRAM中DRAM之讀取動作。 圖8是時序圖’用來表示本發明之實施例j之混載在LS 1 之DRAM中DRAM之復新動作。 圖9疋方塊圖，用來表示本發明之實施例2之混載在LS j 之DRAM 〇 圖ίο疋方塊圖’用來表示本發明之實施例3之混載在LSI 之DRAM 〇 圖11疋電路圖，用來表示本發明之實施例4之混載在LSI 之DRAM中之源極電位控制電路。 圖12疋電路圖’用來表示本發明之實施例4之混載在⑶ 之DRAM中之降壓變換器。

47517!)

圖1 3疋日守序圖，用來表示本發明之實施例4之混載在LS I 之DRAM中之DRAM之寫入動作。 圖1 4疋電路圖’用來表示本發明之實施例5之混載在LS I 之DRAM中之源極電位控制電路。 圖1 5疋時序圖’用來表示本發明之實施例5之混載在LS I 之DRAM中DRAM之寫入動作。 圖1 6疋時序圖’用來表示本發明之實施例5之混載在LS I 之DRAM中DRAM之讀取動作。

圖1 7是電路圖，用來表示本發明之實施例6之混載在LS j 之DRAM中之源極電位控制電路。 圖1 8疋電路圖’用來表示本發明之實施例7之混載在LS j 之DRAM之資料匯流排預充電電路。 圖19是電路圖’用來表示本發明之實施例8之混載在LSI 之DRAM之資料匯流排預充電電路。 圖2 0疋電路圖，用來表示本發明之實施例9之混載在ls I 之DRAM中之記憶器陣列。 圖21用來表示本發明之實施例丨丨之混載在^1之DRAML中 之寫入動作。

第42頁 89118431.ptd

Claims (1)

1. 475175

   六、申請專利範圍 1 · 一種半導體裝置，其特徵是具備有： 多個位元線對偶，分別連接到多個記憶單元； 第1、第2源極線； 多個感測放大器，被設置成分別與上述之多個位元線對 -偶對應，分別連接到上述之第1、第2源極線，用來將一方 之位元線之電位放大成為上述之第1源極線之電位，和將 另外一方之電位放大成為上述之第2源極線之電位；和 源極電位控制電路，當被要求進行寫入動作時，對上述 第1源極線施加第1電位，對上述之第2源極線施加比上述 第1電位低之第2電位後，將寫入資料施加到上述之位元線 對偶，和將比上述第1電位高之第3電位施加到上述之第丨 源極線。 2 ·如申請專利範圍第1項之半導體裝置，其中 上述之源極電位控制電路，當被要求進行讀取動作時， 在上述感測放大器被活性化之期間，將上述之第1源極線 保持在上述之第3電位，和將上述之第2源極線保持在上述 之第2電位。

   3 ·如申請專利範圍第1項之半導體裝置’其中 上述之源極電位控制電路，當被要求進行復新動作時， 在上述之感測放大器被活性化之期間，將上述之第1源極 線保持在上述之第3電位，和將上述之第2源極線保持在上 述之第2電位。 4 ·如申請專利範圍第1項之半導體裝置’其中 上述之源極電位控制電路包含有：

   89l_.ptd 第43頁 六、申請專利範圍 電容器； ί :j η挺連接到上述電容器之另外-端；和 之間日，曰以a ΐ f在上述之感測電源線和上述之第1源極線 、、/、3極接受感測放大器賦能信於· 上述之第！源極線在上 ° ， 線對儡之磕姑2丨， 初忭日守，依照上述位兀 ΛΛ 1上述之第1、第2源極線，上述之4測電源 線之電位從上述之第3雷 尺上玫之α劂冤源 施加到上述之第丨電位。 、、二上述之感測電源線 5舌Ϊ申請專利範圍第4項之半導體裳置，其中 更，、備有電位降電路，用來將八 以接受外邻雷、；i + / 用來將上述之第3電位施加到用 f Γ ί 電位之上述之感測電源線。 如申請專利範圍第4項之半導體裝置，Α中 威ΪΪΪΪΠ位控制電路更包含有開關，連接在上述之 加上述之第3電位之電源節點之間，在 之感測電源線分離，用來將寫電，原即點和上述 對偶，和用來使上、f Γ ΐ 貝枓細加到上述之位元線 線。 述之電源節點連接到上述之感測電源 7.如申响專利範圍第}項之半導體裝置，其 上述之源極電位控制電路包含有： 八 ^道廳電晶體，連接在被施加上述之第 節點和上述之第1源極線 ^原 :通’藉以將上述之第丨電位供給到上述 第44頁 s9llS43l.Ptd 六、申請專利範圍 — p通道MOS電晶體，連接在 卜 源極線之間，在上述寫，L之電源節點和上述之第1 上述之位元線iii;寫；；：：：當將寫入資料施加到 供給到上述之^源極線。仃¥通錯以將上述之第3電位 8上士口申請專利範圍第卜員之半導體裝置，其中 述之源極電位控制電路包含有： 節電晶體’連接在被施加上述之第3電位之電源 砧和上述之第丨源極線之間；和 訝偶:Ϊ位彳工制電路’在寫入資料被施加到上述之位元線 位，二將比上述之第1電位高臨界值電壓部份之電 施加上述之N通道M()s電晶體之閘極，在寫入資料被 值電壓邱二之位兀線對偶之後，將比上述第3電位高臨界 極。°刀以上之電位施加到上述之N通道MOS電晶體之閘 有9:如申請專利範圍第丨項之半導體裝置，其中更具備 以：匯流排’設置成被上述之多個位元線共用； 料匯、衣Γ電路’連接在上述之多個位元線對偶和上述之資 間，用來選擇性的使上述多個位元線對偶之： 電連接到上述之資料匯流排；和 為高：η路：用來將上述之資料匯流排之電位預充電成 工；上述之第1電位和低於上述之第3電位之電位。 •、如申凊專利範圍第9項之半導體裝置，其中 述之預充電電路包含有二極體連接之M〇s電晶體 m 89118431 Ptd 第45頁 六、申請專利範圍 ’設在對上述資料匯流― 3電位之電源節點鱼订預充電守之用以接受上述第 11. 如申嗜I刹二i述資料匯流排結合之路徑上。 個閘電路更具備有： 貝之牛寺體衷置，其中上述之各 N通道MOS電晶體之對偶， 一 述之資料匯流排之間；和 、、怎之位兀線對偶和上 之Γ通解酋=φ ϋ選擇性的將上述之第3電位施加到上述 之Ν通逼MOS電晶體之對偶之閘極。 刻上让 12. 如申請專利範圍第9項之半導體裝置， «I 資料匯流排傳達之資料之高位準:、 和上达之寫人動作時，均為上述之第1電位。、 13. 如中請專利範圍第^員之半導體裝置，其且 多個預充電電路，分別用氺脂1 u、士、>夕7 備有 雷& A篦q # 4 1用末將上述之夕個位元線對偶預充 電成為第3電位和接地電位之中間之電位。 14· 一種半導體裝置，其特徵是具備有： 第1和第2位元線對偶； Ν通這感測放大器，設置成被上述之第丨和第2位元 偶共用；、 第1 N通逗MOS電晶體對偶，連接在上述通道感測放大 器和上述之第1位元線對偶之間； 第2N通迢MOS電晶體對偶，連接在上述通道感測放大 器和上述之第2位元線對偶之間； 第1和第2P通道感測放大器，連接到上述之第1和第2位 元線對偶之各個’分別連接到源極線，用來將所連接之位

   89118431.ptd 第 46 頁 4/5175 六、申請專利範圍 J:對偶之-方之位元線之電位放大成為上述之源極線之 “源f電位控制電路，當被要求進行寫入動作時，將第i 電位施加到上述之源極線，將寫入資料施加到上述之第 L、第2位元線對偶之任何一方，和將比上述之第1電位高 之第2電位施加到上述之源極線；和 " 列解碼器，用來將指定之電位施加到上述之第i和第2N 道MOS電晶體對偶之閘極。 1 5·如申請專利範圍第丨4項之半導體裝置，其中 上述之指定電位為上述之第1電位。 通

   1 6·如申請專利範圍第丨4項之半導體裝置，其中 上述之指定電位為非升壓之電位。 1 7· —種半導體裝置，具備有第i群組，其特徵 上述之弟1群組包含有： 第1位元線對偶’連接有多個記憶單元； 第1、第2源極線；

   片第1感測放大器，連接到上述之第1位元線對偶和上述之 第1、第2源極線，用來將上述第1位元線對偶中之一方之 位凡線電位放大成為上述之第i源極線之電位，和將另外 ，之電位放大成為上述之第2源極線之電位；和 #第源極電位控制電路，當被要求進行寫入動作時，將 ，1電位施加到上述之第丨源極線，將比上述第1電位低之 第2電位施加到上述之第2源極線後，將寫入資料施加到上 述之第1位元線對偶，和將比上述之第丨電位高之第3電位

   475175

   六、申請專利範圍 施加到上述之第1源極線； 上述之半導體裝置更具備有第2群組， 上述之第2群組包含有： 第2位元線對偶，連接有多個記憶單元 第3、第4源極線； 第2感測放大器，連接到上述之第2位元線對偶 第3、第4源極線，用來將上述第2位元線對偶中之和一上述之 位元線之電位放大成為上述第3源極線之電位，和將I之 一方之電位放大成為上述第4源極線之電位；和

   第2源極電位控制電路，當被要求進行寫入動作時，將 上述之第1電位施加到上述之第3源極線，將上述之第2電 ^施加到上述之第4源極線後，將寫入資料施加到上述之 弟2位元線對偶，和將上述之第3電位施加刻上述之第3源 與上述之第1群 上述之第2群組 行寫入動作。 組之寫入動作重