TW318932B - - Google Patents

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經濟部中央標準局負工消費合作社印製 318932 A7 _B7__五、發明説明（1 ) <發明領域> 本發明係有關於動態型RAM (隨機存取記憶體）、 半導體記憶裝置及半導體積體電路裝置，特別是有關於利 用在對於動態型記憶體之記億體存取技術上非常有效之技 術者。 <先前之技術> 已知的有分別利用內藏之充電泵電路之電壓發生電路 ，形成供給基板之後背偏壓電壓及字線被昇壓之選擇'電壓 的動態型RAM。像這樣的動態型RAM之例，在日本特 開平3 — 2 1 4 6 9 9號公報上就有記述。另外在特開平 5 — 2 9 1 5 3 4號公報中，記載有基板電壓爲0V，資 料線之高位準爲2V，資料線之低位準爲IV，字線之選 擇位準爲3 V之動態型RAM。 <發明所欲解決之課題> 動態型記憶體單元，係由地址選擇用MOS F ET岌 賫訊記憶用電容器所構成，而以上述電容器中是否有電荷 存在，來進行資訊記憶動作者。爲了使這種電荷形態之資 訊保持時間維持較長，必需要對地址選擇用MO S F ET 所形成之基板閘（通道部份〉，供給負的後偏壓電壓，使 其實效之臨界値電壓變高。 在構成進行上述動態型記憶體單元之地址選擇動作之 周邊電路或感測放大器、主放大器這樣的放大電路之 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）_ 經濟部中央標準局貝工消费合作社印製 318932 A7 B7 ____ 五、發明説明（2 ) MOS FET中，當將負的後偏壓電壓供給至基板閘極時 ，臨界値電壓也會變大，在ON狀態之電感會變小，而使 動作速度變小。於是，就有人提出只對形成有動態型記憶 體單元之記憶體陣列部，供給像上述這樣的後偏壓電壓之 方式。但是，因爲必需要分離上述記憶體陣列部所形成之 阱領域及上述周邊電路所形成之阱領域，因此使得製造過 程變複雜。 對於上述動態型記億體單元之高位準的寫入動作，由 於係介由地址選用M O S F E T，而對資訊記億電容器進 行充電，所以充電位準會降低地址選用MOS F ΕΤ之臨 界値電壓大小之電壓，而使資訊電荷變少。爲了防止像這 樣的位準降低，上述地址選用MO S F ΕΤ之閘所連接之 字線之選擇位準，被作成對傳到位元線之高位準，上昇臨 界値電壓之電壓。如此，在習知之動態型RAM，字線選 擇動作之昇電壓成爲必需的，而要形成上述基板後偏壓電 壓，也要分別使用各充電泵電路，而造成佔有面稹之擴大 及消費電流之增加。 ~ 本發明之目的，係爲了提供製造過程簡單、並能實現 高積集化及高速動作化之動態型R AM。本發明之其它的 目的，係提供利用簡單之製造過程，實現含有動態型 RAM之高集積化及髙速動作化之半導體稹體電路裝S。 本發明之上述及其它的目的及新穎之特徴，係可以從本說 明之內容及圖面明了。 本紙張尺度適用中國國家標準（CNS ) Α4规格（2丨0 X 297公釐）_ 5 ----------^------ΐτ------^ (請先閲讀背面之注意事項再4寫本貫) 經濟部中央標準局男工消費合作社印製 318932 A7 ___B7 五、發明説明（3 ) <解決問題之手段> 本案所掲示之發明之中的代表性者，簡單說明如下。 即，主要係對於電源電壓，形成具有與動態型記憶體單元 之地址選用MO S F E T之臨界値電壓大略相同之差的第 1內部電壓，將其作爲高位準側之動作電壓而供給至讀出 放大器。對於電路之接地電壓，形成具有一定的差之第2 內部電壓，作爲讀出放大器之低位準側之動作電壓而予以 供給。對應第1內部電壓之高位準及對應第2內部電壓之 低位準之寫入信號，於寫入放大器形成，傅送至動態型記 憶體單元所連接之互補資料線。對於動態型記億體單元所 連接之字線，以電源電壓的高位準作爲選擇位準，而以電 路之接地電位這樣的低位準作爲非選擇位準而予以供給。 本發明之其它的代表概要例，簡單說明如下主要係對 於電源電壓，形成具有與動態型記憶體單元之地址選用 Μ 0 S F E T之臨界値電壓大略相同之差的第1內部電壓 ，將其作爲高位準側之動作電壓而供給至讀出放大器。對 於電路之接地電壓，形成具有一定的差之第2內部電壓&， 作爲讀出放大器之低位準側之動作電壓而予以供給。對應 第1內部電壓之高位準及對應第2內部電壓之低位準之寫 入信號，於寫入放大器形成，傅送至動態型記憶體單元所 連接之互補資料線。對於動態型記憶體單元所連接之字線 ，以電源電壓的高位準作爲選擇位準，而以電路之接地« 位這樣的低位準作爲非選擇位準而予以供給：而構成之動 態型RAM，及像這樣的動態型RAM被形成之同樣的半 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο X 297公釐） — ——— — — — — 束 1^—— I 訂 I I I II I 線 (請先閲讀背面之注意1f項再媒寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7五、發明説明（4 ) 導镫基板上至少包含有記憶體控制電路之其他電路。 <實施例> 圚1係表示說明本發明之動態型RAM之重要部位概 略電路圊。在該圖中表示有，一對互補位元線B L、 /B L，及字線WL，及形成上述字線WL之選擇信號之 字驅動器WD，及在上述一方之互補位元線B L與字線W L之交點所設之動態型記憶體單元MC，及上述互補位元 線（互補資料線對）BL、/BL所設之檢測放大器SA ，及形成相關之檢測放大器S A之動作電壓之第1電壓發 生電路VSGG，及第2電壓發生電路VDLG。 上述字驅動器WD，係將電源锾壓（第2電壓） VCC及電路之接地電位（第1電壓）VSS作爲動作電 壓，接受未圖示之解碼器输出，形成像電源電壓VCC這 樣的選擇位準或像電路之接地電位V S S這樣的非選擇位 準，傳送到上述字線。相對於此，讀出放大器S A之動作 電壓，並不是像上述這樣的電源電壓VCC及VSS 係使用對於電源電壓VCC，下降相當於構成上述動態型 記憶體單元之地址選擇用MO S F E TQm之臨界値電壓 之電壓V D L，及使用對於電路之接地電位，雖沒有特別 限制但是提高相當於上述MO S F E TQm之臨界値氰應 之電壓V S G。 第1電壓發生電路V S GG，接受從半導镫晶片的外 部所給予之接地電位（第1電壓）VSS及從半導髏晶片 -----------^------、玎------0 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210乂297公釐）_ 經濟部中央標準局貞工消費合作社印装 318932 A7 _B7_______ 五、發明説明（5 ) 的外部所給予的電源電壓（第2電壓）VCC，而形成內 部電壓（第3電壓）VSG，將上述內部竜壓（第 )VSG，输出到第1共通源線（第1電壓配線）CSN 上。 第2電壓發生電路VDLG，接受從半導體晶片的外 部所給予之接地電位（第1電壓）VSS及從半導體晶片 的外部給予之電源電壓（第2電壓）VCC，形成內部電 壓（第4電壓），VDL，將上述內部電壓（第4電位） VDL输出到第2共通源線（第2電壓配線）CSP° 圖2係表示說明本發明之動態型R AM之動作波形圇 。在該圇中，採取動作波形之形態，但是，實質上係表示 以字驅動器爲代表之周邊電路之動作電壓，及讀出放大器 S A之動作電壓之電位關係。雖然並沒有特別地限制，但 是，上述周邊電路之動作電壓VCC，被作成3 . 3V之 電壓。相對於此，讀出放大器SA之高位準側之動作電壓 VDL，係被作成比上述電源電壓VCC ( 3 . 3V)低 對應地址選擇用MOS F ETQm之臨界値電壓而設定之 0 . 65V之2 . 6 5V。電路之接地電位VSS爲0V ，上述讀出放大器S A之低位準側之動作鬣壓V S G，係 被作成比上述電路之接地電位VS S ( 0 V )只高 0.65V 之 0.65V。 藉由上述之電壓設定，對於字線WL之非選擇位準（ = 0V〉及選擇位準（=3 _ 3V)，由讀出放大器SA 之擴大動作所產生之給予互補位元線B L及/B L放大信 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐）_ a _ 訂 線 (請先聞讀背面之注意事項再硪寫本页) 經濟部中央標準局貝工消費合作社印製 A7 __B7 五、發明説明（6 ) 號之高位準，係成對應上述電壓VDL之2 · 65V,給 予互補位元線B L及/B L之低位準，係成爲對應上述電 壓VSG之0 . 6 5V。所以，在互補位元線Bl及 /B L之間，藉由讀出放大器SA之擴大動作，而成爲具 有2 V之電壓差。即，本發明之動態型RAM，即使是被 上述之3 . 3V的電源電壓（VCC)所動作，在互補位 元線B L及/B L間之竃壓，係如上述這樣，高位準及低 位準分別具有〇 . 6 5V之偏移（offset)，被限制於上 述這樣的2V之信號振幅。 圇3係表示說明上述動態型記憶體單元之各電極的電 位關係之電路圚。地址選擇用MOS F ETQm之閘極， 係連接於字線WL °連接於該字線WL之閘極電壓，係成 爲對應於選擇位準之3.3V及對應非選擇位準之0V。 相對於此，在地址選擇用MO S F ETQm的一對的源極 夂漏極之中，連接於位元線B L之一方的源極、漏極之電 位，係成爲對應於電壓VSG之0 . 65V之低位準，及 對應電壓VDL之2 . 6 5V之高位準。上述之地址選釋 用MOSFETQm，係與周邊電路之N頻道型 MOSFET相同，使用如上述0 . 6 5V這樣的被低臨 界値電壓化者。藉此，可使控制構成記憶單元之地址選擇 用MOS FETQm及周邊電路N通道型MOS FET之 通道領域之不純物濃度之離子打入工程共通化。 上述地址選擇用MO S F ETQm之另一方的源極、 漏極，係連接於資訊記憶用電容器C s之蓄稹節點S N， 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210X297公釐） - fΐτ.^. (請先閲讀背面之注意事項再蜞寫本頁) 經濟部中央梯準局員工消費合作杜印製 A7 _ B7 五、發明説明（7 ) 該蓄稹節點S N之電位，是位元線B L所寫入之電壓 VSG所對應之0 . 6 5V之低位準，或電壓VDL所對 應之2.65V之高位準之中的1個。上述電容器Cs之 另一方的電極，係與其它的電容器C s被共通化，被施加 屛極電壓V P L。該屛極電壓VP L，雖然沒有特別限制 ，但是，係作成如後述之預充電電壓所對應之1 . 6 5 V 之中點電壓。 上述地址選用MOS FETQm之字線WL所連接之 閘極，及另一方之源極、漏極（蓄稹節點SN側）之電壓 VG S，以字線WL爲Ο V之非選擇位準，在蓄積節點 SN維持在低位準（0 . 6 5V)之狀態時，被施加 —0 . 6 5V之逆偏壓電壓。而上述地址選擇用 MOS FETQm之字線WL所連接之閘極，及一方之源 極、漏極（位元線BL側）之電壓VGS，也被施加相同 之逆偏壓電壓。因此，在地址選用MOS FETQm之基 板閘極（通道），可以成爲電路之接地電位VSS( =0 V )，而不是如習知這樣的成爲負的反偏壓。而且^ 字線的非選擇位準，係如上所述，對於地址選擇用 MOS FETQm之源極電位，沒有偏移，所以藉由選擇 字線間之容量耦合即使對於非選擇字線的浮起，也可以防 止連接於該非選擇字線之地址選用MO S F E TQm之漏 電流之增大，其結果，使資訊記億用電容器C s之資訊保 持時間變長。 像這樣將電路的接地電位VSS (GND)施加於地 本紙張尺度適用中國囷家標準（〇奶）八4規格（210父297公釐）· 1〇 . . 嚷 訂 線 (請先閲讀背面之注意事項再磺寫本頁) 318932 A7 B7 五、發明説明（8 ) 址選擇用MO S F ETQm之基板閘極時，可以省略習知 之動態型R A Μ所搭載之基板反偏壓電壓發生電路。一般 而言，基板反偏壓電壓發生電路，爲了使利用低消費電力 ，而在基板偏壓電壓於記憶體存取時及非存取時都不變動 ，所以係由使其具有適合非存取時之漏電流之電流供給能 力之基板電壓發生電路，及使其具有在記憶髖存取時會發 生比較大的基板電流所對應之比較大的電流供給能力之基 板反偏壓電壓發生電路所構成。本發明之動態型RAM， 由於可以省略這樣的基板電壓發生電路。所以，可以提高 該分電路之簡單化，而且，可以減低消費電流。 上述地址選擇用MOSFETQm之臨界値電壓爲 0 . 6 5 V 〇 上述地址選擇用MOS F ETQm之字線WL所連接 之閘極，在作爲選擇位準被供給3.3V，作爲非選位準 被供給0 V。 位元線BL，作爲高位準時被供給2 . 6 5V，低位 準時，被供給0 . 6 5V。所以，字線WL爲3 . 3VM 選擇位準），位元線（資料線）BL，被供給2 . 6 5V (高位準）時，蓄積節點（地址選擇用MOSFETQm 及記憶電容器C s之一部份之電極之中的一方之連接點） SN之髦位爲2 . 6 5V。 又，字線WL爲3 · 3V (選擇位準），位元線BL 被供給0 . 6 5V (低位準）時，蓄稹節點SN之電位爲 〇. 65V。也就是說，蓄積節點SN之電位，係位元線 本紙張尺度適用中國國家梯準（CNS > A4規格（2丨0X297公釐}.. _ π - --------:--1------、玎------i (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 經濟部中央標準局員工消费合作社印裝 A7 ____B7_____ 五、發明説明（9 ) BL之電位原封不動地被供給。更者.,，即當2 . 6 5V ( 高位準）被供給副位元線時，蓄積節點S N之甯位，由於 M〇 S F ETQm之臨界値電壓，會比位元線之電位小， 如上述這樣，驅動字線WL之字驅動器之動作電壓，係可 使用電源電壓VCC。因此，習知之字驅動器之動作電壓 ，也用不到利用充電泵電路之昇壓電路。所以，本發明之 動態型RAM，可以省略這樣的提昇電路，因此，可以提 高該分電路之簡單化，而且可以減低消費電流。 圖4係表示說本發明之動態型R AM之元件構造剖面 圖。在該實施例中，以上述這樣的記憶體陣列部及周邊部 之元件構造爲代表，例示說明。記憶體單元之記憶電容器 ，係將第2層之多晶矽層SG作爲存儲節點（蓄稹節點） SN來使用，而與地址選擇用MOS FET之一方的源極 、漏極連接。雖然沒有特別的限制，但是上述第2層多晶 矽厝係爲葉片構造，隔著薄的閘極絕緣膜，第3層之多晶 矽層TG所構成之屛極電極所構成。地址選擇用 MOSFET之閘極，係由第1層多晶矽層FG所構成、 地址選擇用MO S F ET之另一方之源極 '漏極，係介於 上述第1層.多晶矽層FG、第2層之多晶矽層S &及第3 層多晶矽層TG，連接於第1層之鋁等之金屬配線層Μ 1 。利用該金屬配線厝Ml ，構成位元線（或資料線或數位 線）0 在周邊部形成2個的N通道型MOS F ET。第1層 之配線ifMl ，係利用接點LCNT，連接於 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ ^ - ------------.裝------ΐτ------^ (請先閲讀背面之注意事項再填寫本頁) S18982 A7 B7 五、發明説明（10 ) MOSFET之源極、漏極。上述第1層之配線層Ml及 第2層之配線層M2，係介由第1通孔而被連接，第2層 之配線層M2及第3層之配線層M3 ，係介由第1通孔而 被連接。利用第2層之配線層M2，將輸入信號供給至上 述M〇S FET之閘極電極時，如以上這樣，介由第1通 孔TH1，落在作爲僞的第1層之配線層Ml，介由該第 1層之配線層Ml及接點LCNT，連接於作爲閘極電極 之第1層多晶矽層FG。 供給输入信號之第3層之配線層M3，係介由第2通 孔TH2而連接於第2層之配線層M2。例如，當將输出 信號供給下一段之電路時，第1層之配線層Ml，係介由 第1通孔TH1 ，連接於作爲僞的第2層之配線層M2， 使該配線層M2介於其間，而經由第2通孔TH2，被導 引到第3層之配線層。 在本實施例這樣的元件構造中，P型基板P SUB ( 或N型基板上所形成之p型阱領域（PWELL))被供 給之偏壓電壓VBB，並不是負的反偏壓電壓，而是電跆 之接地電位0 V原封不動地被供給。但是，如上述這樣， 資訊記憶電容器之存儲節點S N所被給予之電壓的高位準 及低位準，被作成像VSG — VDL這樣的中間電位，而 地址選用MOS FET之閘極（FG )被連接之字線WL 之高位準及低位準，係與周邊電路之信號Si gna丨之高位準 及低位準相同地，被作成像VSS (=0V)—VCC道 樣的位準。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）_ j 3 _ ----------裝------1T------i (請先W讀背面之注意事項Η；填寫本頁) 經濟部中央橾準局負工消費合作社印製 經濟部中央揉準局員工消费合作社印製 A7 B7 五、發明説明（11 ) 雖未圖示，但是，供給到位元線之高位準及低位準， 也與上述相同地，被作成像v S G — VD L這樣的中間電 位，而傳達這樣的中間電壓之中之高位準信號VD L之地 址選擇用MOS FET，係當在ON狀態時，利用上述字 線WL之選擇位準之VCC，被供給只高出相當於臨界値 電壓大小之電壓，所以可以從位元線，對存儲節點S N， 能毫無位準損失地寫入。又，當字線WL爲VS S這樣的 非選擇位準時，上述位元線或存儲節點之電位爲低位準 V S G時，在上述閘極與源極之間以負偏壓之方式設偏移 ，而可以使偏移特性良好。 而，可以將上述這樣的動態型記憶體單元及構成該周 邊電路之MOS FET，形成於相同之半導體基板 P S U B或P型阱領域。這時，構成周邊電路之N頻道 MOS FET，由於並不是對該基板閘極供給電路之負的 反偏壓電壓，而是供給接地電位，所以，如上述電源電壓 V C C這樣的高位準，被施加於閘極，而如此可以使ON 狀態時之電導變大。即，由於成爲ON狀態時，藉由更爹 之動作電流，可以將容量性負載高速地放電，所以使動作 之高速化成爲可能。 圖5及圖6係表示應用本發明之動態型RAM之一實 施例之陣列設計圖。本實施例之動態型RAM，雖然沒有 特別限制，但是，係被作成具有約6 4 Μ位元之記憶容量 。圚5及圖6 ，係表示横長之晶片的左右各半之設計圖， 爲了使兩者的關係容易瞭解，上述橫長之晶片的中央部分 I 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210Χ297公釐）_ 14 經濟部中央標準局員工消費合作社印製 318932 Μ Β7___五、發明説明（12 ) 所設之Y救濟電路，於兩圖重複。 以2個記憶體面層爲中心，設有讀出放大器及输出入 線（SA&I/0)。地址分配，係上側U及下側L分配 有X地址之最上位位元/X 1 2及X 1 2。以上述這樣之 Y解碼器爲中心，被分爲各8個之2群之記憶體面層，係 分配有地址信號/X 1 1及X 1 1。在同圖中，X 1 1所 指定之下半部被省略。上述分爲2群之8個記憶體面層， 被分爲/XI 0及XI 0 ，各4個。在同圚中，下側的4 個記憶體面層所分配之地址10只表示大小。而在同一圖 中，雖然省略了，但是可知，以讀出放大器爲中心而分開 之各2個記憶體面層，分配有/X 9及X 9 ，以讀出放大 器爲中心所分開的記憶體面層，分配有/X 8及X 8。此 處，/(斜線）係對應表示低位準爲活動位準之邏輯記號 的上線。 晶片的縱方向（上下）所設之低解碼器XDEC及陣 列控制電路ARYCTRL及面層外輸出入線I/O，係 由上述圖1之字驅動器WD、解碼器X D及面層控制竜 MATCTR L及面層外之輸出入線所構成。在晶片的長 方向的中央部，設有地址側及I /0側之輸入緩衝器或輸 出緩衝器等之輸出入介面電路。 記憶髏面層上之箭頭，係表示地址的方向。即，更新 的順序，係在同圖中由上向下依序進行。同圖的前頭之方 向依序進行更新時，會有8 1 9 2循環，由於記億體存取 被限制，所以，例如同時選擇被地址XI 2、1 1及1 〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐ς _ " 裝 I —訂I I I I __線 (請先閲讀背面之注意事項声填寫本頁) A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明（13 ) 所指定之記憶體面層，同時對8記憶體面層進行更新，則 以1 0 2 4循環，即可將全部的更新完成。 欄方向之地址分配，係夾著Y救濟電路，將左側及右 側分配爲Y地址之最上位位元/Y1 2及Y1 2。以上述 之X解碼器X D E C等爲中心分爲左右之記憶體面層，分 配成地址信號/Y11及Y11。而，1個記憶體面層內 ，分配有/XI 0及XI 0。由於在記憶體面層內，4對 的位元線同時被選擇，所以最終地選擇其中的1個時，使 用Y 9及Y 8或最下位之2位元Y0及Y 1。藉此，即使 在Y方向，全體地對應X方向，約8 K之地址分配被進行 〇 圖7及圖8，係表示應用本發明的動態型RAM之一 實施例的概略方塊圖。圖7係表示記憶體陣列及其周邊選 擇電路：圖8係表示地址緩衝器或输出入緩衝器這樣的输 出入介面部及時序（timing)控制電路。 在圖7中，設有被2個記憶體面層MMAT 0及 MMAT1所夾著的讀出放大器SAO 1。即，讀出放矢 器SAO1，係被作成對於2個記億體面厝MMATO及 MMAT1，被選擇性地使用之共用讀出放大器。讀出放 大器S A 0 1之輸出入部，雖未圖示但是係設有選擇開關 ，而與記憶體面層MMAT 0或MMAT 1之互補位元線 (或稱爲互補賫料線或互補數位線）連接。 其他的記憶體面層MMAT 2、MMAT 3或 MMAT4、MMAT5 及MMAT6、MMAT7 也分 I 装 訂I 線 (請先閲讀背面之注意事項再瑣寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 31S9S2 A 7 ___ B7 五、發明説明（14) 別爲〜對，分別共通地設有讀出放大器SA2 3， SA4 5及SA6 7。由上述這樣的合計8個的記憶體面 層MMATO〜MMAT7及4個的讀出放大器SAO1 〜S A 6 7，構成1個記憶體陣列。對於該記憶體陣列， 設有Y解碼器YD。夾著Y解碼器YD，對稱地設有記憶 體陣列。該記憶體陣列在該圖中係被省略，但是係具有與 上述記憶體陣列相同之構成。 在各記憶體面層MMAT 0〜MMAT 7中，設有解 碼器XD0〜XD7。這些解碼器XDO〜XD7，係將 圖8之預解碼器電路XPD之輸出信號AX i解讀，形成 4根的字線選擇信號。設有藉由該解碼器XD 0〜XD 7 及下面要說明之面層控制電路MATCO1N〜 MATC 6 7 N之輸出信號而形成字線之選擇信號之字驅 動器MWD 0〜MWD 7。在這些字驅動器MWD 0〜 MWD 7，包含有對應字線之缺陷救濟之預備字線的字驅 動器。 經濟部中央標準局員工消费合作社印製 (請先閲讀背面之注意事項異寫本頁) 對應上述一對之記憶體面層MMAT 0、MMAT ，設有面層控制電路MATC Ο 1 N。對於其它的對之記 憶體面層MAT2、MAT3 〜MAT6、MAT7，也 設有同樣的面層控制電路MATC 2 3 N， MATC4 5N，MATC6 7N。面層控制電路 MATCO 1N〜MATC6 7N，接收面層選擇信號 MS i及讀出動作時序信號0SA及未圖示之下位2位元 之地址信號的解調信號ΦΧ，對於被選擇之記億體面厝之 本紙張尺度適用中國國家橾準（CNS )八4規格（210X297公釐）_ 17 · 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（15 ) 1個的面層控制電路中，輸出選擇4相的字線中的i根之 選擇信號。 其他，面層控制電路MATC 0 1 N〜 MATC 6 7 N，對應上述被選擇之記憶體面層，使對應 左右任何1個的記憶體面層之位元線選擇開關成爲ON狀 態，輸出使對應非選擇之記億髏面層之位元線選擇開關成 爲Ο F F狀態之選擇信號，或使讀出放大器的放大動作開 始之時序信號。以上述字驅動器MWD 0〜MWD 7爲基 準所看到時之字線的遠端側，也設有面層控制電路 MATCO 1N〜MATC6 7N。該遠端側之面層控制 電路MATCO 1N〜MATC6 7N，雖然沒有特別限 制，但是利用字線之重置電路而使下降高速，當字線到達 某一位準時，檢測該狀態，從字線的遠端側也驅動，而使 上昇或下降高速進行之機能予以設置。 在圖8中，時序控制電路TG，接受從外部端子所供 給之低地址選通脈衝信號/RAS、欄地址選通脈衝信號 /CAS、寫入可'能信號/ WE及輸出可能信號/ 0E4、 及3 . 3V之電源電壓VCC及0V之接地電位VSS， 判定動作模式，對應該結果，形成內部電路之動作所需之 各種時序信號，及上述內部電壓VD L及V S G。像這樣 的電壓VDL及VSG，係藉由電壓發生電路VG形成。 該電壓發生電路VG，係包含有上述VDLG及VSGG 。在同圖中，只將上述各電路之中之代表者予以表示。即 ，第1«壓發生電路VSGG，係結合於第1外部端子 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）_ 18 ----------f------ΐτ------.^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 3^S932 A7 ____B7_ 五 '發明説明（16 ) VCC及第2外部端子VSS，接收電源電壓VCC及接 地電位VSS，形成第3毽壓VSG。又，第2®壓發生 電路VDLG，係結合於第1外部端子VCC及第2外部 端子VCC，接受電源電壓VCC及接地電位VSS，形 成第4電壓VDL。 時序信號4 X L，係取入以時間序列被输入之低系地 址，而予以保持之信號，而被供給至低地址緩衝器RAB 。艮P，低地址緩衝器RAB，係藉由上述時序信號0XL ，取入由地址端子A 0〜A i所輸入之地址，而被保持於 閂鎖電路。時序信號4 Y L，係取入以時間序列所輸入之 欄系地址，而予以保持之信號，係被供給至欄地址緩衝器 CAB。即，欄地址緩衝器RAB，係藉由上述時序信號 0YL，取入從地址端子A0〜Ai所輸入之地址，而保 持於閂鎖電路。 信號Φ RE F，係在更新時所發生之信號，被供給至 低地址緩衝器之输入部所設之多路轉換器AMX，在更新 模式時切換成更新地址計數器電路R F C所形成之更新_ 地址信號而控制者。更新地址計數器電路R F C，係計算 時序控制電路TG所形成之更新用之步進脈衝0RC，生 成更新地址信號。在此實施例中，係使其具有自動更新及 被動更新。 序信號4X，係字線選擇時序信號，被供給至解碼 器，依據下位2位元之地址信號所解讀之信號，形成4種 字線選擇時序信號。時序信號4Y，係欄選擇時序信號， 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨ΟX 297公釐）_ j _ ' 装 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（17 ) 被供給至欄系預解碼器YPD，而選擇信號AY i X、 AYix、AYkx 被輸出。 時序信號4W，係指示寫入動作之控制信號，時序信 號0 R，係指示讀出動作之控制信號。這些時序信號0W 及0R，係被供給至輸出入電路I/O，在寫入動作時， 使輸出入電路I / 0所含之輸入緩衝器活潑化，使輸出緩 衝器成爲當輸出阻抗狀態。相對於此，在讀出動作時，使 上述輸出緩衝器活潑化，而使輸入緩衝器成爲輸出高.阻抗 狀態。 時序信號4MS，係指示面層選擇動作之信號，被供 給至低地址緩衝器RAB，與該時序同步，面層選擇信號 MS ί被輸出。時序信號4SA，係指示讀出放大器之動 作的信號。依據該時序信號4SA，除了形成讀出放大器 之活潑化脈衝之外，也被用在互補位元線之預充電終了動 作，或形成切離非選擇之記憶體面層之位元線之動作的控 制信號。 在此實施例中，低系之冗長電路XRDE，係包含有 記憶不良地址之記憶電路及地址比較電路。將被記憶之不 良地址與低地址緩衝器RAB所輸出之內部地址信號 BX i作比較，當不一致時，使信號XR成爲高位準，然 後使標準電路之預解碼器X D P之動作成爲有效。如果上 述被输入之內部地址信號BX i與被記憶之不良地址一致 時，禁止標準電路之不良字線之選擇動作，同時，输出選 擇1個預備字線之選擇信號。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ I , 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央揉準局貝工消费合作社印製 五 、發明説明（ 18 ) 1 I 與 上 述低 系 之 電 路 相 同 之 電 路 9 在棚 系 也 設 置 〇 欄 系 1 1 I 之 冗 長 電 路Y R D E > 也 同 樣 地 包 含 有記 憶 不 良 地 址 之 記 1 1 憶 電 路 9 及地 址 比 較 電 路 〇 將 被 記 億 之不 良 地 址 與 低 地 址 族 1 1 緩 衝 ，器 C A B 所 輸 出 之 內 部 地 址 信 號 BY i 作 比 較 9 當 不 先 閲 I | 讀 1 1 '—~- 致 時 9 使信 號 Y R 成 爲 高 位 準 > 然 後使檩準 電 路 動 作 有 背 面 1 1 效 ： 如 果 一致 時 > 禁 止 標 準 m 路 的 不 良位 元 線 之 選 擇 動 作 注 意 重 1 | 9 同 時 輸出 選 擇 預 備 的 位 元 線 之 選 擇信 號 〇 ψ 項 再 丨 1 圖 9 係表 示 說 明 本 發 明 之 動 態 型 R A Μ 的 其 它 的 實 施 寫 本 裝 1 例 之 重 要 部位 概 略 圖 0 在 該 圖 中 代 表地 表 示 有 — 對 的 互 頁 1 1 I 補 位 元 線 B L N / B L 及 字 線 W L 9 及形 成 上 述 字 線 W L 1 1 之 選 擇 信 號之 字 驅 動 器 J 及 設 於 上 述 -方 之 互 補 位 元 線 1 1 B L 與 字 線W L 之 交 點 的 動 態 型 記 憶 體面 層 9 及 上 述 互 補 訂 1 位 元 線 B L、 / B L 所 設 之 讀 出 放 大 器S A 9 及 形 成 該 讀 1 I 出 放 大 器 S A 之 動 作 電 壓 之 電 壓 發 生 電路 V D L G 及 1 1 V S G G 〇 1 1 線 如 本 實施 例 這 樣 9 同 時 地 利 用 半 導體 稹 體 m 路 上 所 形 1 成 之 第 1 電壓 發 生 電 路 U S G G 及 第 2電 壓 電 路 V D L 1 1 9 形 成 讀 出放 大 器 S A 之 動 作 電 壓 時 ，與 以 外 部 所 供 給 之 1 電 源 電 壓 V C C 及 電 路 之 接 地 壤 位 V S S 作 動 者 相 比 9 由 1 | 於 電 流 供 給能 力 之 限 制 ， 讀 出 放 大 器 S A 之 擴 大 動 作 會 變 1 | 遲 0 即 > 爲了 使 讀 出 放 大 器 S A 之 擴 大動 作 9 成 爲 與 習 知 1 1 | 這 樣 的 外 部電 源 來 的 € 流 供 給 相 同 者 ，必 須 將 構 成 上 述 電 1 1 I 壓 發 生 髦 路V D L 及 V S G G 之 Μ 0 S F E T 之 尺 寸 形 成 1 1 很 大 > 使 實效 之 電 路 規 模 變 的 很 大 這是 不 實 際 的 0 1 1 本紙張尺度適用中國國家標隼（CNS) A4規格（210X297公釐）· 21 _ 經濟部中央橾準局員工消費合作社印策 318932 A7 B7 五、發明説明（l9 ) 在此實施例中，讀出放大器s A，從擴大開始時起， 在該擴大位準到達上述第3電壓V S G及第4電壓V D L 之前的期間，係與習知之讀出放大器S A同樣地，介由p 通道型M0SFETQ3，將電源電壓（第2電壓） VCC供給至讀出放大器SA之第2公用源線CSP，介 由N通道型MOS FETQ 4，將電路之接地罨位（第1 電壓）VSS供給讀出放大器SA之第1共用源線CSN 。即，如圖10之動作波形圖所示，係使讀出放大器SA 之動作電壓成爲對於該擴大输出進行如V C C及V S S這 樣的過驅動之電壓。藉由這樣的過驅動，使記憶體單元之 電容器C s之蓄積電荷及位元線B L之預充電電荷之電荷 分散所形成之微小讀出電壓，以另一方之位元線/B L之 預充電電壓爲參照電壓而予以讀出時之擴大信號之上昇成 爲高速。 供給至上述MOS F ETQ 3及Q 4之閘極的時序信 號，係藉由過驅動脈衝發生電路ODPG所形成。該過驅 動脈衝發生電路ODPG，係接受讀出放大器之動作時谇 信號SALT，而與該上昇同步上昇，形成使其延遲之延 遲信號，取與它的邏輯，而發生被作成只在延遲時間的期 間成爲高位準之脈衝。該脈、衝，係被原封不動地供給至N 通道型MOS FETQ 4之閘極，介由反相電路I V 2被 反轉，然後供給至上述P通道型MOS FETQ 3之閘極 。上述時序信號SALT，係供給至N通道型 M0SFETQ2之閘極，通過這樣的M0SFETQ2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 22 - 1.1 I I I I I I 裝 I I I I I II 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印装 A7 _____B7_' 五、發明説明（2〇) ，上述內部電壓VSG被傳到上述第1共同源線CSN。 上述時序信號SALT，係被反相電路I V 1反轉，然後 供給至P通道型MO S F E TQ 1之閘極，通過這樣的 M0SFETQ1 ，使上述內部電壓（第4電壓）VDL 被傳到上述第2共通源線C P S。 圖11係表示上述過驅動脈衝發生電路之一實施例的 電路圖。在此實施例中，與使讀出放大器活潑化之時序信 號S A L T之上昇同步上昇，利用其延遲信號控制其下降 ，而發生過驅動脈衝OD P。因此，延遲電路雖然被使用 ，但是，該延遲電路，只要對上述時序信號SALT之上 昇，形成延遲信號即可。此處，多段的延遲電路之中，介 由與非（NAND )閘電路G 1而被反轉之輸入信號被供 給之單位電路，對於從高位準下降至低位準而形成延遲信 號時，雖然沒有特別限制，但是，係使其形成4個P通道 型MO S F ET串聯連接而被限制之電流。相對於此，.應 答從低位準上昇至高位準而形成低位準之输出信號之N通 道型MOS FET，由於不需要延遲動作，所以係由1捆 N通道型MOS FET所構成。 像這樣，以上述初段電路作開始，在奇數段之單位電 路，複數的P通道型MOS FET被作成串聯形態，在偶 數段之單位電路，複數的N通道型MOS FET被作成串 聯形態。又，雖然沒有特別限制，但是，爲了使其負載容 量變大，作爲容置元件而作用之MOSFET，係分別連 接於次段單位電路之轉入部。藉由這種情況，利用少數之 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-23 - I. 1 裝 i 線 (請先閲讀背面之注意事項再瑣寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明（2i) 電路元件，而可以獲得所希望之延遲信號。在此實施例中 ，使上述之單位電路成爲縱列形態，形成第1延遲電路 DL1、第2延遲電路及第3延遲電路。 上述第1延遲電路DL1，係被用作爲過程分佈偏差 之調整用。即，由金靥層M2所構成之保險絲（FUSE )在沒有被切換之狀態下，通過反相電路I V 1及I V 2 ，對上述與非閘電路G 1，供給高位準之控制信號，而這 種與非閘電路G 1 ，係作爲反相器電路而發揮其功能，使 上述時序信號S A L T反轉，然後供給至上述單位延遲電 路。這時，藉由反相器電路I V 1之輸出信號的低位準， 與非閘電路G2 ，係與上述時序信號SALT無關地，使 輸出信號成爲高位準。所以，在這種狀態時，上述時序信 號SALT，通過上述延遲電路DL1、DL2及DL3 而被輸出。 在由金靥層M2所構成之保險絲（FUS E )被切斷 之狀態下，藉由未圚示之高電阻之電阻等，使反相電路 I V 1之輸入位準成爲低位準。所以，上述反相電路 > I V 1之输出信號成爲高位準，使與非閘霄路G 2作爲反 相電路而作動。藉此，將時序信號S A LT，通過上述第 1延遲電路DL 1 ，而供給到第2延遲電路。這時，藉由 反相器電路I V 2之输出信號之低位準，與非閘電路G 1 ，係與上述時序信號SALT無關係地，使输出信號成爲 高位準。所以，在這種狀態時，上述時序信號S A LT， 通過上述延遲電路DL 2及DL 3，而被输出。 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）_ _ — 一 装 訂 線 (請先閲讀背面之注意事項再¾寫本頁) 經濟部中央標準局員工消费合作社印製 A7 ______B7_五、發明説明（22 ) 即，藉由過程之分佈偏差，上述讀出放大器S A之输 出信號，係如上述這樣，即使到達VD L及V S G，上述 延遲電路DL 1、DL 2及DL 3所形成之延遲時間太長 ，而使位元線B L及/B L之電位，變大到所不期時，上 述保險絲F U S E被切斷，調整到對應上述延遲電路 DL 2及DL 3之短脈衝，而可以避免上述這樣的不方便 處0 上述與非閘電路G 4，係與時序信號S A LT之高位 準之上昇同步，而將反相電路I V 3之輸出信號變化成低 位準，所以，形成上昇到高位準之過驅動脈衝ODP。上 述時序信號S A LT之高位準上昇被延遲，當延遲電路 D L 3之輸出信號上昇到高位準時，非或（NOR )閘電 路G 4 ，係使上述脈衝ODP從高位準變化成低位準。像 這樣，而使只有在延遲電路之延遲時間被作成高位準之過 驅動脈衝ODP被形成。 爲了形成上述延遲信號而被串聯連接之P通道型 MOS FET及N通道型MOS FET，係分別具有最补 的通道長L g，藉由其多段重叠，而可以將上述過驅動脈 衝之脈衝寬度配合記憶體陣列之V C C依存性及過程依存 性。 雖然沒有特別限制，但是，構成延遲電路之單位電路 之中，電源《壓VCT及VST，在動態型RAM於準備 時將電源電壓V C C及電路之接地電位V S S分別供給之 電源MOS F ET成爲OF F狀態，而這種電源線，係被 I ^ 裝 訂 線 (請先閲讀背面之注意事項再磺寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 經濟部中央棣準局員工消費合作社印製 318932 A7 __B7_ 五、發明説明（23 ) 作成浮動狀態。藉由這樣之狀態，而可以抑制延遲電路之 消費電流。像這樣的準備狀態，過驅動脈衝發生電路之動 作也被停止。即，即使是準備狀態，因爲更新動作，所以 讀出放大器周期地作動，但是這時，由於不需要像讀出動 作時這樣高速形成擴大信號，所以對於更新消費電流之削 減也有效。 圖12係表示本發明之動態型RAM之記憶體陣列部 的其他之實施例之重要部位之電路圖。在該圇中，表示出 作爲代表之1根的字線，及1對互補位元線B L、/ B L ，及與此相關連之讀出放大器及預充電電路，及讀出系電 路及寫入系電路等。 動態型記憶體單元（Memory Cell)，係與上述相同 地由地址選擇用Μ 0 S F E T Q m及資訊記憶用電容器 C s所構成。地址選擇用MOS F ETQm之閘，係連接 於字線WI；，而該MOS FETQm之一方的源極、漏極 ，係連接於位元線BL。另一方之源極、漏極，係連接於 資訊記憶電容器C s之存儲節點。資訊記憶用電容C s之 另一方之電極，被共通化，而被供給至屛電壓。 上述位元線B L及/B L，係被平行配置成如該圖所 示，爲了取位元線之容置平衡等，配合需要，適當地使其 交差。像這樣的互補位元線BL及/BL，係藉由開關 MOS F ETQ 1及Q 2與讀出放大器之输出入節點連接 。讀出放大器，係由將閘極與漏極交差連接而作成閂鎖狀 態之N通道型M0SFETQ5、Q6及P通道型 本紙張尺度逍用中國國家標準（CNS )八4規格（210 X297公釐）_ % - 一 „ 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 318932 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明（24 ) M0SFETQ7、Q8所構成。N通道型 MOS F ETQ 5及Q 6的源極，係連接於共同源線 CSN。P通道型M0SFETQ7及Q8之源極，係連 接於共同源線CSP。共同源線CSP處，同圖中雖然省 略，但是係設有P通道型MO S F ET之動力開關 MOS FET，由電壓發生電路VDLG所形成之內部電 壓VDL被供給。對應N通道型MOSFETQ 5及Q 6 之共同源線C S N，也設有未圖示之N通道型 MOSFET，由電壓發生電路VSCG所形成之內部電 壓V G S被供給。 上述讀出放大器S A之输出節點，係設有使互補位元 線短路之M0SFETQ11，及將半預充電電壓VCC /2供給互補位元線之開關M0SFETQ9及Ql1所 構成之預充電電路。這些M0SFETQ9〜Ql1之閘 極，共通地被供給預充電信號。上述讀出放大器S A之共 同源線CSP及CSN，也沒有使這些共同源線CSP與 CSN短路之M0SFETQ2 7，及供給半預充電電迤 HVC (VCC/2 )之開關 M0SFETQ2 5 及 Q2 6所構成之預充電電路。這些M0SFETQ2 5〜 Q2 7之閘極，係共通地被供給預充電信號CSPC。 在此實施例中，爲了使讀出動作高速化，設有擴大電 路。擴大鼇路，係由接受上述讀出放大器S A之输出入節 點之電位的差動放大M0SFETQ1 2與Q1 3，及設 於這些的共通源極而形成動作電流之M0SFETQ14 I ^ 裝 訂 線 (請先閲讀背面之注意事項再瑣寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 經濟部中央標準局貝工消費合作社印裝 A7 _B7 _ 五、發明説明（25) 所構成。該M0SFETQ1 4，係在源極及閘極，接受 時序信號RS及欄選擇信號YS，而使上述差動擴大 M0SFETQ1 2及Q1 3之動作成爲有效。這些擴大 M0SFETQ1 2及Q1 3之漏極，係連接於讀出用之 輸出入線R I 0。在該讀出用之輸出線R I 〇，設有由 M0SFETQ1 9〜Q2 1所構成之預充電電路，電源 電壓V C C被預充電，藉由上述差動擴大MO S F ET之 擴大動作，一方被拉至低位準，像這樣的擴大信號被傳到 主放大器（Main Amp)。 藉由這樣的擴大竃路之插入，在讀出放大器S A之擴 大信號成爲上述這樣的高位準（VDL)及低位準（ V S G )之前，使Y系之選擇動作先進行，而使上述擴大 電路活潑化，而可以將讀出信號傳到主擴大器，所以可達 成讀出時間之高速化。 對應於像上述這樣地讀出用之输出入線RI0被設置 ，而設有寫入用之输出入線W I 0。爲了使該輸出入線 W I 0所俥來之寫入信號的高位準與低位準，配合上述> VDL及VSG，所以共用上述電壓發生電路VDLG及 VSGG。即，在寫入用之輸出入線WI 0，也設有由 M0SFETQ2 2〜Q2 4所構成之與上述相同之預充 電電路，通過寫入緩衝器（write buffer)，使像上述 V D L及V S G這樣的寫入信號被俥送。 寫入信號WEBO爲高位準，而WEB 1爲低位準， 則M0SFETQ2 8及Q3 0成爲ON狀態，而對應於 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐28 - ! I I ^ 裝 I 訂 線 (請先閲讀背面之注意事項再填寫本頁) ^18932 A7 B7 經濟部中央棣準局貝工消費合作衽印製 五、發明説明（，邡） 此’將寫入信號傳送至输出入線w I 0。寫入信號 WEB 0爲低位準，而WEB 1爲高位準，則 M0SFETQ2 9及Q3 1成爲ON狀態，而對應於此 ，將與上述相反之寫入信號傳送至輸出入線w I 0。 M0SFETQ1 5及Q1 6，係欄選擇開關，被上述選 擇信號進行開關控制。與以成串聯狀態而設之 M0SFETQ1 7及Q1 8，係被寫入脈衝WP進行開 關控制，在這期間，將傳至上述寫入用之輸出入線w I 0 之VD L及V S G這樣的寫入信號，傳送到上述讀出放大 器S A之输出入節點。 MOSFETQ1與Q2及Q3與Q4 ，係共用開關 MOS FET，對於像這樣的讀出放大器SA及輸出入電 路，選擇左右所設之記憶體面層中的一個。當左側之記憶 體面層被選擇時，藉由信號SHL，使M0SFETQ1 及Q 2維持在ON狀態，信號SHR被作成低位準，進行 右側之記億體面曆的位元線之切離。當右側之記憶體面層 被選擇時，藉由信號SHR，維持M0SFETQ3及a Q 4在ON狀態，而信號S HL被作成低位準，而左側之 記億髏面層之位元線之切離被進行。在記憶體存取終了之 預充電期間，上述信號SHL及SHR都成爲高位準，進 行兩方之位元線之預充電。上述信號S H L及S HR之高 位準，並不是習知之動態型RAM這樣的被昇壓之高位準 ，係可以與上述字線WL同樣地使用像上述電源電壓 V C C這樣的高位準。 ----------裝— (請先閲讀背面之注意事項再矽為本頁) 訂 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐）_ 318932 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（27) 圖1 3 (A)及（B)，係表示說明上述圖1 2之實 施例電路的動作之波形圖。圖1 3 ( A )係說明對應上述 寫入用之输出入線WI 0之寫入動作之波形圇：圖1 3 ( B)，係說明對應上述讀出用之输出入線R10之寫入動 作之波形圖。 在圚B中，以與低地址選通脈衝信號RAS之下昇同 步，進行地址信號address之取入。低系之選擇動作被進 行，字線係從電路之接地電位V S S這樣的低位準起，上 昇到電源電壓V C C這樣的高位準。藉由設字線之上昇， 在位元線BL與/BL之一方中（同圇係BL)，使作對 應被選擇之記憶體單元之資訊電荷之微小變化。對應上述 過驅動脈衝，進行讀出放大器之動作，而擴大位元線B L 及/B L之電位差。雖然沒有特別限制，與上述過驅動脈 衝之下降大略同步，使欄選擇信號Y S被作成選擇位準， 在讀出用之輸出入線R I 0出現讀出信號。該信·號主放大 器所擴大，在位元線B L及/B L之電位到達上述VD L 及V S G之大略同時期，主放大器之輸出信號MA0UC 確定而被输出。 ffll4 (A)及圖14 (B)，係表示上述電壓發生 電路VSGG之一實施例之電路圇。圖14 (A)係表示 機能的電路圖，圚14 (B)係表示具體的電路圖◊如圚 1 4 (A)所示，上述電壓發生電路VSG，係規定低位 準側之位準者，所以，可以利用電壓比較甯路〇 P A控制 而簡單地形成。即，藉由電壓比較電路0ΡΑ，比較输出 ! ^ 裝— I I I II I I 線 (請先閲讀背面之注意事項再楨寫本頁) 本紙張尺度適用中國國家橾準（CNS)A4规格（2丨〇><297公釐L 30 - 經濟部中央標準局員Η消費合作杜印製 A7 B7五、發明説明（28 ) 電壓VSG與基準電壓Vr e f ，當VSG>Vr e f時 ，使MOS FETQ 1成爲ON狀態，接通電流，當 VSGSVr e f 時，使M0SFETQ1 成爲 OFF 狀 態。在上述讀出放大器之動作中，要形成低位準，係使上 述位元線之預充電電壓，放電到上述v S G之動作，所以 只要進行作爲上述電源電路之放電用MO S F E T之控制 即可。 圖14 (B)係表示上述電壓比較電路OPA之具體 電路。該電路係對差動狀態之P通道型MOS FETQ 3 及Q2之閘極，供給上述電壓Vr e f及電壓VSG，在 這些差動MOS FETQ 2及Q 3之漏極側，設置作爲負 載電路之電流鏡形態之N通道型MO S F ETQ 4及Q 5 ，形成擴大信號，而進行上述MOS FETQ 1之控制者 0 形成對應電源電壓側之電壓VDL之電路，也可以利 用上述之類似電路構成。即，將上述N通道型 MOSFET，置換成P通道型MOSFET，而只要供 給與其對應之基準電壓V r e f即可。即，對應上述低位 準側之內部電Μ發生竄路VSGG之基準電壓Vr e f ， 被作成0 . 6 5V，而對應高位準側之內部電壓發生電路 VDLG之基準電壓Vr e f ，只要作成2 · 6 5V即可 。這時的2 .65V，並不是以VSS爲基準形成者，而 是將電源電壓VCC只作0 . 6 5V之位準移位而形成時 ，隨著電源電壓VCC之變化而變化，可以使動作空間變 --------—--------.IT------0 (請先閲讀背面之注意事項再磺寫本頁) 本紙張尺度逋用中國國家橾準（CNS ) Α4規格（210Χ297公釐）_ 318932 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（29 )大0 圖15係表示本發明之半導體積體電路裝置之一實施 例之元件構造剖面圖°在此實施例中’半導體基板被作成 P型基板P SUB，構成記憶體陣列及其周邊電路之N通 道型M〇S FET，並不是在上述P型基板上直接形成者 ，而是在P型基板上所形成之P型阱領域PWE L L上形 成。P通道型MO S F ET，係在上述P型基板上所形成 之N型阱領域NWE L L上形成。在周邊電路所產生之少 數載體，到達記憶體陣列被形成之半導體領域，然後到達 記憶體單元之存儲節點，而不會失去資訊電荷之方式，設 有吸收該少數載體之保護環。 在構成記憶體陣列之N通道型MO S F E T被形成之 第1 P阱領域PWELL，被供給接地電位VSS。 雖然沒有特別限制，構成周邊電路之N通道 MOSFET被形成之第2P阱領域PWELL，例如被 供給上述接地電位VSS。 在此實施例中，如上述這樣，係被供給與構成動態型 R AM或R 0M或邏輯電路之半導體積體電路相同之電路 的接地電位VS S。因此，本發明之動態型RAM，與微 處理器這樣的控制電路之整合性會變好。 圇16 (A)、圖16 (B)及圖16 (C)，係說 明本發明之半導體稹體電路之一實施例之製造工程之重要 部位剖面圓。在圖1 6 (A)至圖1 6 (C)中，有關於 P通道型阱領域之記憶被省略。圚1 6 (A)〜圖1 6 ( 装 訂 線 (請先閲讀背面之注意事項再梦寫本頁) 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐）_ 32 經濟部中央標準局員工消费合作社印製 A7 __ B7_ 五、發明説明（3〇) C )，係代表性地例示記憶髖陣列（Memory Array)部之 N通道型MOS FET，及周邊電路（Peripheral)部之 N通道型MOSFET。在圖16 (A)，除了元件形成 領域，形成有場絕緣膜，以此爲軍覆，進行設定通道領域 之不純物濃度之離子注入。在該實施例之半導體稹體電路 ，將記憶體陣列部與周邊電路部，以同一工程實施。這些 N通道型M〇S FET，係藉由上述離子注入，被作成如 上述這樣具有0 . 6 5V左右之低臨界値髦壓。 圖16 (B)係進行第1層之多晶矽層FG、FG蓋 、邊阱（sideiall)之形成。圖16 (C)，係實施爲

了要高耐壓化等而形成低濃度η —之源極、漏極之離子注 入（ΝΜ ·注入）。在該實施例中，由於像上述這樣的記 憶體陣列部及周邊電路部及動態型R AM之同一半導體稹 體電路上所形成之其它的電路塊之N通道型MOS FET ，也可以用同樣之工程形成，所以製造過程之簡化爲可能 0 圖 17 (A)、圖 17 (B)、圇 17 (C)、圇4 17 (D)及圖17 (E)，係說明本發明之半導體稹體 電路之其它的一實施例之製造工程的重要部位剖面圖。在 圖17 (A)至圚17 (E)中，省略了P通道型阱領域 之記載。在圖17 (A)至圖17 (E)中，與上述同樣 地代表性地例示記憶體陣列（Memory Array)部之N通道 型MOSFET及周邊電路（Peripheral)部之N通道型 MOSFET。圖17 (A)之工程至圖17 (C)之工 本紙張尺度適用中國國家樣準（CNS)A4规格（210X297公釐)_ 33 _ 嚷 訂 線 (請先閲讀背面之注意事項再>寫本頁) 318932 A? B7 經濟部中央揉準局貝工消費合作社印氧 五、發明説明（31 ) 程，除了一部份之外，都係與上述同樣者。即，圖17 ( A )除了元件形成領域之外，係形成有場絕緣膜，以此爲 罩覆，進行設定通道領域之不純物澳度之離子注入。在此 實施例之半導體稹體電路中，係以同一工程，實施記憶體 陣列部及周邊電路部。這些N通道型MOSFET，係藉 由上述離子注入，被作成如上述這樣具有0 . 6 5V左右 之低臨界値電壓。 圇1 7 (B)係進行第1層之多晶矽層FG、FG蓋 之形成。圖17 (C)係爲了高耐壓化等，實設形成低濃 度η—之源極、漏極之離子注入（NM·注入）。圖17 (D )係在問電極部形成邊牆（side-wall)。圖1 7 ( E)，在上述閘極側，實施以上述邊牆爲罩褢，形成爲了 形成漏極領域之高濃度之η +的源極、漏極之離子注入（ Ν Η ·注入）。在該實施例，如上述這樣，記憶體陣列部 及周邊電路部及動態型R AM及同一半導體積體電路上所 形成之其他的電路方塊所構成之N通道型MO S F E 丁， 也可以用與上述相同之工程形成，所以，可與上述同樣地 將製造過程簡化。 圇1 8係表示應用本發明之微電腦MC (數位處理裝 置）之一實施例之方塊構成圖。該實施例之微電腦MC， 係以存儲程序方式之中央處理裝置C PU作爲其基本構成 。中央處理裝置C PU，係結合有時鐘發生電路C PG及 中斷控制器I NTC，同時，被結合有內部匯流排 I BUS及周邊匯流排PBUS。其中，在時鐘發生Μ路 ----------1-------.訂------^ (請先W讀背面之注意事項再J#寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ μ 經濟部中央標準局負工消费合作社印製 A7 B7 五、發明説明（32 ) CPG，介由1對之外部端子，結合具有一定之固定振動 數之水晶振盪子XTAL，內部匯流排I BUS結合有 ROM、RAM、DMA控制器DMAC及匯流排狀態控 制器BSC。又，在周邊匯流排PBUS，結合有上述 DMA控制器DMAC及匯流排狀態控制器BSC，同時 ，類比•數位變換電路A/D、計時器電路T I Μ及串列 連絡介面S C I。 本實施例之微電腦MC，係具備有輸出入埠I ΟΡ。 該输出入埠I 0Ρ，係裝設於汽車上時，在其中一方上， 連結著DMA控制器DMA.C、匯流排狀態控制器B S C 、類比•數位變換電路A/D、計時器電路T I Μ及串列 連絡介面SCI;而另一方，結合著檢測用輸入端子、制 動器用輸出端子、串列埠用輸出入端子及外部匯流排用輸 出入端子。當微電腦MC係處於RAM寫入監視狀態時， 在檢測用输入端子，如後面所述，結合著例如測量引擎水 溫或空氣流置等之各種察覺器。又，制動器用输出端子， 係結合著調整燃料噴射量之控制裝置，在串列埠用输出认 端子處，結合一定之監視工具。 時鐘發生電路CPG，係生成配合水晶振盪子 XTAL之固有振動數之頻率的時鐘信號，供給至以中央 處理裝置C PU爲中心之微電腦MC之各部。又，中央處 理裝置CPU，係依據時鐘發生電路CPU所供給之時鐘 信號，作同步動作，依據R 0M所存儲之控制程式，進行 步驟動作，實行一定之邏輯演算處理，同時，控制、統括 本紙浪尺度適用中國國家梯準（CNS)A4規格（ 210X297公釐）_ & _ I 一 裝 訂 線 (請先閲讀背面之注意事項再楨寫本頁) 經濟部中央標準局貝工消費合作社印製 3ί893δ Α7 _Β7_五、發明説明（33 ) 微電腦MC之各部之動作。更者，ROM係由軍覆ROM 或快閃記憶體等所構成，存儲中央處理裝置C P U的動作 所需之控制程式或固定資料等。又，RAM係由包含動態 型RAM之高速可改寫之記憶體所構成，暫時存儲中央處 理裝置C P U之演算結果或外部察覺器所输入之察覺器資 料等。中斷控制器INTC，係接收從微電腦MC的各部 所輸出之中斷要求，依照事先所設定之優先順序予以處理 ，然後傅達至中央處理裝置。 DMA控制器DMA C，係不經由中央處理裝置 C PU而支援例如內藏RAM與微電腦MC的外部所結合 之記憶體之間的資料授受，匯流排狀態控制器B S C，係 支援外部匯流排所結合之記憶體等之存取。又，類比數位 變換電路A/D，係將從外部的各種察覺器所输入之類比 信號，變換成一定位元之數位信號，串列連絡介面S C I ，係支援對外部所結合之調步同步式或時鐘同步式之串列 輸出入裝置之資料授受。更者，計時器電路T I Μ，係依 據時鐘信號進行時間計時，例如將驅動外部之制動器所兜 之控制脈衝，以一定之時序條件選擇性地生成。 本發明之動態型RAM，係與除此以外之上述這樣的 各電路方塊相同地，不需要基板反偏壓，對基板供給電路 之接地電位V S S。因此，與構成上述這樣的中央處理裝 置C PU等之其他的電路之整合性良好，可以很簡單地搭 載於這些電路，由於與上述基板反偏壓之關係，在同半導 體稹髏電路上形成是不利的道樣的限制沒有了，所以可以 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 36 — I ^ 装 線 (請先閲讀背面之注意事項再*/寫本頁) 318932 A7 B7 五、發明説明（34 ) 使動態型RAM之用途擴大。 <發明之效果> (1 )對於m源電壓，形成具有與動態型記憶髄單元 之地址選用MO S F E T之臨界値電壓大略相同之差的第 1內部電壓，將其作爲高位準側之動作電壓而供給至讀出 放大器。對於m路之接地電壓，形成具有一定的差之第2 內部髦壓，作爲讀出放大器之低位準側之動作電壓而予以 供給。對應第1內部電壓之高位準及對應第2內部電壓之 低位準之寫入信號，於寫入放大器形成，傳送至動態型記 憶體單元所連接之互補資料線。對於動態型記憶體單元所 連接之字線，以電源電壓的高位準作爲選擇位準，而以電 路之接地電位這樣的低位準作爲非選擇位準而予以供給。 此構成可省略形成基板反偏壓電壓發生電路或字線之選擇 位準之昇壓電路，而可以使電路簡單化及低消費電力化。 (2)依據上述（1)，由於基板反偏壓電壓不被給 予，所以使周邊電路之高速化成爲可能，同時，爲了得''到 同等之性能，不需要使阱成爲3重構造，所以，也可以獲 得使製造過程簡單化之效果。 (3 )上述第2內部電壓與上述電路之接地電位之電 壓差，係設定成與上述電源《壓和上述第1內部電壓之電 壓差相等者，上述位元線之預充電壓，係藉由設定在上述 第1電Μ與第2電壓之中點電壓，使被擴大之互補位元線 短路。藉此，可以在沒有實效地電流消費下，形成上述預 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210X297公釐）_ 37 . I.---------S------1Τ------# (請先閲讀背面之注意事項再矽寫本頁) 經濟部中央標準局另工消費合作社印製 ^18932 A7 B7 經濟部中央標準局貝工消费合作社印製 五、發明説明（35 ) 充電電壓。 (4 )上述寫入放大器，高位準側之動作電壓，係從 上述第1內部降Μ電路所供給，低位準側之動作電壓，係 從上述第2內部降壓電路供給，藉此，可獲得電路之簡單 化及寫入位準之整合。 (5 )對於上述讀出放大器，從其動作開始起，上述 互補位元線之擴大信號在到達上述第1內部電壓及第2內 部電壓之前的一定期間成爲ON狀態之Ρ通道型及Ν通道 型之開關MOS FET，藉由電源電壓及電路之接地電位 分別被給予，而使其過驅動，而可以得到進行高速擴大動 作之效果。 (6 )將進行上述過驅動之開關MOSFET作成 ON狀態之脈衝，係由接收上述讀出放大器之動作時序信 號及其反轉延遲信號之邏輯稹閘電路所形成，形成上述反 轉延遲信號之延遲電路，係藉由CMOS反相電路而形成 ，使形成CMO S反相器電路之中應延遲之信號所用之電 流之MO S F ET，被以串聯形態將複數個連接，如此、 可利用所需要之最少的元件數，而得到所希望之過謳動脈 衝之效果。 (7)對於以上述讀出放大器爲中心而在左右所設的 2組互補位元線，係共通地被設置，將像這樣的讀出放大 器及各個的互補位元線之間，利用對應上述亀源電壓之高 位準及對應電路之接地電位之低位準之選擇信號所切換控 制之MOS FET，予以選擇性地連接，將上述讀出放大 本紙張尺度適用中國國家榇準（CNS ) A4*i格（210X297公釐）no 〇〇 I----------^------ΐτ------^ (請先閲讀背面之注意事項再頊寫本頁) 318932 A7 £7___ 五、發明説明（36 ) 器之輸出入部，介由讀出用之擴大電路，傳送到讀出專用 線，將上述寫入放大器之输出信號，介由寫入專用線，連 接於上述输出入節點，藉此，可獲得提高電路之簡單化及 動作之高速之效果。 (8 )上述動態型記憶體單元之地址選用 MOSFET，及除此之外之N通道型MOSFET，分 別在被分離之P型阱領域形成，藉此，在周邊電路所產生 之基板的少數載體，到達上述動態型記憶體單元之蓄稹節 點，而可以防止使資訊保持時間變短之效果。 (9 )對於電源電壓，形成具有與動態型記億體單元 之地址選用MO S F E T之臨界値電壓大略相同之差的第 1內部電Μ，將其作爲高位準側之動作電壓而供給至讀出 放大器。對於電路之接地電壓，形成具有一定的差之第2 內部電壓，作爲讀出放大器之低位準側之動作電壓而予以 供給。對應第1內部電壓之高位準及對應第2內部電壓之 低位準之寫入信號，於寫入放大器形成，傳送至動態型記 憶體單元所連接之互補資料線。對於動態型記憶體單元新 連接之字線，以電源電壓的高位準作爲選擇位準，而以電 路之接地髦位這樣的低位準作爲非選擇位準而予以供給而 構成之動態型RAM，及至少將上記動態型RAM，進行 記憶體存取之記憶體控制電路，將其搭載於1個半導體稹 體電路，藉此，可獲得具有新穎之機能的半導體稂體髦路 裝置之效果。 以上將本案之發明者之發明，依據實施例作了具體之 -----------^------IT-------0 (請先閲讀背面之注意事項再瑣寫本頁) 經濟部中央標準局®c工消费合作社印裝 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）_ 39 - A7 B7 經濟部中央搮準局貝工消费合作社印製 五 、發明説明 ( 37 ) 1 | 說 明 9 但 是 9 本 案 發 明 並 不 只 限 於 上 述 實 施 例 9 只 要 是 不 1 1 脫 離 其 要 旨 之 範 圍 內 9 都 可 作 各 種 變 更 0 例 如 9 輸 出 入 線 1 1 9 可 以 使 寫 入 用 及 讀 出 用 成 爲 共 通 化 〇 在 這 種 情 況 時 9 將 1 I 請 1 | 寫 入 放 大 器 之 動 作 電 壓 > 與 上 述 圖 1 2 之 實 施 例 同 樣 地 > 先 閲 I I 讀 1 I 與 形 成 讀 出 放 大 器 S A 之 動 作 電 壓 之 內 部 電 壓 發 生 電 路 背 面 1 I V D L G 及 V S G G 共 用 也 可 〇 或 者 ， 從 寫 入 放 大 器 係 比 注 意 金 1 I 上 述 互 補位 元 線 之 高 位 準 及 低位 準 小 9 供 給 使 讀 出 放 大 反 等 項 再 1 I 轉 這 榇的 寫 入 信 號 9 之 後 9 藉 由 讀 出 放 大 器 之 擴 大 動 作 項 % 本 1 裝 1 形 成 上 述 V D L 及 V S G 9 然後 寫 入 記 憶 體 單 元 這 樣 作 也 頁 1 1 1 可 〇 也 可 採 用 構 成 動 態 型 R A Μ 之 其 他 的 構 成 之 實 施 樣 態 1 1 1 形 成 上 述 內 部 電 壓 V D L 或 V S G 之 電 壓 發 生 電 路 1 訂 1 除 了 使 用 上 述 這 樣 的 基 準 電 壓 及 演 算 擴 大 電 路 及 输 出 1 | Μ 〇 S F E T 之 外 例 如 單 純 地 利 用 成 爲 動 態 形 態 之 1 I Μ 〇 S F E T 之 臨 界 値 電 壓 藉 由 採 用 將 電 源 電 壓 V C C 1 1 線 作 位 準 移 位 形 成 V D L 或使 V S S 作 位 準 移 位 形 成 V S G 1 I 等 種 種 實 施 形 態 0 又 9 V C C 與 V D L 之 電 壓 差 及 % 1 V S G 與 V S S 之 電 壓 差 * 並 不 — 定 要 使 其 相 等 〇 上 述 1 1 V C C 與 V D L 之 電 壓 差 9 爲 了 要 進 行 對 記 憶 體 單 元 之 全 1 1 寫 ， 必 m 要 作 成 上 述 地 址 選 用 Μ 0 S F Ε T Q m 臨 界 値 電 1 I 壓 以 上 9 上 述 V S S 與 V S G 之 電 壓 差 9 只 要 是 滿 足 低 位 1 I 準 保 持 時 之 地 址 選 擇 用 Μ 0 S F Ε Τ Q m 之 0 F F 特 性 者 1 1 I 即 可 0 1 1 1 本 發 明 之 動 態 型 R A Μ 9 係 同 步 型 者 9 規 定 型 控 制 型 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐）_ 40 318932 Μ Β7 _ 五、發明説明（38 ) 者，使介面具有與靜態型RAM相容之類似靜態型RAM 、如具備有串列输出入埠及隨機输出入埠之2埠記憶體這 樣，至少記憶體單位係由動態型記億髏單元所構成考即可 〇 本發明之半導體積體電路裝置，除了上述實施例這樣 的單晶片之微電腦之外，只要是包含上述這樣的各種之動 態型R AM及對其進行記憶體存取之記憶體控制電路之各 種電路機能之半導體積體電路裝置即可。 本發明所開示之發明之中，對於具代表性者所獲得之 效果，簡單說明如下。即主要係對於電源遒壓，形成具有 與動態型記憶體單元之地址選用MO S F E T之臨界値電 壓大略相同之差的第1內部電壓，將其作爲高位準側之動 作電壓而供給至讀出放大器。對於電路之接地電壓，形成 具有一定的差之第2內部電壓，作爲讀出放大器之低位準 側之動作電壓而予以供給。對應第1內部電壓之高位準及 對應第2內部電壓之低位準之寫入信號，於寫入放大器形 成，傳送至動態型記憶體單元所連接之互補資料線。對必 動態型記憶體單元所連接之字線，以電源電壓的高位準作 爲選擇位準，而以電路之接地電位這樣的低位準作爲非選 擇位準而予以供給。在此構成中，可省略形成基板反偏壓 電壓發生電路或字線之選擇位準之昇壓電路，而可以提高 電路之簡單化及低消費電力化。 藉由上述，由於基板反偏壓m壓不被供給，可以使周 邊電路之高速化成爲可能，同時，爲了獲得同等之性能， 本紙張尺度遄用中國國家橾準（CNS ) A4規格（210X25»7公釐）_ _ 装 訂 線 (請先閲讀背面之注意事項再蟥寫本頁) 經濟部中央橾準局員工消費合作社印製 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（39 ) 不需要3重構造，所以可提高製造過程之簡單化。 將上述第2內部電壓與上述電路之接地電位之電壓差 ，設定成與上述電壓與上述第1內部電壓之電壓差相等， 上述位元線之預充電電壓，係設定在上述第1電壓與第2 電壓之中點髦壓，藉此，使被放大之互補位元線短路，而 能在沒有實效之電流消费之下，形成預充電電壓。 上述寫入放大器，係藉由髙位準側之動作電壓從第1 內部降壓電路被供給，低位準側之動作電壓從上述第2內 部降壓電路被供給，而可以得到電路之簡單化與寫入位準 之整合。 對於上述讀出放大器，從其動作開始起，上述互補位 元線之擴大信號在到達上述第1內部電壓及第2內部電壓 之前的一定期間成爲ON狀態之P通道型及N通道型之開 關MOS FET，藉由電源電壓及電路之接地電位分別被 給予，而使其過驅動，而可以得到進行高速擴大動作之效 果0 將進行上述過驅動之開關MOS F ET作成ON狀镅 之脈衝，係由接收上述讀出放大器之動作時序信號及其反 轉延遲信號之邏輯積閘電路所形成，形成上述反轉延遲信 號之延遲電路，.係藉由CMOS反相電路而形成，使形成 CMO S反相器電路之中應延遲之信號所用之電流之 MOS FET，被以串聯形態將複數個連接，如此，可利 用所需要之最少的元件數，而得到所希望之過駆動脈衝之 效果。 本紙浪尺度逋用中國國家橾準（CNS ) A4規格（210X297公釐）_ 装 訂 線 (請先閲讀背面之注意事項再磺寫本頁) 經濟部中央標準局貝工消费合作社印装 S189S2 Μ Β7 五、發明説明（40 ) 對於以上述讀出放大器爲中心而在左右所設的2組互 補位元線，係共通地被設置，將像這樣的讀出放大器及各 個的互補位元線之間，利用對應上述電源電壓之高位準及 對應電路之接地電位之低位準之選擇信號所切換控制之Μ 0 S F ΕΤ，予以選擇性地連接，將上述讀出放大器之输 出入部，介由讀出用之擴大電路，傅送到讀出專用線，將 上述寫入放大器之输出信號，介由寫入專用線，連接於上 述輸出入節點，藉此，可獏得提高電路之簡單化及動作之 高速之效果。 上述動態型記憶體單元之地址選用MOSFET，及 除此之外之Ν通道型MOS FET，分別在被分離之Ρ型 阱領域形成，藉此，在周邊電路所產生之基板的少數載體 ，到達上述動態型記憶體單元之蓄稹節點，而可以防止使 資訊保持時間變短之效果。 對於電源電壓，形成具有與動態型記憶體單元之地址 選用MOS FET之臨界値電壓大略相同之差的第1內部 電壓，將其作爲高位準側之動作電壓而供給至讀出放大灘 。對於電路之接地電壓，形成具有一定的差之第2內部電 壓，作爲讀出放大器之低位準側之動作電壓而予以供給。 對應第1內部電壓之高位準及對應第2內部電壓之低位準 之寫入信號，於寫入放大器形成，俥送至動態型記億體單 元所連接之互補資料線。對於動態型記憶體單元所連接之 字線，以電源電壓的高位準作爲選擇位準，而以電路之接 地電位道樣的低位準作爲非選擇位準而予以供給而構成之 本紙張尺度適用中國國家梯準（CNS ) Α4规格（2丨0X297公釐)_ _ 一 — .1 ―― I I I I I I 裝 I I I I I 訂— I I I I I 線 (請先閲讀背面之注意事項再 > 寫本頁) A7 _B7__五、發明説明（41 ) 動態型RAM，及至少將上記動態型RAM，進行記憶體 存取之記憶體控制電路，將其搭載於1個半導體稹體電路 之 置 裝 路 9〇r 體 稹 體 導 半 的 能 機 之 穎 新 有 具 得 獲 可 , 此 。 藉果 ，效

之 位 部 要 重 之Μ A R 型 態 動 之 明 發 本 明 說 示 > 表 明係 說 1 式圖 圚 V 圚 形 波 作 ipm 之Μ A R 型 態 動 fl9 之 明 發 本 明 說 示 表 係 〇 2 圖圖 略 概 各 圖 之 面 元 剖 單 造 體 構 憶 件 記 元 型 之 態 Μ 動 A 之 R 1 型 圖 態 之。動 案圖之 本路明 明電發 說之本 示係明 表關說 係位係 3 電 4 圖之圇 極 電 圖憶圖 記 之 5 體 6 例 它 施 例 實 施 一 實 之 -Μ 之 Α Μ R A 型 R 態 型 動。態 之圖動 用計之 適設明 所之發 明份本 發部用 本一應 示之示 表列表 係陣係 (請先閲讀背面之注意事項再磺寫本頁) •裝· 經濟部中央橾準局另工消費合作社印裝 記 之 例 施 實 之Μ A R ο 。 型圖 圖態塊 計動方 設之之 之明路 份發電 部本擇 1 用選 餘應邊 剩示周 之表其 列係及 £. Tr 陣 7 歹 體圖陣 憶 體 記 憶 之 例 施 實 - 之 Μ 。 Α 圖 R塊 型方 態之 動圖 之路 明 m 發制 本控 用序 應時 示及 表部 係面 8 介 圖入 出 输 例 施 * 另 之Μ A R 型 態 肋 之 明 發 本 用 〇 應圖 明略 說概 係位 9 部 圖要 重 之 本紙張尺度適用中國國家標準（CNS ) A4規格（210父297公釐）_ 44 - 經濟部中央標準局β:工消费合作社印製 A7 ____Β7_五、發明説明（42 ) 圖1 0係說明圖9之讀出放大器之動作的動作波形圖 0 圖1 1係表示圖9之過驅動脈衝發生電路之一實施例 之電路圖。 圖1 2係應用本發明之動態型RAM之記憶體陣列部 之其他實施例之重要部位髦路圖。 圖13 (A)及圖14 (B)係說明圖12之實施電 路的動作之波形圖。 圖14 (A)及圖14 (B)係表示本發明之電壓發 生電路V S GG之一實施例之髦路圖。 圖1 5係表示本發明之半導體稹體電路裝置之一實施 例之元件構造剖面圖。 圖16 (A)、圖16 (B)及圖16 (C)係說明 本發明半導體積镫電路之一實施例之製造工程之重要部位 斷面圖。 圖 17 (A)、圖 17 (B)、圖 17 (C)、圖 17 (D)及圖17 (E)係說明本發明之半導體稹體饈 路之其它實施例之製造工程之剖面圖。 圖1 8係表示應用本發明之微電腦之一實施之方塊圇 I -展 訂 線 (請先閱讀背面之注意事項再蟥寫本頁) 本紙張尺度逋用中國國家標準（CNS)A4規格（210Χ 297公釐）_ 45 -

Claims (1)

1. A8 B8 C8 D8 六、申請專利範圍 第85 1 04075號專利申請案 中文申請專利範圍修正本 民國86年2月修正 1·一種動態型RAM，係具備有： 動態型記憶體單元，係閘極連接於字線，一方之源極 、漏極係連接於與上述字線交差之互補位元線之一方，而 另一方之源極、漏極係與資訊記憶用電容器之蓄積節點連 接而成者；及 字線選擇電路，係對上述字線，供給對應電源電壓之 選擇位準及對應電路之接地電位之非選擇位準者；及 讀出放大器，係上述一方之位元線預充電電荷及動態 型記憶體單元之記憶電荷之電荷分散所形成之上述一方的 位元線所讀出之信號電壓，及另一方之位元線的預充電電 壓之電位差予以接受，然後將其放大，使上述動態型記憶 體單元回到元來之記憶電荷之狀態；及 第1內部降壓電路，係對上述電源電壓，以與上述地 址選用MO S F E T之臨界值電壓大略相同之大小的差之 方式而形成之第1內部電壓，然後，作爲髙位準側之動作 電壓而供給至上述讀出放大器者；及 第2內部降電壓電路，係對於上述電路之接地電位， 形成以具有一定之差之第2內部電壓，作爲上述讀出放大 器之低位準側之動作電壓而予以供給：及 寫"入放大器，係將對應上述第1內部電壓之高位準及 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐）_ 1 _ --------^— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 經濟部中央標準局負工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 對應上述第2內部電壓之低位準之寫入信號，傳達到上述 互補位元線。 2 .如申請專利範圍第1項之動態型ram，其中上 述第2內部電壓與上述電路之接地電位之電位差，係被設 €成與上述電源電壓及上述第1內部電壓之電壓差相等者 ’上述位元線之預充電電壓，葆被設定成在上述第1電壓 與第2電壓之中點電壓。 3·如申請專利範圍第1項之動態型ram，其中上 述寫入放大器，係高位準側之動作電壓從上述第1內部降 壓電路被供給，低位準側之動作電壓從上述第2內部降壓 電路被供給。 4 .如申請專利範圍第1、2或3項之動態型RAM ’其中上述讀出放大器，係藉由從讀出放大器之動作開始 起到上述互補位元線之一定期間之放大信號到達上述第1 內部電壓及第2內部電壓之前爲止之一定期間才成爲〇 N 狀態之P通道型及N通道型之開關MO S F E T，使電源 電壓及電路之接地電位分別被給予。 5.如申請專利範圍第4項之動態型RAM，其中使 上述開關MO S F E T成爲ON狀態之脈衝，係藉由接受 上述讀出放大器之動作時序信號及該反轉延遲信號之邏輯 積閘電路而形成者，形成上述反轉延遲信號之，延遲電路， 係利用CMO S反相電路而形成，爲了形成像這樣的 CMO S反相電路之中應該延遲的信號之電流予以流通之 MOS"FET，係有複數個成串聯狀態被連接。 本紙張尺度適用中國國家梂準（CNS)A4規格（210X297公釐）—2 _ ----------1------tr------^ (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 318932 七、申請專利範圍 6 .如申請專利範圍第4項之動態型RAM，其中上 述讀出放大器係 對於以其爲中心而於左右所設之2組的 互捕位元線共通予以設置’而將像這樣的讀出放大器與各 互補位元線連接之開關MO S F E T ’係藉由對應上述電 源電壓之高位準及對應電路之接地電位之低位準之選擇信 號，而被切換控制，上述讀出放大器之輸出入節點，係結 合於讀出用之放大電路之輸入•而像這樣的放大電路之輸 出信號，係被傳到讀出專用線，上述寫入放大器之輸出信 號，被傳到寫入專用線’而像這樣的寫入專用線’係介由 寫入系選擇電路而與上述讀出放大器之输出入節點連接。 7 .如申請專利範圍第1項之動態型RAM，其中上 述動態型記憶體單元之地址選擇用MO S F E T，及除此 之外之N通道型MOSFET，係在P型阱領域形成者， 像這樣的P型阱領域，電路之接地電位作爲偏壓電壓而被 供給。 8 .如申請專利範圍第7項之動態型RAM，其中上 述地址選擇用MO S F E T，係與其它之N通道型 MO S F E T有區別，形成於專用之P型阱領域。 9 .如申請專利範圍第1項之動態型RAM，其中上 述動態型記憶體單元之地址選擇用MO S F E T，及除此 之外之N通道型MO S F E T，係在P型基板.上形成者， 在這樣的P型基板上，電路之接地電位作爲偏壓電壓而被 供給。 Γ0 . —種半導體積體電路裝置，係具備有： 本紙張尺度逋用中國國家橾準（CNS)A4規格（210Χ297公釐）-3 - 裝------訂------旅 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局βς工消費合作社印製 ABCD 318932 六、申請專利範圍 動態型記憶體單元，係閘極連接於字線，一方之源極 、漏極係連接於與上述字線交差之互補位元線之一方，而 另一方之源極、漏極係與資訊記億用電容器之蓄積節點連 接而成者；及 字線選擇電路，係對上述字線，供給對應電源電壓之 選擇位準及對應電路之接地電位之非選擇位準者，·及 讀出放大器，係上述一方之位元線預充電電荷及動態 型記憶體單元之記憶電荷之電荷分散所形成之上述一方的 位元線所讀出之信號電壓，及另一方之位元線的預充電電 壓之電位差予以接受，然後將其放大，使上述動態型記億 體單元回到元來之記憶電荷之狀態：及 第1內部降壓電路，係對上述電源電壓，以與上述地 址選用MO S F E T之臨界值電壓大略相同之大小的差之 方式而形成之第1內部電壓，然後，作爲高位準側之動作 電壓而供給至上述讀出放大器者；及 第2內部降電壓電路，係對於上述電路之接地電位， 形成以具有一定之差之第2內部電壓，作爲上述讀出放大 器之低位準側之動作電壓而予以供給；及 寫入放大器，係將對應上述第1內部電壓之高位準及 對應上述第2內部電壓之低位準之寫入信號，傳達到上述 互補位元線。 11.如申請專利範圍第1〇項之半導體積體電路裝 置，其中構成上述動態型RAM以外之其它的電路之N通 道型]VTO S F E T，係在以與上述動態型RAM之地址選 本紙張尺度適用中國國家橾準（CNS)A4現格（ 210X297公釐）-4 - ^-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印裝 318932 A8 B8 C8 D8 經 濟 部 中 央 標 準 局 Ά 工 合 作 社 印 製 六、 申請專利範圍 1 I 用 Μ 0 S F E T 所 形 成 之 P 型 阱 領 域 相 同 之 製 造 工 程 所 形 I 1 成 之 P 型 阱 領 域 上 形 成 〇 1 | 1 2 - 如 串 請 專 利 範 圍 第 1 0 項 之 半 導 體 積 體 電 路 裝 1 I 置 9 其 中 構 成 上 述 動 態 型 R A Μ 及 其 它 的 電 路 之 N 通 道 型 請 先 1 1 閱 | Μ 0 S F E T ， 係 在 Ρ 型 基 板 上 形 成 0 讀 背 1 1 3 • 一 種 半 導 體 ruz. 記 憶 裝 置 係 在 具 有 以 下 之 物 之 半 之 注 杳 1 1 導 體 基 板 上 形 成 者 1 項 1 I 再 1 1 ( 1 ) 包 含 有 字 線 及 互 補 資 料 線 、 及 對 應 於 上 述 字 % 寫 本 裝 線 與 上 述 互 補 資 料 線 對 之 交 點 所 設 之 記 億 體 單 位 及 頁 1 I ( 2 ) 結 合 於 上 述 互 補 資 料 線 對 及 第 1 電 壓 配 線 及 第 1 1 I 2 電 壓 配 線 之 讀 出 放 大 器 及 I 1 1 ( 3 ) 結 合 於 上 述 字 線 之 字 線 驅 動 器 及 1 訂 ( 4 ) 第 1 電 壓 端 子 及 1 1 ( 5 ) 第 2 電 壓 端 子 及 1 1 ( 6 ) 第 1 電 壓 發 生 電 路 及 1 1 ( 7 ) 第 2 電 壓 發 生 電 路 線 | 其 特 徵 爲 上 述 記 憶 體 單 元 係 包 含 有 結 合 於 上 述 1 1 I 字 線 之 閘 極 及 其 源 極 經 路 之 一 方 結 合 於 上 述 互 補 資 料 線 1 1 對 之 中 的 一 方 之 Μ 0 S F E T 及 具 有 — 對 電 極 之 電 容 器 1 1 1 t 上 述 電 容 器 之 上 述 — 對 電 極 之 中 的 —- 方 係 與 上 述 1 1 I Μ 0 S F E T 之 源 極 一 漏 極 經 路 之 他 方 結 合 t 1 1 I 上 述 第 1 電 壓 端 子 » 係 從 上 述 半 導 體 裝 置 之 外 部 被 供 1 1 給 第 Γ 電 壓 t 1 1 1 本紙張尺度適用中國國家梯準（CNS)A4規格（ 210X297公釐）一 5 - 318932 D8 六、 申請專利範圍 1 I 上 述 第 2 電 壓 端 子 係 從 上 述 半 導 體 裝 置 之 外 部 被 供 1 1 給 第 2 電 壓 1 I 上 述 第 1 電 壓 發 生 電 路 係 接 受 上 述 第 1 電 壓 及 上 述 1 I 第 2 電 壓 > 將 比 上 述 第 1 電 壓 大 而 且 比 上 述 第 2 電 壓 小 之 請 先 1 1 I 第 3 電 壓 輸 出 到 上 述 第 1 電 壓 配 線 背 1 1 上 述 第 2 電 壓 發 生 電 路 係 接 受 上 述 第 1 電 壓 及 上 述 之 注 1 1 意 1 I 第 2 電 壓 將 比 上 述 第 3 電 壓 大 而 且 比 第 2 電 壓 小 之 第 4 事 項 1 I 再 1 1 電 壓 輸 出 至 上 述 第 2 電 壓 配 線 寫 本 1 裝 1 上 述 字 線 驅 動 器 係 將 上 述 第 1 電 壓 或 上 述 第 2 電 壓 頁 1 I » 給 予 上 述 字 線 〇 1 I 1 4 如 申 請 專 利 範 圍 第 1 3 項 之 半 導 體 記 憶 裝 置 » 1 1 I 其 中 上 述 第 2 電 壓 係 被 作 成 比 上 述 第 4 電 壓 及 上 述 1 訂 Μ 0 S F Ε Τ 之 臨 界 值 電 壓 之 和 大 之 值 〇 1 1 1 5 如 串 請 專 利 範 圍 第 1 4 項 之 半 導 體 U2Z. 記 憶 裝 置 » 1 1 其 中 上 述 第 3 電 壓 係 作 成 比 上 述 第 1 電 壓 及 上 述 1 1 Μ 0 S F Ε Τ 之 臨 界 值 之 和 大 之 值 〇 康 I 1 6 如 串 請 專利 範 圍 第 1 3 項 之 半 導 體 nsz. 記 憶 裝 置 9 1 I 其 中 在 上 述 Μ 0 S F Ε Τ 之 通 道 所 形 成 之 領 域 供 給 上 述 1 1 | 第 1 電 壓 0 1 1 1 7 如 串 請 專 利 範 圍 第 1 3 項 之 半 導 體 記 憶 裝 置 » 1 1 其 中 上 述 Μ 0 S F Ε Τ 係 在 Ρ 通 道 型 阱 領 域形 成 在 上 1 1 述 Ρ 通 道 型 阱 領 域 上 述 第 1 電 壓 被 供 給 〇 1 | 1 8 如 串 請 專 利 範 圍 第 1 3 項 之 半 導 體 記 憶 裝 置 « 1 I 其 中 上述 第 1 電 壓 係 接 地 電 位 上 述 第 2 電 壓 係 電 源 電 壓 1 1 1 本紙張尺度適用中國國家標準（CNS)A4規格（21〇Χ297公釐）-6 - A8 B8 C8 D8 經濟部中央標準局負工消費合作社印製 上述第1 道 Μ 0 S F Ε 方所結合； 上述第2 道 Μ 0 S F Ε 一方結合； 上述第1 Μ 0 S F Ε Τ 之上述閘極結 上述第2 道 Μ 0 S F Ε Μ 0 S F Ε Τ 2 Ο .如 其中在上述Μ 518932 申請專利範圍 19.如申請專利範圍第13項之半導體記憶裝置， 其中上述讀出放大器，係包含：具有結合於上述第1電壓 配線之源極之第1通道MO S F E T，及具有結合於上述 第1電壓配線之源極之第2通道MO S F E T，及具有結 合於上述第2電壓配線之源極之第1 N通道MO S F E 丁 ，及具有結合於上述第2電壓配線之第2通道 Μ 0 S F E T ； Ρ通道MO S F Ε Τ之閘極及上述第1 Ν通 T之閘極，係與上述互補資料線對之中的一 P通道MO S F Ε T之閘極及上述第2 N通 T之閘極，係與上述互補資料線對之中的另 P通道MO S F Ε T之漏極及上述第1通道 之漏極，係與上述第2 P通道MO S F Ε T 合； P通道MO S F Ε T之漏極及上述第2 N通 T之漏極，係與上述第1 P通道 之上述閘極結合》 申請專利範圍第19項之半導體記憶裝置， Ο S F Ε T之通道所形成之領域，被供給上 述第1電壓。 2' 1 .如申請專利範圍第1 9項之半導體記億裝置 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）-7 - ---------1------,ΤΓ------^ (請先閲讀背面之注意事項再填寫本頁) 318932 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印裝 六、申請專利範圍 其中上述MO S F E T係在P通道型阱領域所形成，上述 P通道型阱領域係被供給上述第1電壓。 2 2 —種半導體記億裝置，係在具有以下之物之半 導體基板上形成者： (1 )包含有字線、及複數之互補資料線、及對應於 上述複數之字線與上述複數之互捕資料線對之交點所設之 複數動態型記億體單位之記億體陣列，·及 (2 )結合於上述複數互補資料線對及上述第1共通 源線及第2共通源線之複數之讀出放大器：及 (3 )結合於上述複數字線之字線驅動器；及 (4) 第1電壓端子；及 (5) 第2電壓端子；及 (6) 第1電壓發生電路；及 (7) 第2電壓發生電路； 其特徵爲；上述複數動態型記憶體單元，係包含有： 地址選擇MO S F E T，及具有一對電極之資訊記憶電容 器； 上述第1電壓端子，係從上述半導體裝置之外部被供 給第1電壓； 上述第2電壓端子，係從上述半導體裝置之外部被供 給第2電壓； 上述第1電壓發生電路，係接受上述第1電壓及上述 第2電壓，將比上述第1電壓大而且比上述第2電壓小之 第3電壓輸出到上述第1共通源線， 本紙張尺度逋用中國國家橾準（CNS〉A4说格（ 210X297公釐）-8 - ---------------tr------φ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印装 A8 B8 C8 ______ D8 六、申請專利範園 上述第2電壓發生電路，係接受上述第1電壓及上述 第2電壓，將比上述第3電壓大而且比第2電壓小之第4 電壓輸出至上述第2共通源線， 上述字線驅動器，係將上述第2電壓供給至上述複數 之字線之中所選擇之字線，將上述第1電壓供給至上述複 數之字線之中所沒有選擇之線。 2 3 .如申請專利範圍第2 2項之半導體記憶裝置， 其中上述第2電壓，係被作成比上述第4電壓及上述 MO S F E T之臨界值電壓之和大之值。 2 4 .如申請專利範圍第2 3項之半導體記憶裝置， 其中上述第3電壓，係作成比上述第1電壓及上述地址選 擇MO S F E T之臨界值之和大之值。 2 5 .如申請專利範圍第2 2項之半導體記憶裝置， 其中在上述地址選擇MO S F E T之通道所形成之領域， 供給上述第1電壓。 2 6 .如申請專利範圍第2 2項之半導體記憶裝置， 其中上述地址選擇MO S F E T，係在P通道型阱領域形 成；在上述P通道型阱領域，上述第1電壓被供給。 2 7 .如申請專利範圍第2 2項之半導體記憶裝置， 其中上述第1電壓係接地電位，上述第2電壓係電源電壓 9 2 8 .如申請專利範圍第2 2項之半導體記憶裝置， 其中上述複數之讀出放大器，係包含：具有結合於上述第 1共通源線之源極之第1 P通道MO S F E T，及具有結 本紙張尺度逋用中國國家梯準（CNS)A4規格（ 210X297公釐）-9 - -----------^------tr------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 -------D8 六、申請專利範圍 合於上述第1共通源線之源極之第2 P通道MO S F E Τ ’及具有結合於上述第2共通源線之源極之第1 N通道 MO S F E T，及具有結合於上述第2共通源線之第2 N 通道MOSFET ; 上述第1 P通道MO S F E T之閘極及上述第2 N通 道M〇 S F E T之閘極，係與上述互補資料線對之中的一 方所結合： 上述第2 P通道MO S F E T之閘極及上述第2 N通 道MO S F E T之閘極，係與上述互補資料線對之中的另 —方結合； 上述第1 P通道MO S F E T之漏極及上述第1通道 MO S F E T之漏極，係與上述第2 P通道MO S F E T 之上述閘極結合： 上述第2 P通道MO S F E T之漏極及上述第2 N通 道MO S F E T之漏極，係與上述第1 P通道 MO S F E T之上述閘極結合》 2 9 ·如申請專利範圍第2 8項之半導體記憶裝置， 其中在上述地址選擇MO S F Ε Τ之通道所形成之領域， 被供給上述第1電壓。 3 0 .如申請專利範圍第2 8項之半導體記憶裝置， 其中上述地址選擇MO S F Ε Τ係在Ρ通道型阱領域所形 成，上述Ρ通道型阱領域係被供給上述第1電壓。 本紙張尺度適用中國國家梂準（CNS > A4規格（210X297公釐）-10 - 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