TWI564893B

TWI564893B - 記憶體控制方法及其系統

Info

Publication number: TWI564893B
Application number: TW104121085A
Authority: TW
Inventors: 羅珮文; 石修銓; 陳紀綱; 蒯定明; 吳誠文
Original assignee: 財團法人工業技術研究院
Priority date: 2015-06-30
Filing date: 2015-06-30
Publication date: 2017-01-01
Also published as: TW201701286A; CN106328186A; CN106328186B

Description

記憶體控制方法及其系統

本案是有關於一種記憶體控制方法及其系統。

近年來，提供高效能、低功率消耗的電子裝置已逐漸成為市場趨勢。在電子裝置中，動態隨機存取記憶體(DRAM)的功率消耗(power consumption)佔了電子裝置整體之功率消耗的大部份。目前動態隨機存取記憶體的元件開發上，除了增大DRAM儲存容量、提高DRAM操作速度及擴大DRAM資料傳輸的頻寬之外，如何降低DRAM的耗電量為目前業界的主要研究發展的方向。一般而言，實現低功率消耗的DRAM的作法主要包括以下幾種方式。採用先進製程的低電壓、降低DRAM的輸入輸出(IO)上的電容值、提供深度省電模式(Deep power down mode)以及改變DRAM中的記憶體陣列儲存單元中資料更新頻率等方式。然而，這些方法可能相對的提升了晶片的製作成本，或在降低功率消耗上並無大幅的實質效益。

根據本揭露的一實施例，提供一種記憶體系統。本揭露記憶體系統包括記憶體裝置及記憶體控制器。記憶體裝置包含電性連接的多個記憶體內部電路與一記憶體陣列。記憶體陣列包括一特定記憶體級。記憶體控制器包括分析模組以及切換模組。分析模組分析對應至特定記憶體級之多個記憶體控制指令之狀態以產生控制參數。切換模組根據控制參數、特定記憶體級之目前操作模式、及特定記憶體級之操作狀態決定是否發出包含第一切換指令及第二切換指令的切換指令。當記憶體裝置接收到第一切換指令時，特定記憶體級與至少部分之記憶體內部電路由正常電壓操作模式切換至低電壓操作模式。

根據本揭露的一實施例，提供一種用於一記憶體系統的記憶體控制方法。此記憶體控制方法包含以下步驟。分析對應至特定記憶體級之多個記憶體控制指令之狀態，以產生一控制參數。根據控制參數、特定記憶體級之一目前操作模式、及特定記憶體級之一操作狀態，決定是否發出一切換指令。切換指令包含一第一切換指令及一第二切換指令。此記憶體控制方法更包含當記憶體裝置接收到第一切換指令時，將特定記憶體級與至少部分之記憶體內部電路由一正常電壓操作模式切換至一低電壓操作模式。

以下所附的圖式，構成了本說明書的一部份，用以配合下文的描述以說明揭露的實施例，為了解釋揭露的實施例。

100、300‧‧‧記憶體系統

110‧‧‧記憶體控制器

120‧‧‧記憶體裝置

112、330‧‧‧分析模組

114、340‧‧‧切換模組

C1‧‧‧記憶體控制指令

C2‧‧‧控制參數

Cs‧‧‧目前操作模式

Cm‧‧‧切換指令

210‧‧‧接收器

211‧‧‧列請求處理電路

212‧‧‧列預解碼器

213‧‧‧行請求處理電路

214‧‧‧行解碼器

215‧‧‧位元線開關驅動器

221‧‧‧總體字元線解碼器

222‧‧‧局部字元線解碼器

223‧‧‧局部字元線驅動器

224‧‧‧記憶體單元陣列

225‧‧‧位元線感測放大器

226‧‧‧資料放大器

231‧‧‧資料輸入緩衝電路

232‧‧‧資料輸出緩衝電路

233‧‧‧晶片外驅動電路

241‧‧‧資料輸入/輸出脈衝電路

242‧‧‧資料輸入/輸出電路

DQS、DQ‧‧‧腳位

311‧‧‧交易佇列單元

312‧‧‧映射解碼單元

313‧‧‧指令佇列單元

314‧‧‧記憶體庫仲裁器

315‧‧‧記憶體級仲裁器

316‧‧‧分析單元

317‧‧‧指令緩衝器

318‧‧‧狀態表

Rank 0、Rank 1、Rank N‧‧‧記憶體級

Bank 0、Bank 1、Bank k‧‧‧記憶體級中的記憶體庫

VN‧‧‧正常電壓操作模式

VL‧‧‧低電壓操作模式

β‧‧‧級交錯參數

N_Qr‧‧‧請求數量參數

tRL、tRTP、tRAS、tRCD、tRP、tRC‧‧‧指令間的等待時間

B0、B2‧‧‧記憶體庫

RD、PRE、ACT‧‧‧記憶體控制指令

S610‧‧‧判斷特定記憶體級之操作狀態是否為一爆發模式

S620‧‧‧判斷特定記憶體級之操作狀態是否為一讀取模式或一寫入模式

S630‧‧‧分析對應至特定記憶體級之多個記憶體控制指令之狀態，以產生一控制參數

S640‧‧‧判斷控制參數是否代表一正常電壓操作模式

S650‧‧‧判斷目前操作模式是否為正常電壓操作模式

S660‧‧‧不發出切換指令

S670‧‧‧發出第二切換指令

S680‧‧‧判斷目前操作模式是否為低電壓操作模式

S690‧‧‧發出第一切換指令

BW_s(GB/s)、BW_n(GB/s)‧‧‧頻寬

△BW(%)‧‧‧頻寬的變化百分比

△E_ff(%)‧‧‧能量效率的變化百分比

γ_s、γ_n‧‧‧頻寬*能量效率

△γ‧‧‧頻寬*能量效率的變化百分比

第1圖繪示依據本揭露的一實施例的記憶體系統的方塊圖。

第2圖繪示依據本揭露的第1圖的記憶體裝置的電路結構的示意圖。

第3圖繪示依據本揭露的第1圖的記憶體系統架構的示意圖。

第4圖繪示依據不同的級交錯參數β分別操作在低電壓操作模式或正常電壓操作模式的時序圖。

第5圖繪示依據不同的請求數量參數N_Qr分別操作在低電壓操作模式或正常電壓操作模式的時序圖。

第6圖繪示依據本揭露的一實施例的用於如第1圖的記憶體系統的記憶體控制方法的流程圖。

第7圖繪示依據本揭露的記憶體控制方法的模擬結果的示意圖。

第1圖繪示依據本揭露的一實施例的記憶體系統的方塊圖。記憶體系統100包含記憶體控制器110以及記憶體裝置120。記憶體裝置120包含多個記憶體內部電路與一記憶體陣列。這些記憶體內部電路與記憶體陣列電性連接。記憶體陣列至少包括一個記憶體級(rank)。記憶體控制器110包含一分析模組112及切換模組114。分析模組112用以分析多個記憶體控制指令C1之狀態以產生一控制參數C2。切換模組114用以根據控制參數C2以及記憶體裝置120之一目前操作模式Cm、及特定記憶體級之一操作狀態(state)決定是否發出一切換指令Cs。切換指令包含一第一切換指令及一第二切換指令。當記憶體裝置接收到第一切換指令時，特定記憶體級與至少部分之記憶體內部電路由一正常電壓操作模式切換至一低電壓操作模式。在此實施例中，記憶體系統100可藉由記憶體控制器110分析記憶體控制指令之狀態以決定將記憶體裝置120由正常電壓操作模式切換至低電壓模式，可節省記憶體裝置120的功率消耗。

請參照第2圖，第2圖繪示依據本揭露的第1圖的記憶體裝置120的電路結構的示意圖。

詳細的說，記憶體裝置120包含接收器(Receiver)210、列請求處理電路(Row request)211、列預解碼器(Row pre-decoder)212、行請求處理電路(Column request)213、行解碼器(Column decoder)214以及位元線開關驅動器(BS driver)215、總體字元線解碼器(Global word line decoder)221、局部字元線解碼器(Local word line decoder)222、局部字元線驅動器(Local word line driver)223、記憶體陣列(Cell Array)224、位元線感測放大器(Bit line sense amplifier)225、資料放大器(Data amplifier)226、資料輸入緩衝電路(Data input buffer)231、資料輸出緩衝電路(Data output buffer)232、晶片外驅動電路(Off chip driver)233、一資料輸入/輸出脈衝電路(Data input/output pulse circuit)241以及一資料輸入/輸出電路(Data input/output circuit)242。

接收器210用以接收記憶體控制器110傳來的記憶體控制指令，其中列請求處理電路211處理相關於列的指令，例如啟動(ACT)或預充電(PRE)指令。行請求處理電路213則處理相關於行的指令，例如讀取(RD)或寫入(WR)指令。其中列預解碼器212、總體字元線解碼器221、以及局部字元線解碼器222可結合為一列解碼器，用於解碼指令以決定要對哪一條字元線執行指令。相似的，行解碼器214也用於解碼指令已決定要對哪一條位元線執行指令。總體字元線解碼器221以及局部字元線解碼器222為行邏輯。資料放大器226為列邏輯。

舉例來說，列解碼器根據一啟動指令(ACT)將其中一條字元線打開，行解碼器214可根據一讀取指令(RD)將其中一條位元線打開，讀取記憶體陣列的資料再經由位元線感測放大器225以及資料放大器226讀出資料，再經由資料輸出緩衝電路232進行處理。之後再透過晶片外驅動電路233以及資料輸入/輸出電路242，最後由DQS及DQ腳位輸出。

在此文中，上述的電路可分為時序相關電路或時序獨立電路，時序相關電路是會隨著時脈週期相關的電路，時序獨立電路是無關於時脈週期的電路。其中，在本揭露中，將這些時序獨立電路的可切換操作於低電壓操作模式或正常電壓操作模式，並將時序相關電路維持操作在正常電壓操作模式，而在不改變操作頻率的情況下能節省記憶體系統的功率消耗並保持匯流排原本的時脈頻率。

在一實施例中，時序相關電路包含接收器210、記憶體陣列224、位元線感測放大器225、晶片外驅動電路233、資料輸入/輸出脈衝電路241以及資料輸入/輸出電路242。而時序獨立電路包含列請求處理電路211、列預解碼器212、行請求處理電路213、行解碼器214、位元線開關驅動器215、總體字元線解碼器221、局部字元線解碼器222、局部字元線驅動器223、資料放大器226、資料輸入緩衝電路231以及資料輸出緩衝電路232。

請參照表1，表1揭露了使用正常操作電壓(例如1.2V)的記憶體控制方法、動態電壓頻率切換(Dynamic Voltage Frequency Switching,DVFS)的控制方法以及本實施例的部分電路操作在低電壓(例如1.0V)控制方法，三個方法所使用的參數設定。

其中參數tCK為一時脈周期，單位奈秒(ns)。參數tRL為讀取等待時間，參數tRTP為讀取指令到預充電指令的等待時間，參數tRAS為列指令到預充電指令之間的等待時間，參數tRCD為列指令到行指令之間的等待時間，參數tRP為預充電指令到啟動指令之間的等待時間，參數tRC為列周期，相當於參數tRAS加參數tRP的時間，單位皆為時脈周期。IDD0為記憶體裝置的接收器210、列請求處理電路211、列預解碼器212、總體字元線解碼器221、局部字元線解碼器222、局部字元線驅動器223、記憶體陣列224和位元線感測放大器225持續執行啟動和預充電指令時的電流，IDD1為記憶體裝置的上述元件持續執行啟動、讀取和預充電指令時的電流，IDD4W為記憶體裝置的上述元件持續執行寫入指令的電流，IDD4R為記憶體裝置的上述元件持續執行讀取指令時的電流，IDD5為記憶體裝置的上述元件持續執行更新(REF)指令時的電流，單位為毫安培(mA)。

由表1可知，動態電壓頻率切換的控制方法及本實施例的控制方法皆可降低電流。雖然動態電壓頻率切換的控制方法的參數tRL、tRTP、tRAS、tRCD、tRP、或tRC的時脈數與正常操作電壓的參數的時脈數相同，然而，動態電壓頻率切換的控制方法的時脈周期的改變了(由5ns延長為6.5ns)，因此參數tRL、tRTP、tRAS、tRCD、tRP、或tRC的所對應的時間長度也因此而改變了。在此情況下，記憶體裝置120的操作頻率會改變，而記憶體控制器110的操作頻率也要隨著改變。由於記憶體控制器110會接收來自處理器的資料讀寫請求。此時，記憶體控制器110、及記憶體裝置120的操作頻率與處理器的操作頻率就會不一致，而在處理器的操作頻率並未改變的情況下，要去控制不同操作頻率的記憶體裝置就可能會有困難。相對的，本揭露藉由維持時脈周期的大小，也就是不改變操作頻率，而改變指令之間延遲的時間，例如可以改變參數tRL、tRTP、tRAS、tRCD、tRP、或tRC的時間。在此實施例中，本揭露的控制方法僅改變tRL和tRTP，就可達到降低記憶體裝置功率消耗的效果。並且，可在不改變記憶體裝置之操作頻率的情況下節省記憶體系統的功率消耗，可維持較高的頻寬。

請再參照表2，表2揭露了使用正常操作電壓的記憶體控制方法、動態電壓頻率切換的控制方法以及本實施例的控制方法的記憶體頻寬及功率消耗的比較。由表2可知，本實施例的控制方法和動態電壓頻率切換的控制方法皆可降低記憶體的啟動功率消耗、讀取功率消耗以及寫入功率消耗。即本揭露的控制方法相較於動態電壓頻率切換的控制方法可維持在原本的資料傳輸的最大頻寬，也就是不需要降低記憶體匯流排的資料傳輸速度。

第3圖繪示依據本揭露的第1圖的記憶體系統架構的示意圖。記憶體系統300包含記憶體控制器310以及記憶體裝置320。記憶體控制器310包含一交易佇列(transaction queue)單元311、一映射解碼單元312、多個指令佇列(command queue)單元313、多個記憶體庫仲裁器(bank Arbiter)314、多個記憶體級(rank)仲裁器315、一分析單元316、一指令緩衝器317以及一狀態表318。記憶體控制器310的交易佇列單元311接收並暫時存放處理器傳來的資料讀寫請求C1，例如讀取(RD)、寫入(WR)指令。之後，映射解碼單元312將記憶體控制指令C1映射解碼後傳送到指令佇列單元313。在此實施例中，每一個記憶體庫各有一指令佇列單元313以及一記憶體庫仲裁器314。指令佇列單元313暫存這些解碼後的記憶體控制指令，而記憶體庫仲裁器314會在每一周期選擇指令佇列單元313中的一指令，將暫存在指令佇列單元313中的指令發送到記憶體級仲裁器315。相似地，每一記憶體級也有對應的記憶體級仲裁器315。在此實施例中，每一記憶體級都對應一個狀態表318，而狀態表318記錄每一記憶體級中每一記憶體庫的狀態。

在此實施例中，例如以記憶體級為單位。記憶體裝置320包含一或多個記憶體級(rank)，標示為Rank 0~Rank N，每一個記憶體級(rank)各包含一或多個記憶體庫(bank)，標示為Bank 0~Bank K。而記憶體控制器310中之分析單元316更包含分析模組330以及切換模組340。每一記憶體級分別對應一分析模組330。分析模組330分析對應某一記憶體級中的多個指令佇列單元313中暫存的多個記憶體控制指令之狀態而產生一控制參數，此控制參數可為一低電壓參數或者一正常電壓參數，以分別代表記憶體裝置操作在低電壓操作模式VL或者正常電壓操作模式VN。之後切換模組340根據控制參數以及記憶體裝置320的目前操作模式決定是否發出一切換指令。切換指令包含一第一切換指令及一第二切換指令。當記憶體裝置接收到第一切換指令時，將特定記憶體級與至少部分之記憶體內部電路由正常電壓操作模式切換至低電壓操作模式。相反地，當記憶體裝置接收到第二切換指令時，將特定記憶體級與至少部分之記憶體內部電路由低電壓操作模式切換至正常電壓操作模式。

例如，如果控制參數為低電壓參數而記憶體裝置320的目前操作也為低電壓操作模式，則不發出切換指令。若控制參數為低電壓參數而記憶體裝置320的目前操作模式為正常電壓操作模式，則切換模組340發出第一切換指令，以將記憶體裝置320切換為低電壓操作模式VL。如果控制參數為正常電壓參數而記憶體裝置320的目前操作模式為低電壓操作模式，則切換模組340發出第二切換指令，以將記憶體裝置320切換為正常電壓操作模式VN。若控制參數為正常電壓參數而記憶體裝置320的目前操作模式也為正常電壓操作模式，則不發出切換指令。

在一實施例中，分析模組330分析多個記憶體控制指令儲存於多個指令佇列之狀態，例如分析一個記憶體級中不同記憶體庫的多個指令佇列單元313的分散程度以產生一級交錯(rank interleave)參數β，其中β愈小代表記憶體控制指令是較平均地分布在多個指令佇列單元313，而β愈大代表分布在多個指令佇列單元313的記憶體控制指令較不平均，例如記憶體控制指令較集中在某一記憶體庫的指令佇列單元313。分析模組330再根據此級交錯參數β產生控制參數，例如可設定一臨界值βth，在低於臨界值βth則產生低電壓參數，在高於臨界值βth則產生正常電壓參數。

請參照第4圖，第4圖比較了在不同的級交錯參數β的情況下，操作在低電壓操作模式或正常電壓操作模式的優劣。第4圖繪示依據不同的級交錯參數β分別操作在低電壓操作模式或正常電壓操作模式的時序圖。如第4圖左上角的方塊所示，假設在β較大的情況下，也就是分散程度較差的情況下，將記憶體裝置操作在低電壓操作模式的情形。假設此時記憶體指令都集中在Bank 0(B0)，依據表2，在本揭露的低電壓操作模式時，tRL(讀取等待時間)為2個時脈周期，tRTP(讀取指令RD到預充電指令PRE的等待時間)為3個時脈周期，tRP(預充電指令到啟動指令之間的等待時間)為1個時脈周期，tRCD(列指令到行指令之間的等待時間)為1個時脈周期，也就是說，第一個讀取指令到下一個讀取指令之間需要7個時脈周期。

如第4圖左下角的方塊所示，假設在β較大的情況下，也就是分散程度較差的情況下，將記憶體裝置操作在正常電壓操作模式的情形。依據表2，在正常電壓操作模式時，tRL為1個時脈周期，tRTP為2個時脈周期，tRP為1個時脈周期，tRCD為1個時脈周期，也就是說，第一個讀取指令到下一個讀取指令之間需要5個時脈周期。

因此，如果在β較大的情況下，將記憶體裝置操作在低電壓操作模式，執行一讀取指令會延遲兩個時脈周期，如果之後都在同一記憶體庫執行讀取指令，則會累積兩個時脈周期乘以記憶體控制指令的數量，而會產生很大的延遲。

另一方面，假設在β較小的情況下，也就是分散程度較平均的情況下，將記憶體裝置操作在低電壓操作模式，如第4圖右上角的方塊所示。此時，tRL一樣為2個時脈周期，但是由於記憶體控制指令分散在不同記憶體庫，因此可在等待時間中同時執行Bank 2(B2)的記憶體控制指令ACT及RD，而假設在Bank 0(B0)的讀取指令之後間隔2個時脈周期再在Bank 2(B2)執行啟動指令，tRCD為1個時脈周期，則在Bank 0的第一個讀取指令到下一個讀取指令之間共需要4個時脈周期。

又如第4圖右下角的方塊所示，假設在β較小的情況下，也就是分散程度較平均的情況下，將記憶體裝置操作在正常電壓操作模式。此時，tRL為1個時脈周期，在Bank 0(B0)的讀取指令之後在Bank 2(B2)執行啟動指令之間的等待時間也為2個時脈周期，tRCD為1個時脈周期，也就是說，第一個讀取指令到下一個讀取指令之間也是需要4個時脈周期。

由上述內容可知，在β較大的情況下，若將記憶體裝置操作在低電壓操作模式，執行每一讀取指令會延遲兩個時脈周期，此時會影響記憶體裝置的效能，因此可設定β較大的情況下操作在正常電壓操作模式，即不會有上述之執行每一讀取指令會延遲兩個時脈周期的情況產生。而在β較小的情況下，將記憶體裝置操作在低電壓操作模式則不會產生延遲，因此可設定β較小的情況下操作在低電壓操作模式。

在另一實施例中，分析模組330分析儲存於多個指令佇列之多個記憶體控制指令之總量，例如分析一個記憶體級中不同記憶體庫的多個指令佇列單元313的多個記憶體控制指令之總量以產生一請求數量參數N_Qr，其中N_Qr愈大代表此記憶體級中的指令佇列有較多的記憶體控制指令，而N_Qr愈小代表此記憶體級中的指令佇列有較少的記憶體控制指令。分析模組330再根據此請求數量參數N_Qr產生控制參數，例如可設定一臨界值N_Qrth，若請求數量參數N_Qr高於臨界值N_Qrth，則產生正常電壓參數，若請求數量參數N_Qr低於臨界值N_Qrth，則產生低電壓參數。

請參照第5圖，第5圖比較了在不同的請求數量參數N_Qr的情況下操作在低電壓操作模式或正常電壓操作模式的優劣。第5圖繪示依據不同的請求數量參數N_Qr分別操作在低電壓操作模式或正常電壓操作模式的時序圖。如第5圖左上角的方塊所示，假設在N_Qr較小的情況下，也就是記憶體控制指令數目少的情況下，在第5圖之例中，係假設只有一個記憶體控制指令的情況下，將記憶體裝置操作在低電壓操作模式時的情形，此時tRL為2個時脈周期。又如第5圖左下角的方塊所示，假設在N_Qr較小的情況下，將記憶體單元操作在正常電壓操作模式時，tRL為1個時脈周期。

因此，如果在N_Qr較小的情況下，將記憶體單元操作在低電壓操作模式，相較於操作在正常電壓操作模式，執行一讀取指令會延遲一個時脈周期，並且由於記憶體控制指令之總量較少(在此例中後續沒有指令)，因此延遲的時脈周期也不多。

另一方面，假設在N_Qr較大的情況下，也就是記憶體控制指令數目多的情況下，將記憶體單元操作在低電壓操作模式，如第5圖右上角的方塊所示。此時，tRL一樣為2個時脈周期，但是由於記憶體控制指令數目多，也就是後續中還有指令要執行，因此tRTP為3個時脈周期，則在bank 0的第一個讀取指令到下一個讀取指令之間共需要7個時脈周期。

又如第5圖右下角的方塊所示，假設在N_Qr較大的情況下，也就是記憶體控制指令數目多的情況下，將記憶體單元操作在正常電壓操作模式。此時，tRL為1個時脈周期，tRTP為2個時脈周期，tRP為1個時脈周期，tRCD為1個時脈周期，也就是說，第一個讀取指令到下一個讀取指令之間需要5個時脈周期。

因此，如果在N_Qr較大的情況下，將記憶體單元操作在低電壓操作模式，相較於操作在正常電壓操作模式，執行一讀取指令會延遲兩個時脈周期，並且由於記憶體控制指令之總量較多，因此延遲的時脈周期會更多。

由上述內容可知，在N_Qr較小的情況下，若將記憶體單元操作在低電壓操作模式，執行每一讀取指令會延遲較少的時脈周期，因此分析模組330例如可設定一臨界值N_Qrth，在N_Qr低於臨界值N_Qrth的情況下操作在低電壓操作模式。而在N_Qr較大的情況下，將記憶體單元操作在低電壓操作模式則會產生較多延遲，因此分析模組330可設定N_Qr高於臨界值N_Qrth的情況下操作在正常電壓操作模式，以避免影響記憶體裝置的效能。

在又一實施例中，分析模組330更可同時分析級交錯參數β以及請求數量參數N_Qr來決定記憶體單元是操作在正常電壓操作模式或者低電壓操作模式。例如，分析模組330更判斷級交錯參數β以及請求數量參數N_Qr的一乘積S是否大於一臨界值Sth，若乘積S大於臨界值Sth，則產生代表正常電壓操作模式之控制參數，若乘積S小於臨界值Sth，則產生代表低電壓操作模式之控制參數。

在其他實施例中，切換模組340更根據控制參數以及記憶體320的某一記憶體級中之操作狀態決定是否發出一切換指令。例如，某一記憶體級之操作狀態為一爆發模式(burst mode)，也就是將資料D1經由記憶體控制器311傳回處理器時，為了避免影響資料的傳輸，切換模組340不發出切換指令，或者指令緩衝器317則緩衝切換模組340發出的切換指令而不進行切換電壓的操作。又或者在某一記憶體級之操作狀態為一讀取模式或一寫入模式時，為了避免影響資料的讀取或寫入，切換模組340不發出切換指令，或者指令緩衝器317也會緩衝切換模組340發出切換指令而不進行切換電壓的操作。

第6圖繪示依據本揭露的一實施例用於如第1圖的記憶體系統100的記憶體控制方法的流程圖。首先，執行步驟S610：判斷特定記憶體級之操作狀態是否為一爆發模式。在步驟S610中，若特定記憶體級之操作狀態是爆發模式，則不發出切換指令，若特定記憶體級之操作狀態不是爆發模式，則執行步驟S620，判斷特定記憶體級之操作狀態是否為一讀取模式或一寫入模式。在步驟S620中，若特定記憶體級之操作狀態是讀取模式或寫入模式，則不發出該切換指令，若特定記憶體級之操作狀態並非讀取模式也並非寫入模式，則執行步驟S630，分析對應至特定記憶體級之多個記憶體控制指令之狀態，以產生一控制參數。之後執行步驟S640，判斷控制參數是否代表一正常電壓操作模式。若在步驟S640中，控制參數代表正常電壓操作模式，則執行步驟S650，判斷目前之操作模式是否為正常電壓操作模式。若在步驟S650中，目前之操作模式為正常電壓操作模式，則執行步驟S660，不發出切換指令。若在步驟S650中，目前之操作模式並非正常電壓操作模式，則執行步驟S670，發出第二切換指令。

同樣的，在步驟640中，若控制參數不是代表正常電壓操作模式，則執行步驟S680，判斷目前之操作模式是否為一低電壓操作模式。若在步驟S680中，目前之操作模式為低電壓操作模式，則執行步驟S660，不發出切換指令。若在步驟S680中，目前之操作模式並非低電壓操作模式，則執行步驟S690，發出第一切換指令。

上述的流程圖僅為一舉例說明，本揭露並不限定上述步驟的順序，本領域技術人員可依據實際應用調整執行順序，或者重複執行上述步驟。

第7圖繪示依據本揭露的記憶體控制方法的模擬結果的示意圖。在第7圖中，使用處理器、記憶體裝置及記憶體控制器來模擬六種軟體組合(Mix~Mix6)。在此模擬中，設定每次切換需要5%的IDD4W的功率消耗，每次切換還需要一個時脈周期，將Sth設為0.5，每次取樣級交錯參數β以及請求數量參數N_Q的周期為10個時脈周期，決定每一次切換的周期為50個時脈周期，初始設定記憶體在低電壓操作模式，模擬的時間為10M的處理器時脈周期。第7圖中，BW_s(GB/s)代表使用本揭露的記憶體控方法做切換的頻寬，而BW_n(GB/s)代表不切換電壓的頻寬，△BW(%)則代表頻寬的變化百分比。△E_ff(%)代表能量效率的變化百分比，能量效率定義為每個位元的讀取或寫入所消耗的能量的倒數，也就是每位元消耗的讀取或寫入所消耗的能量愈少，能量效率愈高。而γ定義為頻寬*能量效率，γ_s代表使用本揭露的記憶體控方法做切換的值，γ_n代表不切換電壓的值，△γ代表頻寬*能量效率的變化百分比。也就是說，本揭露可同時考量的下降的頻寬和節省的能量消耗來決定γ，γ愈大則代表能量效率愈高，下降的頻寬愈低，則系統效能愈好。

根據上述實施例，提供了一種記憶體系統及記憶體控制方法，分析多個記憶體控制指令之狀態以產生控制參數，並根據控制參數、記憶體裝置之目前操作模式、及特定記憶體級之操作狀態決定是否發出切換指令，再根據切換指令將記憶體裝置切換於低電壓操作模式或正常電壓操作模式之間。本揭露可在不改變記憶體裝置之操作頻率的情況下節省記憶體系統的功率消耗，可維持較高的頻寬，相較於習知的降低功率消耗的記憶體可保持匯流排原本的時脈頻率。另外，由於記憶體裝置及記憶體控制器的操作頻率不需要改變，整個記憶體系統不需要複雜的電路設計，也更容易操作。

綜上所述，雖然本揭露已以多個實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體系統

110‧‧‧記憶體控制器

120‧‧‧記憶體裝置

112‧‧‧分析模組

114‧‧‧切換模組

C1‧‧‧記憶體控制指令

C2‧‧‧控制參數

Cs‧‧‧目前操作模式

Cm‧‧‧切換指令

Claims

一種記憶體系統，包括：一記憶體裝置，包含複數個記憶體內部電路與一記憶體陣列，該些記憶體內部電路係與該記憶體陣列電性連接，該記憶體陣列包括複數個記憶體級(Rank)，該些記憶體級包括一特定記憶體級；以及一記憶體控制器，包括：一分析模組，用以分析對應至該特定記憶體級之複數個記憶體控制指令之狀態，以產生一控制參數；及一切換模組，用以根據該控制參數、該特定記憶體級之一目前操作模式、及該特定記憶體級之一操作狀態(state)，決定是否發出一切換指令，該切換指令包含一第一切換指令及一第二切換指令；其中，當該記憶體裝置接收到該第一切換指令時，該特定記憶體級與至少部分之該些記憶體內部電路由一正常電壓操作模式切換至一低電壓操作模式。
如申請專利範圍第1項所述的記憶體系統，其中該記憶體控制器更包括對應至該特定記憶體級之複數個指令佇列(command queue)，該分析模組更用以分析該些記憶體控制指令儲存於該些指令佇列之狀態，來產生一級交錯(rank interleave)參數，該分析模組並根據該級交錯參數產生該控制參數。
如申請專利範圍第1項所述的記憶體系統，其中該記憶體控制器更包括對應至該特定記憶體級之複數個指令佇列，該分析模組更用以分析儲存於該些指令佇列之該些記憶體控制指令之總量，以產生一請求數量參數，並根據該請求數量參數產生該控制參數。
如申請專利範圍第1項所述的記憶體系統，其中該記憶體控制器更包括對應至該特定記憶體級之複數個指令佇列，該分析模組更用以分析該些記憶體控制指令儲存於該些指令佇列之狀態，來產生一級交錯參數，並分析儲存於該些指令佇列之該些記憶體控制指令之總量，以產生一請求數量參數，該分析模組根據該級交錯參數以及該請求數量參數產生該控制參數。
如申請專利範圍第4項所述的記憶體系統，其中該分析模組更用以判斷該級交錯參數以及該請求數量參數的一乘積是否大於一臨界值，若該乘積大於該臨界值，則產生代表該正常電壓操作模式之該控制參數。
如申請專利範圍第5項所述的記憶體系統，其中該切換模組更用以判斷該特定記憶體級之該目前操作模式為該正常電壓操作模式或該低電壓操作模式，當該目前操作模式為該低電壓操作模式，則發出該第二切換指令，以將該特定記憶體級與至少部分之該些記憶體內部電路由該低電壓操作模式切換至該正常電壓操作模式。
如申請專利範圍第1項所述的記憶體系統，其中該切換模組更用以判斷該特定記憶體級之該操作狀態是否為一爆發模式，若該特定記憶體級之該操作狀態為該爆發模式，則不發出該切換指令。
如申請專利範圍第1項所述的記憶體系統，其中該切換模組更用以判斷該特定記憶體級之該操作狀態是否為一讀取模式或一寫入模式，若該特定記憶體級之該操作狀態為該讀取模式或該寫入模式，則不發出該切換指令。
如申請專利範圍第1項所述的記憶體系統，其中該記憶體內部電路包含複數個時序相關電路及複數個時序獨立電路，當該記憶體裝置接收到該第一切換指令時，該些時序獨立電路由該正常電壓操作模式切換至該低電壓操作模式。
如申請專利範圍第9項所述的記憶體系統，其中該些時序相關電路包含複數個接收器、一記憶體陣列、一位元線感測放大器、一晶片外驅動電路、一資料輸入/輸出脈衝電路以及一資料輸入/輸出電路。
如申請專利範圍第9項所述的記憶體系統，其中該些時序獨立電路包含一列請求處理電路、一列預解碼器、一總體字元線解碼器、一局部字元線解碼器、一行請求處理電路、一行解碼器、一位元線開關驅動器、一局部字元線驅動器、一資料放大器、一資料輸入緩衝電路以及一資料輸出緩衝電路。
一種用於一記憶體系統的記憶體控制方法，該記憶體系統包括一記憶體裝置及一記憶體控制器，該記憶體裝置包含複數個記憶體內部電路與一記憶體陣列，該些記憶體內部電路係與該記憶體陣列電性連接，該記憶體陣列包括複數個記憶體級(Rank)，該些記憶體級包括一特定記憶體級，該記憶體控制方法包括：分析對應至該特定記憶體級之複數個記憶體控制指令之狀態，以產生一控制參數；根據該控制參數、該特定記憶體級之一目前操作模式、及該特定記憶體級之一操作狀態，決定是否發出一切換指令，該切換指令包含一第一切換指令及一第二切換指令；以及當該記憶體裝置接收到該第一切換指令時，將該特定記憶體級與至少部分之該些記憶體內部電路由一正常電壓操作模式切換至一低電壓操作模式。
如申請專利範圍第12項所述的記憶體控制方法，該記憶體控制器包括對應至該特定記憶體級之複數個指令佇列，其中分析對應至該特定記憶體級之該些記憶體控制指令之狀態以產生該控制參數的步驟包含：分析該些記憶體控制指令儲存於該些指令佇列之狀態，來產生一級交錯參數；以及根據該級交錯參數產生該控制參數。
如申請專利範圍第12項所述的記憶體控制方法，該記憶體控制器包括對應至該特定記憶體級之複數個指令佇列，其中分析對應至該特定記憶體級之該些記憶體控制指令之狀態以產生該控制參數的步驟包含：分析儲存於該些指令佇列之該些記憶體控制指令之總量，以產生一請求數量參數；以及根據該請求數量參數產生該控制參數。
如申請專利範圍第12項所述的記憶體控制方法，該記憶體控制器更包括對應至該特定記憶體級之複數個指令佇列，其中分析對應至該特定記憶體級之該些記憶體控制指令之狀態以產生該控制參數的步驟包含：分析該些記憶體控制指令儲存於該些指令佇列之狀態，來產生一級交錯參數；分析儲存於該些指令佇列之該些記憶體控制指令之總量，以產生一請求數量參數；以及根據該級交錯參數以及該請求數量參數產生該控制參數。
如申請專利範圍第15項所述的記憶體控制方法，其中分析對應至該特定記憶體級之該些記憶體控制指令之狀態以產生該控制參數的步驟更包含：判斷該級交錯參數以及該請求數量參數的一乘積是否大於一臨界值，若該乘積大於該臨界值，則產生代表該正常電壓操作模式之該控制參數。
如申請專利範圍第16項所述的記憶體控制方法，其中根據該控制參數、該特定記憶體級之該目前操作模式、及該特定記憶體級之該操作狀態決定是否發出該切換指令的步驟包含：判斷該特定記憶體級之該目前操作模式為該正常電壓操作模式或該低電壓操作模式，當該目前操作模式為該低電壓操作模式，則發出該第二切換指令，以將該特定記憶體級與至少部分之該些記憶體內部電路由該低電壓操作模式切換至該正常電壓操作模式。
如申請專利範圍第12項所述的記憶體控制方法，其中根據該控制參數、該特定記憶體級之該目前操作模式、及該特定記憶體級之該操作狀態決定是否發出該切換指令的步驟更包含：判斷該特定記憶體級之該操作狀態是否為一爆發模式，若該特定記憶體級之該操作狀態為該爆發模式，則不發出該切換指令。
如申請專利範圍第12項所述的記憶體控制方法，其中根據該控制參數、該特定記憶體級之該目前操作模式、及該特定記憶體級之該操作狀態決定是否發出該切換指令的步驟更包含：判斷該特定記憶體級之該操作狀態是否為一讀取模式或一寫入模式，若該特定記憶體級之該操作狀態為該讀取模式或該寫入模式，則不發出該切換指令。
如申請專利範圍第12項所述的記憶體控制方法，其中該記憶體包含複數個時序相關電路及複數個時序獨立電路，其中將該特定記憶體級與至少部分之該些記憶體內部電路由該正常電壓操作模式切換至該低電壓操作模式的步驟包含：當該記憶體裝置接收到該第一切換指令時，將該些時序獨立電路由該正常電壓操作模式切換至該低電壓操作模式。
如申請專利範圍第19項所述的記憶體控制方法，其中該些時序相關電路包含複數個接收器、一記憶體陣列、一位元線感測放大器、一晶片外驅動電路、一資料輸入/輸出脈衝電路以及一資料輸入/輸出電路。
如申請專利範圍第19項所述的記憶體控制方法，其中該些時序獨立電路包含一列請求處理電路、一列預解碼器、一總體字元線解碼器、一局部字元線解碼器、一行請求處理電路、一行解碼器、一位元線開關驅動器、一局部字元線驅動器、一資料放大器、一資料輸入緩衝電路以及一資料輸出緩衝電路。