JP2002175216A - 行及び列コマンドを同時供給するためのシステム及び方法 - Google Patents

行及び列コマンドを同時供給するためのシステム及び方法

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JP2002175216A JP2001300730A JP2001300730A JP2002175216A JP 2002175216 A JP2002175216 A JP 2002175216A JP 2001300730 A JP2001300730 A JP 2001300730A JP 2001300730 A JP2001300730 A JP 2001300730A JP 2002175216 A JP2002175216 A JP 2002175216A
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Abstract

(57)【要約】 【課題】 メモリシステムにおいて列と行の同時処理を
行うシステム及び方法を提供する。 【解決手段】 メモリコントローラ１１０は、列チップ
選択信号をメモリデバイス１３０に送信するための通信
経路５０と、行チップ選択信号をメモリデバイス１３０
に送信するための通信経路６０とを介して各メモリデバ
イスに接続される。２つのチップ選択信号により、メモ
リデバイスにおける行処理と同時にメモリデバイスにお
いて列処理を実行する。さらに、メモリデバイスに列コ
マンドを送る列コマンド通信経路７０、メモリデバイス
に列コマンドのための列アドレスを送る列アドレス通信
経路７５と、メモリデバイスに行コマンドを送る行コマ
ンド通信経路８０と、メモリデバイスに行コマンドのた
めの行アドレスを送る行アドレス通信経路８５と、を設
ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にメモリシス
テムに関し、特に別々のデバイス選択機構を有するメモ
リシステムにおいて、列及び行コマンドを同時に供給す
るシステム及び方法に関する。
【０００２】
【従来の技術】一般的なメモリシステムは、メモリコン
トローラと、これに接続した、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）などのメモリデバイスとを含
む。プロセッサがメモリコントローラの機能を果たすシ
ステムもあり、ここでは、メモリコントローラという用
語はこのようなプロセッサも含む。メモリデバイスは通
常メモリモジュールに配置され、このモジュールはメモ
リインターフェースを介してメモリコントローラに接続
している。メモリインターフェースは、メモリコントロ
ーラとメモリデバイスとの通信を可能にする。例えば、
メモリインターフェースは、チップ選択ライン、アドレ
スバスライン、コマンド信号ライン、及びデータバスラ
インを含んでもよい。
【０００３】より高性能でより大容量のコンピュータに
対する要望がますます高まる結果、より高速かつより高
効率のメモリシステムが求められている。コンピュータ
においては、中央演算装置（ＣＰＵ）からの指示が実行
されると、情報及びデータは継続的にメモリコントロー
ラからメモリデバイスに、あるいはメモリデバイスから
メモリコントローラに送信される。コンピュータの作業
負荷が大きく、かつ同時に複数のアプリケーションを実
行している場合、メモリシステムでは、読出し及び書込
みトラフィックが集中する。データはメモリコントロー
ラとメモリデバイスとの間を常に移動しているため、メ
モリシステムの効率を上げる一つの方法として、データ
バスラインにおけるデータハンド幅及びコマンド信号ラ
インにおけるコマンドバンド幅を高める方法がある。デ
ータバンド幅及びコマンドバンド幅とは、それぞれ、所
定時間において、メモリコントローラからメモリデバイ
スへ、あるいはメモリデバイスからメモリコントローラ
へ転送されるデータ及び情報の量であると考えられる。
【０００４】ダブルデータレートシンクロナスＤＲＡＭ
（ＤＤＲ）システムなど、従来のメモリシステムには一
秒当たり約１．６ギガバイトのピークデータハンド幅を
有するものもあるが、これら従来のメモリシステムは、
通常、たいていのコンピュータアプリケーションで約６
５％の効率しか達成できない。この理由の一部として
は、メモリコントローラが、次のコマンドを発生するた
めには、メモリデバイスの処理に対する準備ができるま
で待機しなければならないことがある。例えば、ＤＤＲ
システムが読出し処理を実行するには、読出すべきデー
タを有するメモリデバイスの部分を予め充電して起動し
なければならない。この関連部分の予備充電及び起動
後、この部分についての次の処理が開始できるまでＤＤ
Ｒシステムが待機しなければならないというタイミング
の制約がある。このタイミング制約は、行（ロウ）から
列（コラム）の復号時間または遅延を表す、ｔＲＣＤと
して一般的に知られている。
【０００５】図１には、従来技術のＤＤＲシステムのタ
イミング図が例示されている。この例においては、ＤＤ
Ｒシステムはメモリデバイスの２つの別々のサブアレイ
から読出しを要求する。このタイミング図中、上に示し
た信号は、このメモリデバイスに対する単一のチップ選
択信号１０を表し、下に示した信号は、メモリコントロ
ーラから発生したコマンド信号２０を表している。チッ
プ選択信号１０がローレベルの間、メモリデバイスがメ
モリコントローラにより選択され、関連するコマンドを
実行する。ここで、メモリコントローラは、メモリデバ
イスの第１のサブアレイからデータを読出す第１の読出
しコマンド２２、メモリデバイスの第２のサブアレイを
予備充電して起動する予備充電コマンド２３及び起動コ
マンド２４、及びメモリデバイスの第２のサブアレイか
らデータを読出す読出しコマンド２８を送出する。タイ
ミングの関係を示すクロックカウントは、デバイスの速
度グレード、処理の頻度、含まれるメモリの量を含む多
数の要因に依存するため、図示されるタイミングは本質
的に例示にすぎない。ＤＤＲメモリシステム固有の制限
のため、読出し及び予備充電コマンド２２と２３は、順
次に実行することしかできない。タイミングブロック２
６の長さは、システムが、第２のサブアレイへの第２読
出しコマンド２８の開始までに待機しなければならない
タイミング制約ｔＲＣＤを表す。ＤＤＲシステムがこれ
らのコマンドを順次実行し、ｔＲＣＤの経過を待ってか
ら第２のコマンドを開始しなければならないことから、
メモリデバイスとメモリコントローラとの間のデータバ
スラインは、第１の読出しコマンドによるデータ読出し
の送信と第２の読出しコマンドによるデータ読出しの送
信のあいだ空のままである。データバスラインは、予備
充電期間、起動期間およびｔＲＣＤタイミング制約のあ
いだは使用されない。この結果、データバスラインが有
効に使用されず、データバンド幅の問題が生じる。
【０００６】ランバスＤＲＡＭ（ＲＤＲＡＭ）システム
などの他のメモリシステムでは、データバンド幅の効率
を高めるための解決策が考案されている。ＲＤＲＡＭシ
ステムにおいては、コマンドをメモリコントローラから
メモリデバイスに１クロックで送信せず、コマンドをパ
ケットフォーマットにまとめる。コマンドは、多数クロ
ック、通常８クロックエッジでメモリデバイスに送ら
れ、各クロックエッジがそのパケットの一部の送信に使
用される。コマンドパケットは、そのサイズの大きさの
ために、ＤＤＲシステムでは順次実行していたロウ及び
コラムコマンドを同時に実行できる情報の符号化が可能
である。例えば、予備充電または起動がロウコマンドで
あり、読出しがコラムコマンドである。これにより、コ
マンドバンド幅が改善されるとともに、データバンド幅
をより効率よく使用できるようになる。
【０００７】
【発明が解決しようとする課題】しかしながら、パケッ
トの送信には多数のクロックが必要なため、ある程度の
遅延が生じる。例えば、４００メガヘルツのシステムで
は、８クロックエッジにはコマンドパケットの送信のた
めに１０ナノ秒が必要である。したがって、遅延を生じ
ることなくデータバンド幅を高める、ロウ及びコラムコ
マンドの同時供給システム及び方法が求められている。
【０００８】
【課題を解決するための手段】ここで本発明では、デー
タ及び信号を少なくとも１つのメモリデバイスに送信
し、データ及び信号を前記少なくとも１つのメモリデバ
イスから受信するメモリコントローラと、前記少なくと
も１つのメモリデバイスに第１の選択信号を送り、列コ
マンドを実行するために前記少なくとも１つのメモリデ
バイスを選択する第１の選択通信経路と、前記少なくと
も１つのメモリデバイスに第２の選択信号を送り、列処
理と同時に行コマンドを実行するために前記少なくとも
１つのメモリデバイスを選択する第２の選択通信経路
と、を備えるメモリシステムとすることができる。
【０００９】また、前記メモリデバイスに列コマンドを
送る列コマンド通信経路と、前記メモリデバイスに前記
列コマンドのための列アドレスを送る列アドレス通信経
路と、前記メモリデバイスに行コマンドを送る行コマン
ド通信経路と、前記メモリデバイスに前記行コマンドの
ための行アドレスを送る行アドレス通信経路と、をさら
に備えるメモリシステムとしてもよい。
【００１０】また、前記少なくとも１つのメモリデバイ
スは複数のメモリデバイスを含み、各メモリデバイス
は、第１の選択通信経路及び第２の選択通信経路により
前記メモリコントローラに接続し、前記第１の選択通信
経路は前記メモリデバイスに第１の選択信号を送り、前
記メモリデバイスを、そのメモリセルアレイにおいて列
コマンドを実行するために選択し、前記第２の選択通信
経路は前記メモリデバイスに第２の選択信号を送り、前
記メモリデバイスを、そのメモリセルアレイにおいて前
記列処理と同時に行コマンドを実行するために選択する
メモリシステムとしてもよい。
【００１１】また、前記メモリセルアレイを有する前記
少なくとも１つのメモリデバイスをランクと呼び、前記
少なくとも１つのメモリデバイスは、バンクと呼ばれる
複数のサブアレイにさらに分割され、前記ランクは少な
くとも第１のバンクと第２のバンクを有するメモリシス
テムとしてもよい。
【００１２】また、前記第１の選択通信経路は、第１の
選択信号を、前記第１のバンクにおいて列コマンドを実
行するために前記ランクに送り、前記第２の選択通信経
路は、第２の選択信号を、前記第２にバンクにおいて行
コマンドを前記列処理と同時に実行するために前記ラン
クに送るメモリシステムとしてもよい。
【００１３】また、前記列コマンドは、前記少なくとも
１つのメモリデバイスからデータを読出すための読出し
コマンドと、前記少なくとも１つのメモリデバイスにデ
ータを書き込むための書込みコマンドとを含むメモリシ
ステムとしてもよい。
【００１４】また、前記行コマンドは、前記少なくとも
１つのメモリデバイスまたはその一部を予備充電するた
めの予備充電コマンドと、前記少なくとも１つのメモリ
デバイスの一部を起動するための起動コマンドと、前記
少なくとも１つのメモリデバイスまたはその一部を低パ
ワー状態にするためのパワーダウンコマンドと、前記少
なくとも１つのメモリデバイスまたはその一部をリフレ
ッシュするためのセルフリフレッシュコマンドとを含む
メモリシステムとしてもよい。
【００１５】さらに、メモリセルアレイを有するメモリ
デバイスであって、前記メモリセルアレイの第１の部分
において列処理を実行するために前記メモリデバイスを
選択する列チップ選択信号を受信するための列チップ選
択ピンと、前記メモリセルアレイの第２の部分において
行処理を前記列処理と同時に実行するために前記メモリ
デバイスを選択する行チップ選択信号を受信するための
行チップ選択ピンと、前記列処理のための列コマンドを
受信する列コマンドピンと、前記列コマンドための列ア
ドレスを受信する列アドレスピンと、前記行処理のため
の行コマンドを受信する行コマンドピンと、前記行コマ
ンドのための行アドレスを受信する行アドレスピンと、
を備える、メモリデバイスとすることもできる。
【００１６】また、前記メモリデバイスは、バンクと呼
ばれる複数のサブアレイにさらに分割され、前記メモリ
デバイスは、少なくとも第１のバンク及び第２のバンク
を有するメモリデバイスとしてもよい。
【００１７】また、前記列処理はメモリデバイスの前記
第１のバンクにおいて実行され、前記行処理は前記第２
のバンクにおいて同時に実行されるメモリデバイスとし
てもよい。
【００１８】また、前記列コマンドは、前記少なくとも
１つのメモリデバイスからデータを読出すための読出し
コマンドと、前記少なくとも１つのメモリデバイスにデ
ータを書き込むための書込みコマンドとを含むメモリデ
バイスとしてもよい。
【００１９】また、前記行コマンドは、前記少なくとも
１つのメモリデバイスまたはその一部を予備充電するた
めの予備充電コマンドと、前記少なくとも１つのメモリ
デバイスの一部を起動するための起動コマンドと、前記
少なくとも１つのメモリデバイスまたはその一部を低パ
ワー状態にするためのパワーダウンコマンドと、前記少
なくとも１つのメモリデバイスまたはその一部をリフレ
ッシュするためのセルフリフレッシュコマンドとを含む
メモリデバイスとしてもよい。
【００２０】さらに、メモリコントローラと、メモリセ
ルアレイを有する少なくとも１つのメモリデバイスとを
含むメモリシステムにおいて、行及び列コマンドを同時
に供給する方法であって、前記メモリセルアレイにおい
て列処理を実行するために前記少なくとも１つのメモリ
デバイスを選択するステップと、前記メモリセルアレイ
において行処理を前記列処理と同時に実行するために前
記少なくとも１つのメモリデバイスを選択するステップ
と、前記列処理のための列コマンドを前記少なくとも１
つのメモリデバイスに送るステップと、前記列コマンド
のための列アドレスを前記少なくとも１つのメモリデバ
イスに送るステップと、前記行処理のための行コマンド
を前記少なくとも１つのメモリデバイスに送るステップ
と、前記行コマンドのための行アドレスを前記少なくと
も１つのメモリデバイスに送るステップと、を含む方法
とすることもできる。
【００２１】また、前記少なくとも１つのメモリデバイ
スは複数のメモリデバイスを含み、各メモリデバイス
は、第１の選択通信経路及び第２の選択通信経路により
前記メモリコントローラに接続し、前記第１の選択通信
経路は前記メモリデバイスに第１の選択信号を送り、前
記メモリデバイスを、そのメモリセルアレイにおいて列
コマンドを実行するために選択し、前記第２の選択通信
経路は前記メモリデバイスに第２の選択信号を送り、前
記メモリデバイスを、そのメモリセルアレイにおいて前
記列処理と同時に列コマンドを実行するために選択する
方法としもよい。
【００２２】また、前記メモリセルアレイを有する前記
少なくとも１つのメモリデバイスをランクと呼び、前記
少なくとも１つのメモリデバイスは、バンクと呼ばれる
複数のサブアレイにさらに分割され、前記ランクは少な
くとも第１のバンクと第２のバンクを有する方法としも
よい。
【００２３】また、前記列処理をメモリデバイスの前記
第１のバンクにおいて実行し、前記行処理を前記第２の
バンクにおいて同時に実行する方法としてもよい。
【００２４】また、前記列コマンドは、前記少なくとも
１つのメモリデバイスからデータを読出すための読出し
コマンドと、前記少なくとも１つのメモリデバイスにデ
ータを書き込むための書込みコマンドとを含む方法とし
てもよい。
【００２５】また、前記行コマンドは、前記少なくとも
１つのメモリデバイスまたはその一部を予備充電するた
めの予備充電コマンドと、前記少なくとも１つのメモリ
デバイスの一部を起動するための起動コマンドと、前記
少なくとも１つのメモリデバイスまたはその一部を低パ
ワー状態にするためのパワーダウンコマンドと、前記少
なくとも１つのメモリデバイスまたはその一部をリフレ
ッシュするためのセルフリフレッシュコマンドとを含む
方法としてもよい。
【００２６】さらに、メモリコントローラと、メモリセ
ルアレイを有する少なくとも１つのメモリデバイスとを
含むメモリシステムに関連して使用されるコンピュータ
読み取り可能な媒体であり、以下のステップを含むコン
ピュータ読取り可能なインストラクションが符号化され
ている前記コンピュータ読み取り可能な媒体であって、
前記ステップは、前記メモリセルアレイにおいて列処理
を実行するために前記少なくとも１つのメモリデバイス
を選択するステップと、前記メモリセルアレイにおいて
行処理を前記列処理と同時に実行するために前記少なく
とも１つのメモリデバイスを選択するステップと、前記
列処理のための列コマンドを前記少なくとも１つのメモ
リデバイスに送るステップと、前記列コマンドのための
列アドレスを前記少なくとも１つのメモリデバイスに送
るステップと、前記行処理のための行コマンドを前記少
なくとも１つのメモリデバイスに送るステップと、前記
行コマンドのための行アドレスを前記少なくとも１つの
メモリデバイスに送るステップと、を含む、コンピュー
タ読取り可能な媒体とすることもできる。
【００２７】また、前記少なくとも１つのメモリデバイ
スは複数のメモリデバイスを含み、各メモリデバイス
は、第１の選択通信経路及び第２の選択通信経路により
前記メモリコントローラに接続し、前記第１の選択通信
経路は前記メモリデバイスに第１の選択信号を送り、前
記メモリデバイスを、そのメモリセルアレイにおいて列
コマンドを実行するために選択し、前記第２の選択通信
経路は前記メモリデバイスに第２の選択信号を送り、前
記メモリデバイスを、そのメモリセルアレイにおいて前
記列処理と同時に列コマンドを実行するために選択する
媒体としてもよい。
【００２８】また、前記メモリセルアレイを有する前記
少なくとも１つのメモリデバイスをランクと呼び、前記
少なくとも１つのメモリデバイスは、バンクと呼ばれる
複数のサブアレイにさらに分割され、前記ランクは少な
くとも第１のバンクと第２のバンクを有する媒体として
もよい。
【００２９】また、前記列処理をメモリデバイスの前記
第１のバンクにおいて実行し、前記行処理を前記第２の
バンクにおいて同時に実行する媒体としてもよい。
【００３０】また、前記列コマンドは、前記少なくとも
１つのメモリデバイスからデータを読出すための読出し
コマンドと、前記少なくとも１つのメモリデバイスにデ
ータを書き込むための書込みコマンドとを含む媒体とし
てもよい。
【００３１】また、前記行コマンドは、前記少なくとも
１つのメモリデバイスまたはその一部を予備充電するた
めの予備充電コマンドと、前記少なくとも１つのメモリ
デバイスの一部を起動するための起動コマンドと、前記
少なくとも１つのメモリデバイスまたはその一部を低パ
ワー状態にするためのパワーダウンコマンドと、前記少
なくとも１つのメモリデバイスまたはその一部をリフレ
ッシュするためのセルフリフレッシュコマンドとを含む
媒体としてもよい。
【００３２】
【発明の実施の形態】図２は、本発明の実施形態を機能
させることができる、マザーボードレベルのメモリシス
テムを示す。メモリシステムは、メモリコントローラ１
１０と、ＤＲＡＭデバイスなどのメモリデバイス１３０
〜１４５とを含む。メモリコントローラ１１０は、例え
ばチップセットまたは中央処理装置でもよく、種々の情
報、例えばデータ、アドレス情報、及びコマンド情報を
メモリデバイス１３０−１４５に送信すべく適合されて
いる。メモリコントローラ１１０はさらに、データ及び
状態情報をメモリデバイス１３０−１４５から受信すべ
く適合されている。メモリシステムにおいて、メモリコ
ントローラ１１０はマザーボード２００に設けられてい
る。メモリデバイス１３０〜１４５は、メモリモジュー
ル１５０，１５５に設けられている。メモリモジュール
１５０，１５５は、コネクタ１６０，１６５を介してマ
ザーボード２００に接続している。メモリデバイス１３
０及び１３５は第１のメモリモジュール１５０に設けら
れ、メモリデバイス１４０及び１４５は第２のメモリモ
ジュール１５５に設けられている。本発明を機能させる
ことのできる他のメモリシステムでは、メモリモジュー
ル１５０，１５５に設けられたメモリデバイス１３０〜
１４５は異なる構成でもよく、また、メモリコントロー
ラ１１０は、図２に示されるメモリデバイスより多数ま
たは少数のメモリデバイスを制御してもよい。メモリシ
ステムにおいて、メモリコントローラ１１０とメモリデ
バイス１３０〜１４５との間に外付けのバッファまたは
レジスタ（図示せず）をさらに設け、メモリコントロー
ラによるインピーダンスを低減するとともにメモリシス
テムの電気的特性を高めてもよい。
【００３３】各メモリデバイス１３０〜１４５は、セル
のテーブルを有するメモリアレイであると考えられる。
これらのセルは電荷を保持する小型コンデンサであり、
メモリデバイス１３０〜１４５の構成に応じて、１ビッ
ト以上のデータを含む。図２のマザーボードレベルに示
されるように、各メモリデバイス１３０〜１４５を、マ
ザーボードにおけるメモリの論理的行（ロウ）、すなわ
ちランク（「ランク」）と呼ぶ。図のように、メモリデ
バイス１３０はランク０、メモリデバイス１３５はラン
ク１、メモリデバイス１４０はランク２、メモリデバイ
ス１４５はランク３である。各ランクのメモリセルアレ
イは、しばしば、さらに多数のサブアレイに分割され
る。これらのサブアレイのそれぞれを「バンク」と呼
ぶ。メモリデバイスレベルでは、各バンクは、メモリセ
ルのアレイに分割され、Ｎ行のメモリを有するメモリセ
ルサブアレイであると考えられる。この各行がＭ列に分
割される。
【００３４】図３は、図２のメモリシステムの階層構造
を示す図である。信号は、この階層を介して、メモリコ
ントローラ１１０からメモリデバイス１３０〜１４５内
のコンポーネントに移動する。階層の頂点にはメモリコ
ントローラ１１０がある。階層の第２のレベルはランク
（Rank）、例えば本実施形態ではランク０〜３で構成さ
れる。他の実施形態では、Ｘ個（Ｘは整数）のランクで
構成してもよい。階層の第３のレベルはバンク(Bank）
である。本実施形態では、各ランクが多数のバンク、例
えばバンク０〜Ｙ（Ｙは整数）に分割されている。ラン
ク０はバンク０〜Ｙを有し、ランク１〜３のそれぞれも
同様である。階層の第４レベルは、各ランクの各バンク
に対する「行（Row）」を含む。各バンクがメモリのＮ
行（Ｎは整数）を有するとすると、各ランクの各バンク
は、行０〜Ｎに関連する。例えば、ランク０、バンク０
は、ランク０、バンク０の行０〜Ｎに関連する。階層の
第５レベルは、各ランクにおける各バンクの各行に対す
る「列（Column）」を含む。各行がメモリセルのＭ列
（Ｍは整数）を有するとすると、各ランクの各バンクの
各行は、列０〜Ｍに関連する。例えば、ランク０、バン
ク０、行０は、ランク０、バンク０、行０の列０〜Ｍに
関連している。ランクがさらにバンクに分割されないメ
モリシステム、階層構造の第４レベルが列を含み、第５
レベルが行を含むメモリシステム、または異なる数のバ
ンク、行、列にランクが再分割されるメモリシステムを
形成することも考えられる。
【００３５】図４には、本発明の１実施形態によるメモ
リシステムが示されている。メモリシステムは、メモリ
コントローラ１１０、メモリデバイス１３０〜１４５、
及びメモリコントローラ１１０をメモリデバイス１３０
〜１４５に接続する通信ラインを含む。他の実施形態に
おいては、図４に示すより多数または少数のメモリデバ
イスを設けてもよい。通信ラインには、メモリデバイス
１３０すなわちランク０に接続された列チップ選択信号
５０（ＣＣＳ０）及び行チップ選択信号６０（ＲＣＳ
０）用の信号ラインを含む。同様に、列チップ選択信号
５２，５４，５６（ＣＣＳ１，ＣＣＳ２，ＣＣＳ３）及
び行チップ選択信号６２，６４，６６（ＲＣＳ１，ＲＣ
Ｓ２，ＲＣＳ３）用の信号ラインが、メモリデバイス１
３５，１４０，１４５（ランク１，２，３）のそれぞれ
に対して設けられている。ここで用いるチップ選択信号
とは、特定のメモリデバイス、あるメモリデバイスの特
定部分、またはメモリデバイスのグループを選択する任
意のタイプの信号である。選択されたデバイスまたは部
分にコマンドの入力を気づかせる信号としても考えられ
る。本実施形態では、各メモリデバイスすなわち各ラン
クごとに２つのチップ選択信号、すなわち列チップ選択
信号と行チップ選択信号があり、メモリシステム全体で
計８つのチップ選択信号が存在する。他の実施形態で
は、メモリデバイスの数またはデバイスメモリごとのチ
ップ選択信号の数が異なる可能性があるので、チップセ
レクトの数は、本発明より多いまたは少ないかもしれな
い。通信ラインは、さらに、列コマンド７０、列アドレ
ス７５、行コマンド８０及び行アドレス８５を送信する
ためのバスを含む。これらの４つの信号／バスラインは
それぞれ、メモリデバイス１３０〜１４５のすべてにそ
の信号を同報通信（broadcast）する。図を明瞭にする
ため、図４では、列コマンド７０と列アドレス７５を送
信するバスを１つのバスとして示し、行コマンド８０と
行アドレス８５を送信するバスを一つのバスとして示し
ている。他の実施形態では、各メモリデバイスに対し、
列コマンド、列アドレス、行コマンド、行アドレスを送
信する信号／バスラインを個別に設け、個々のメモリデ
バイス１３０〜１４５を別々に制御できるようにしてい
る。
【００３６】メモリデバイスすなわちランクの２つのチ
ップ選択信号は、メモリデバイス１３０〜１４５におけ
る行処理（row operations）と列処理（column operati
ons）の２種類の処理のための信号である。行処理は、
メモリデバイス１３０〜１４５のメモリアレイの行に関
連または影響する処理、あるいはメモリアレイの単数ま
たは複数の行の選択または利用に関する処理であると考
えられる。行処理の例には、予備充電処理及び起動処理
が含まれる。予備充電処理は基本的に、読出し処理のた
めにバンクの準備を行う。読出し処理に先立ち、しばし
ば「バンク」と呼ばれるメモリデバイスのサブアレイ内
のビットラインの電荷を予備充電処理により増大する。
次に、起動処理によって、読出すべきデータを保有する
サブアレイの特定行を選択し、その特定行の内容をペー
ジレジスタに記録する。読出すべきデータは、ページレ
ジスタから取り出され、データバスラインを介してメモ
リコントローラ１１０に送信される。
【００３７】列処理の例には、読出し処理及び書込み処
理を含む。予備充電を行わない読出し処理など、読出し
及び書込み処理の変形も列処理に含む。メモリデバイス
１３０のサブアレイの特定行からデータを読出すため、
この特定行を含むバンクの複数行が共有するバスライン
が予備充電されていない場合には、まずこれらのバスラ
インの予備充電を行う。また、このサブアレイの特定行
は、予備充電後に起動する必要がある場合もある。予備
充電及び起動のコマンドを実行すると、読み出すべきデ
ータはページレジスタに保存され、ここで読出しに備え
る。そして、ページレジスタの列を読み出す列読出しコ
マンドが出され、読出すべきデータを保有するページレ
ジスタに保存されたデータが選択及び抽出される。この
ページレジスタに保存された別のデータが次に必要なと
きには、別の列読出しコマンドを出す。ページレジスタ
は必要なデータを既に保有しているので、予備充電や起
動は不要である。ただし、読出しを要求される次のデー
タが、サブアレイの別の行あるいは別のサブアレイに保
存されている場合には、メモリシステムは、別の行から
のデータ読出しを行うために、ビットラインを予備充電
して、その別の行を起動する必要がある場合もある。例
えば、メモリシステムは、まずランク０、バンク０、行
０からの読出しを要求し、続いてランク０、バンク１、
行２からの読出しを要求してもよい。ランク０、バンク
１用のページレジスタが現在使用中であれば、予備充電
が必要である。一方、予備充電がすでに行われ、ランク
０、バンク１のページレジスタが現在使用中でなけれ
ば、行２の起動のみが要求される。行コマンドと列コマ
ンドの組合わせによる処理を、要求される全データを受
信するまで繰り返す。書込み処理も同様に、行コマンド
と列コマンドの組合わせにより実行する。
【００３８】１メモリデバイス（ランク）毎に２つのチ
ップ選択信号を有し、列コマンド７０、列アドレス７
５、行コマンド８０及び行アドレス８５を供給すること
により、メモリシステムは、行及び列のコマンドを同時
に供給及び実行できる。図４に示す構成を備えることに
より、メモリコントローラ１１０は、ＣＣＳ０５０、Ｒ
ＣＳ０６０、列コマンド７０、列アドレス７５、行コマ
ンド８０、及び行アドレス８５のすべてを、メモリデバ
イス１３０すなわちランク０に同時に供給できる。ＣＣ
Ｓ０５０とＲＣＳ０６０の同時送信により、メモリシス
テムは、メモリデバイス１３０すなわちランク０におい
て、行及び列コマンドを同時に実行できる。従来技術の
ＤＤＲメモリシステムでは、チップセレクトは１つのみ
しか設けられず、一時に行処理か列処理の何れかだけし
か実行できない。このように、行処理と列処理を別々に
かつ順次実行しなければならないＤＤＲメモリシステム
に対し、本発明によるメモリシステムの実施形態では、
行及び列処理の同時実行が可能である。例えば、本発明
のメモリシステムでは、ランク０のメモリアレイの第１
の部分を読出す列コマンドを実行すると同時に、ランク
０のメモリアレイの第２の部分を予備充電し、次の読出
しに備えて第２の部分を準備する行コマンドを実行する
こともできる。これにより、コマンドバンド幅が増加
し、その結果データバンド幅も増加する。これは、一度
に発生するコマンドが多ければ、その時間に転送されて
いるより多量のデータに変換されるためである。
【００３９】図５に、本発明の１実施形態によるメモリ
システムのタイミング図の一例を示す。同タイミング図
には、本発明の実施形態における、行及び列コマンドの
同時送信の効果が示されている。この例において、メモ
リシステムは、メモリデバイス１３０すなわちランク０
の特定部分に存在するデータの読出しを要求する読出し
を指示し、続いて、メモリデバイス１３５の別の部分に
あるデータの読出しを要求する別の読出しを指示する。
より詳細には、メモリコントローラは、ランク０、バン
ク０、行０からのデータを有するページレジスタに含ま
れるデータに対する第１の読出しを要求し、次にランク
１、バンク２、行１、列５に含まれるデータに対する第
２の読出しを要求する。この場合、ランク１、バンク２
のページレジスタは使用中であると仮定し、予備充電が
要求される。第２の読出しは、前記ページレジスタに既
に含まれるデータの読出しではないので、ランク１、バ
ンク２は、データ読出しのために予備充電して起動する
必要がある。
【００４０】図５に示すタイミング図の第１の信号は、
ランク０すなわちメモリデバイス１３０を選択するＣＣ
Ｓ０を表し、ＣＣＳ０がローレベルのとき、列コマンド
をランク０に関して実行可能にする。タイミング図の第
２の信号は、ランク１すなわちメモリデバイス１３５を
選択するＣＣＳ１を表し、ＣＣＳ１がローレベルのとき
列コマンドをランク１に関して実行可能にする。別の実
施形態においては、ＣＣＳ０とＣＣＳ１を、ＣＣＳ０と
ＣＣＳ１がハイレベルのときに列コマンドがランク０と
ランク１に関してそれぞれ実行可能になるよう構成して
もよい。第３の信号は、列コマンド７０（「ＣＣＭ
Ｄ」）を表す。タイミング図の第４の信号は、ＣＣＭＤ
７０に関連して使用される列アドレスを提供する、列ア
ドレス７５（「ＣＡ」）を表す。例えば、ＣＡは、ペー
ジレジスタからデータが読出される列アドレスを読出し
処理中に供給してもよい。タイミング図における第５の
信号は、ランク１すなわちメモリデバイス１３５を選択
するＲＣＳ１を表し、ＲＣＳ１がローレベルのとき行コ
マンドをランク１に関して実行可能にする。別の実施形
態においては、ＲＣＳ１がハイのとき行コマンドがラン
ク１に関して実行可能になるようＲＣＳ１を構成しても
よい。タイミング図の第６の信号は、行コマンド８０
（「ＲＣＭＤ」）を表す。タイミング図の第７の信号
は、ＲＣＭＤ８０に関連して使用される行アドレスを提
供する行アドレス８５（「ＲＡ」）を表す。例えば、Ｒ
Ａにより、メモリデバイスのある部分についての読出し
処理前に予備充電が必要な、メモリデバイスの部分の行
アドレスが与えられる。
【００４１】図５に示す例では、メモリコントローラ１
１０は行及び列コマンドを同時に送信し、行及び列コマ
ンドの同時実行を可能にする。ＣＣＭＤ７０には、ペー
ジレジスタに既に保有されるデータを読出すための列コ
マンドがある。この例では、ページレジスタは、ランク
０、バンク０、行０のデータを保有する。このデータ
は、ランク０、バンク０を予備充電し、ランク０、バン
ク０、行０を起動した後に得られる。列読出しコマンド
７１がＣＣＭＤ７０にあるのと同じクロックにおいて、
ランク１、バンク２の予備充電のための予備充電コマン
ド８１がＲＣＭＤ８０にあり、ランク１、バンク２を次
の読出し処理に供えて準備する。このクロックにおいて
は、ＣＣＳ０はローであるので、列読出しコマンド７１
がランク０に関することを示し、また、ＲＣＳ１もロー
なので、列予備充電コマンドがランク１に関することを
示す。ＣＡ７５のブロック７６は、ランク０、バンク
０、行０から読み出されるデータの列アドレスを提供す
る。この例では、ブロック７６は「列０」を示すので、
ランク０、バンク０、行０及び列０のデータを読出し
て、取り出す。ＲＡ８５のブロック８６は、予備充電が
行われる行アドレスを提供する。この例では、ブロック
８６は「バンク２」を示すので、ランク１、バンク２を
予備充電する。行処理及び列処理に対し、２つのチップ
選択信号及び別々のコマンドとアドレスラインを設けた
ため、行コマンドと列コマンドを順次実行する必要がな
く、これらのコマンドを同じクロックにおいて、例えば
４００メガヘルツのシステムでは２．５ナノ秒中に同時
に発生できる。コンフリクトが存在しないと仮定する
と、メモリシステムのどこにおいても同じクロックで、
行及び列の任意の２つの処理を同時に実行することがで
きる。したがって、コマンドがより圧縮して発生でき、
コマンドバンド幅が改良される。
【００４２】列及び行のコマンドを同時に発生できるの
で、行コマンドを出すために、列コマンドの完了を待つ
必要がない。図５に示した例のように、行コマンドと同
時に列コマンドを発生できることが有利になる場合もあ
る。すなわち、ランク０、バンク０、行０から列を読出
すと同時に、予備充電コマンド８１、及びこれに続く起
動コマンド８２を発生し、ランク１、バンク２を予備充
電する。行予備充電コマンド８１が列読出しコマンド７
１に続く必要がないため、次の列読出しコマンド７２
は、行予備充電コマンド８１が列読出しコマンド７１の
後に発生されなければならない場合に比べ１クロック早
く発生する。これにより、列読出しコマンド７２は１ク
ロック分引っ込み、これがデータバスラインにおける次
の読出しデータの早期転送をもたらす。言い換えると、
行及び列の同時処理により、第２読出しコマンド７２
を、第１読出しコマンド７１の発生後、より早いタイミ
ングで発生できる。こうして、ＣＣＭＤ７０によるコマ
ンドが圧縮され、コマンドバンド幅が改良される。
【００４３】また、データバスラインにデータが存在し
ない時間が短縮するため、データバンド幅も同様に改良
される。データバスラインは、データがこれを通過して
送信されていればビジーである。図５の例では、第１の
読出しコマンド７１が発生し、及び第２の読出しコマン
ド７２が発生し、第１の読出しデータ及び第２の読出し
データをそれぞれメモリコントローラ１１０に送信する
際、データバスラインはビジーである。しかしながら、
第１の読出しコマンド７１と第２の読出しコマンド７２
とのあいだ、データバスラインはビジーでない。これ
は、ランク１、バンク２が起動されなければならず、さ
らにランク１、バンク２が第２の読出しコマンド７２を
受け入れるにはタイミング制約ｔＲＰの経過が必要なた
めである。図５において、ＲＣＭＤ８０のブロック８２
は起動コマンドを表し、ブロック８３の長さはタイミン
グ制約ｔＲＣＤの長さを表す。ＲＡ８５のブロック８７
は、起動コマンド８２がランク１、バンク２、行１を起
動するためのフル行アドレス「行１」を提供する。第２
読出しコマンド７２には、ランク１、バンク２、行１、
列５のデータ読出しのため、ブロック７７において列ア
ドレス「列５」が与えられている。列読出しコマンド７
１に関連して行予備充電コマンド８１を発生することに
より、ランク１、バンク２は、１クロック早く第２読出
しコマンド７２を受ける準備ができ、この結果、第２読
出しデータがデータバスラインを介してメモリコントロ
ーラに１クロック早く送信される。したがって、本発明
の実施形態においてはデータバスラインがビジーな状態
をさらに維持するため、データバンド幅がより効率的に
使用される。
【００４４】他の実施方法においては、行及び列の同時
処理によりデータバンド幅がさらに改良される。例え
ば、図５においてＲＣＳ１６２がローになるのと同じク
ロックで、ＲＣＭＤ８０に予備充電コマンドを示すタイ
ミングブロック８１を有する代わりに、タイミングブロ
ック８１に起動コマンドを有する。そして、ＲＡ８５の
タイミングブロック８６により、起動すべき行のフル行
アドレスを供給する。この場合、予備充電コマンドは、
ＲＣＳ１６２がローになる前の、前クロックにおいて実
行される。この場合、２クロックの削減ができ、データ
バスラインがさらに圧縮され、より効率的に使用でき
る。さらに、書込みコマンドなど、他の列コマンドを第
１の列読出しコマンド７１と第２の列読出しコマンド７
２とのあいだに実行することもできるので、コマンド信
号ラインにおいてコマンドがより圧縮され、コマンドバ
ンド幅が増加する。よって、データバンド幅がさらに改
良される。
【００４５】図６は、本発明の１実施形態にしたがっ
て、行及び列のコマンドを同時供給するためにメモリシ
ステムを動作させるための処理を示している。メモリシ
ステムは、メモリコントローラ、メモリデバイス、及び
メモリシステムにおいて行及び列同時処理のために各メ
モリデバイスに設けられた個別の選択機構を含む。ブロ
ックＰ６００において、メモリシステムは、行コマンド
Ｒと列コマンドＣを同時に実行すべきかを判断する。あ
る実施形態では、行コマンドＲと列コマンドＣは特定の
１メモリデバイスにおいて同時に実行され、別の実施形
態では、行及び列コマンドＲ，Ｃは同時に異なるメモリ
デバイスに送られ、行コマンドＲは第１のメモリデバイ
スで実行され、列コマンドＣは第２のメモリデバイスで
実行される場合もある。ブロックＰ６１０において、行
コマンドＲと列コマンドＣが単一のメモリデバイスまた
は異なるメモリデバイスにおいて同時に実行される場合
には、列コマンドＣ及び行コマンドＲを実行するため
の、単数または複数のメモリデバイスを選択する。１実
施方法では、単一のメモリデバイスまたは異なるメモリ
デバイスのそれぞれはランクと呼ばれ、さらに、バンク
と呼ばれるサブアレイに分割されている。列コマンドＣ
は１バンクにおける処理を指示し、行コマンドＲは別の
バンクにおける処理を指示する。ブロックＰ６２０にお
いて、列コマンドＣと行コマンドＲを単一メモリデバイ
スまたは異なるメモリデバイスに供給する。ブロックＰ
６３０において、列コマンドＣの単数または複数の列ア
ドレス、及び行コマンドＲの単数または複数の行アドレ
スを単一のメモリデバイスあるいは異なるメモリデバイ
スに供給する。図６では、ブロックＰ６１０，Ｐ６２
０，Ｐ６３０を別々に示しているが、これらのブロック
を合成し、同一クロックで実行してもよい。各メモリデ
バイスに対して別々の選択機構が設けられていれば、ブ
ロックＰ６２０からのコマンド、ブロックＰ６３０から
のアドレス、行及び列コマンドが同時に発生し、行及び
列処理がメモリシステム内で同時に実行される。
【００４６】上記の説明では、本発明の特定実施形態に
言及したが、本発明の範囲を逸脱することなく、多くの
修正が可能である。例えば、行チップ選択信号及び列チ
ップ選択信号をランクに対して設けるのでなく、ランク
内の各バンクまたは選択されたバンクに設けてもよい。
これにより、各バンクまたは選択されたバンクを別々に
制御できるので、コマンド信号ラインを通過するコマン
ド及びデータバスラインを通過するデータを圧縮するこ
とにより、コマンドバンド幅がさらに増加するとともに
データバンド幅がより効率的に使用できる。別の例で
は、パワーダウンエントリまたはセルフリフレッシュエ
ントリなどのコマンドを行コマンドとして指定できる。
これにより、本発明のメモリシステムは、１ランクに対
して列読出しまたは列書込みコマンドを発生すると同時
に、行コマンドを発生することにより別のランクをパワ
ーダウン状態から復帰させることができる。請求の範囲
は、本発明の範囲内にあるかかる修正をも包含すること
を意図する。したがって、ここに開示される実施形態
は、あらゆる点において例示的であり、限定的でないと
され、本発明の範囲は前記の説明ではなく、請求の範囲
に示されている。よって、請求の範囲と同等の意味及び
範囲内にあるすべての変更が本発明に含まれる。
【図面の簡単な説明】
【図１】 従来技術のＤＤＲシステムのタイミング図を
示す一例である。
【図２】 本発明の実施形態を機能させることのでき
る、マザーボードレベルでのメモリシステムを示す図で
ある。
【図３】 図２のメモリシステムの階層構造を示す図で
ある。
【図４】 本発明の１実施形態によるメモリシステムを
示す図である。
【図５】 本発明の１実施形態によるメモリシステムの
タイミング図を示す一例である。
【図６】 本発明の１実施形態によるメモリシステムを
作動させる方法を示す図である。
【符号の説明】
５０，５２，５４，５６ 列チップ選択信号、６０，６
２，６４，６６ 行チップ選択信号、７０ 列コマン
ド、７５ 列アドレス、８０ 行コマンド、８５行アド
レス、１１０ メモリコントローラ、１３０，１３５，
１４０，１４５メモリデバイス(ランク）、１５０，１
５５ メモリモジュール、１６０，１６５ コネクタ、
２００ マザーボード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミッチェル ダブリュ ウィリアムス アメリカ合衆国 カリフォルニア州 シト ラス ヘイツ ザンカナロ コート 8386 Ｆターム(参考） 5B060 AB13

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 データ及び信号を少なくとも１つのメモ
    リデバイスに送信し、データ及び信号を前記少なくとも
    １つのメモリデバイスから受信するメモリコントローラ
    と、 前記少なくとも１つのメモリデバイスに第１の選択信号
    を送り、列コマンドを実行するために前記少なくとも１
    つのメモリデバイスを選択する第１の選択通信経路と、 前記少なくとも１つのメモリデバイスに第２の選択信号
    を送り、列処理と同時に行コマンドを実行するために前
    記少なくとも１つのメモリデバイスを選択する第２の選
    択通信経路と、 を備えることを特徴とするメモリシステム。
  2. 【請求項２】 請求項１に記載のメモリシステムであっ
    て、 前記メモリデバイスに列コマンドを送る列コマンド通信
    経路と、 前記メモリデバイスに前記列コマンドのための列アドレ
    スを送る列アドレス通信経路と、 前記メモリデバイスに行コマンドを送る行コマンド通信
    経路と、 前記メモリデバイスに前記行コマンドのための行アドレ
    スを送る行アドレス通信経路と、 をさらに備えることを特徴とするメモリシステム。
  3. 【請求項３】 請求項２に記載のメモリシステムにおい
    て、 前記少なくとも１つのメモリデバイスは複数のメモリデ
    バイスを含み、 各メモリデバイスは、第１の選択通信経路及び第２の選
    択通信経路により前記メモリコントローラに接続し、 前記第１の選択通信経路は前記メモリデバイスに第１の
    選択信号を送り、前記メモリデバイスを、そのメモリセ
    ルアレイにおいて列コマンドを実行するために選択し、 前記第２の選択通信経路は前記メモリデバイスに第２の
    選択信号を送り、前記メモリデバイスを、そのメモリセ
    ルアレイにおいて前記列処理と同時に行コマンドを実行
    するために選択することを特徴とする、メモリシステ
    ム。
  4. 【請求項４】 請求項１に記載のメモリシステムにおい
    て、 前記メモリセルアレイを有する前記少なくとも１つのメ
    モリデバイスをランクと呼び、 前記少なくとも１つのメモリデバイスは、バンクと呼ば
    れる複数のサブアレイにさらに分割され、 前記ランクは少なくとも第１のバンクと第２のバンクを
    有することを特徴とする、メモリシステム。
  5. 【請求項５】 請求項４に記載のメモリシステムにおい
    て、 前記第１の選択通信経路は、第１の選択信号を、前記第
    １のバンクにおいて列コマンドを実行するために前記ラ
    ンクに送り、 前記第２の選択通信経路は、第２の選択信号を、前記第
    ２にバンクにおいて行コマンドを前記列処理と同時に実
    行するために前記ランクに送ることを特徴とする、メモ
    リシステム。
  6. 【請求項６】 請求項１に記載のメモリシステムにおい
    て、 前記列コマンドは、前記少なくとも１つのメモリデバイ
    スからデータを読出すための読出しコマンドと、前記少
    なくとも１つのメモリデバイスにデータを書き込むため
    の書込みコマンドとを含むことを特徴とする、メモリシ
    ステム。
  7. 【請求項７】 請求項１に記載のメモリシステムにおい
    て、 前記行コマンドは、前記少なくとも１つのメモリデバイ
    スまたはその一部を予備充電するための予備充電コマン
    ドと、前記少なくとも１つのメモリデバイスの一部を起
    動するための起動コマンドと、前記少なくとも１つのメ
    モリデバイスまたはその一部を低パワー状態にするため
    のパワーダウンコマンドと、前記少なくとも１つのメモ
    リデバイスまたはその一部をリフレッシュするためのセ
    ルフリフレッシュコマンドとを含むことを特徴とする、
    メモリシステム。
  8. 【請求項８】 メモリセルアレイを有するメモリデバイ
    スであって、 前記メモリセルアレイの第１の部分において列処理を実
    行するために前記メモリデバイスを選択する列チップ選
    択信号を受信するための列チップ選択ピンと、前記メモ
    リセルアレイの第２の部分において行処理を前記列処理
    と同時に実行するために前記メモリデバイスを選択する
    行チップ選択信号を受信するための行チップ選択ピン
    と、 前記列処理のための列コマンドを受信する列コマンドピ
    ンと、 前記列コマンドための列アドレスを受信する列アドレス
    ピンと、 前記行処理のための行コマンドを受信する行コマンドピ
    ンと、 前記行コマンドのための行アドレスを受信する行アドレ
    スピンと、 を備えることを特徴とする、メモリデバイス。
  9. 【請求項９】 請求項８に記載のメモリデバイスにおい
    て、 前記メモリデバイスは、バンクと呼ばれる複数のサブア
    レイにさらに分割され、 前記メモリデバイスは、少なくとも第１のバンク及び第
    ２のバンクを有することを特徴とする、メモリデバイ
    ス。
  10. 【請求項１０】 請求項９に記載のメモリデバイスにお
    いて、 前記列処理はメモリデバイスの前記第１のバンクにおい
    て実行され、 前記行処理は前記第２のバンクにおいて同時に実行され
    ることを特徴とする、メモリデバイス。
  11. 【請求項１１】 請求項８に記載のメモリデバイスにお
    いて、 前記列コマンドは、前記少なくとも１つのメモリデバイ
    スからデータを読出すための読出しコマンドと、前記少
    なくとも１つのメモリデバイスにデータを書き込むため
    の書込みコマンドとを含むことを特徴とする、メモリデ
    バイス。
  12. 【請求項１２】 請求項８に記載のメモリデバイスにお
    いて、 前記行コマンドは、前記少なくとも１つのメモリデバイ
    スまたはその一部を予備充電するための予備充電コマン
    ドと、前記少なくとも１つのメモリデバイスの一部を起
    動するための起動コマンドと、前記少なくとも１つのメ
    モリデバイスまたはその一部を低パワー状態にするため
    のパワーダウンコマンドと、前記少なくとも１つのメモ
    リデバイスまたはその一部をリフレッシュするためのセ
    ルフリフレッシュコマンドとを含むことを特徴とする、
    メモリデバイス。
  13. 【請求項１３】 メモリコントローラと、メモリセルア
    レイを有する少なくとも１つのメモリデバイスとを含む
    メモリシステムにおいて、行及び列コマンドを同時に供
    給する方法であって、 前記メモリセルアレイにおいて列処理を実行するために
    前記少なくとも１つのメモリデバイスを選択するステッ
    プと、 前記メモリセルアレイにおいて行処理を前記列処理と同
    時に実行するために前記少なくとも１つのメモリデバイ
    スを選択するステップと、 前記列処理のための列コマンドを前記少なくとも１つの
    メモリデバイスに送るステップと、 前記列コマンドのための列アドレスを前記少なくとも１
    つのメモリデバイスに送るステップと、 前記行処理のための行コマンドを前記少なくとも１つの
    メモリデバイスに送るステップと、 前記行コマンドのための行アドレスを前記少なくとも１
    つのメモリデバイスに送るステップと、 を含むことを特徴とする方法。
  14. 【請求項１４】 請求項１３に記載方法において、 前記少なくとも１つのメモリデバイスは複数のメモリデ
    バイスを含み、 各メモリデバイスは、第１の選択通信経路及び第２の選
    択通信経路により前記メモリコントローラに接続し、 前記第１の選択通信経路は前記メモリデバイスに第１の
    選択信号を送り、前記メモリデバイスを、そのメモリセ
    ルアレイにおいて列コマンドを実行するために選択し、 前記第２の選択通信経路は前記メモリデバイスに第２の
    選択信号を送り、前記メモリデバイスを、そのメモリセ
    ルアレイにおいて前記列処理と同時に列コマンドを実行
    するために選択することを特徴とする方法。
  15. 【請求項１５】 請求項１３に記載の方法において、 前記メモリセルアレイを有する前記少なくとも１つのメ
    モリデバイスをランクと呼び、 前記少なくとも１つのメモリデバイスは、バンクと呼ば
    れる複数のサブアレイにさらに分割され、 前記ランクは少なくとも第１のバンクと第２のバンクを
    有することを特徴とする方法。
  16. 【請求項１６】 請求項１５に記載の方法において、 前記列処理をメモリデバイスの前記第１のバンクにおい
    て実行し、前記行処理を前記第２のバンクにおいて同時
    に実行することを特徴とする方法。
  17. 【請求項１７】 請求項１３に記載の方法において、 前記列コマンドは、前記少なくとも１つのメモリデバイ
    スからデータを読出すための読出しコマンドと、前記少
    なくとも１つのメモリデバイスにデータを書き込むため
    の書込みコマンドとを含むことを特徴とする、方法。
  18. 【請求項１８】 請求項１３に記載の方法において 前記行コマンドは、前記少なくとも１つのメモリデバイ
    スまたはその一部を予備充電するための予備充電コマン
    ドと、前記少なくとも１つのメモリデバイスの一部を起
    動するための起動コマンドと、前記少なくとも１つのメ
    モリデバイスまたはその一部を低パワー状態にするため
    のパワーダウンコマンドと、前記少なくとも１つのメモ
    リデバイスまたはその一部をリフレッシュするためのセ
    ルフリフレッシュコマンドとを含むことを特徴とする方
    法。
  19. 【請求項１９】 メモリコントローラと、メモリセルア
    レイを有する少なくとも１つのメモリデバイスとを含む
    メモリシステムに関連して使用されるコンピュータ読み
    取り可能な媒体であり、以下のステップを含むコンピュ
    ータ読取り可能なインストラクションが符号化されてい
    る前記コンピュータ読み取り可能な媒体であって、前記
    ステップは、 前記メモリセルアレイにおいて列処理を実行するために
    前記少なくとも１つのメモリデバイスを選択するステッ
    プと、 前記メモリセルアレイにおいて行処理を前記列処理と同
    時に実行するために前記少なくとも１つのメモリデバイ
    スを選択するステップと、 前記列処理のための列コマンドを前記少なくとも１つの
    メモリデバイスに送るステップと、 前記列コマンドのための列アドレスを前記少なくとも１
    つのメモリデバイスに送るステップと、 前記行処理のための行コマンドを前記少なくとも１つの
    メモリデバイスに送るステップと、 前記行コマンドのための行アドレスを前記少なくとも１
    つのメモリデバイスに送るステップと、 を含むことを特徴とする、コンピュータ読取り可能な媒
    体。
  20. 【請求項２０】 請求項１９に記載のコンピュータ読み
    取り可能な媒体において、 前記少なくとも１つのメモリデバイスは複数のメモリデ
    バイスを含み、 各メモリデバイスは、第１の選択通信経路及び第２の選
    択通信経路により前記メモリコントローラに接続し、 前記第１の選択通信経路は前記メモリデバイスに第１の
    選択信号を送り、前記メモリデバイスを、そのメモリセ
    ルアレイにおいて列コマンドを実行するために選択し、 前記第２の選択通信経路は前記メモリデバイスに第２の
    選択信号を送り、前記メモリデバイスを、そのメモリセ
    ルアレイにおいて前記列処理と同時に列コマンドを実行
    するために選択することを特徴とする媒体。
  21. 【請求項２１】 請求項１９に記載のコンピュータ読み
    取り可能な媒体において、 前記メモリセルアレイを有する前記少なくとも１つのメ
    モリデバイスをランクと呼び、 前記少なくとも１つのメモリデバイスは、バンクと呼ば
    れる複数のサブアレイにさらに分割され、 前記ランクは少なくとも第１のバンクと第２のバンクを
    有することを特徴とする、媒体。
  22. 【請求項２２】 請求項２１に記載のコンピュータ読み
    取り可能な媒体において、 前記列処理をメモリデバイスの前記第１のバンクにおい
    て実行し、前記行処理を前記第２のバンクにおいて同時
    に実行することを特徴とする、媒体。
  23. 【請求項２３】 請求項１９に記載のコンピュータ読み
    取り可能な媒体において、 前記列コマンドは、前記少なくとも１つのメモリデバイ
    スからデータを読出すための読出しコマンドと、前記少
    なくとも１つのメモリデバイスにデータを書き込むため
    の書込みコマンドとを含むことを特徴とする、媒体。
  24. 【請求項２４】 請求項１９に記載のコンピュータ読み
    取り可能な媒体において、 前記行コマンドは、前記少なくとも１つのメモリデバイ
    スまたはその一部を予備充電するための予備充電コマン
    ドと、前記少なくとも１つのメモリデバイスの一部を起
    動するための起動コマンドと、前記少なくとも１つのメ
    モリデバイスまたはその一部を低パワー状態にするため
    のパワーダウンコマンドと、前記少なくとも１つのメモ
    リデバイスまたはその一部をリフレッシュするためのセ
    ルフリフレッシュコマンドとを含むことを特徴とする、
    媒体。
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