JP2007507056A - メモリー素子、インターフェース・バッファ、メモリー・システム、コンピューター・システム、方法、機械アクセス可能な媒体 - Google Patents

メモリー素子、インターフェース・バッファ、メモリー・システム、コンピューター・システム、方法、機械アクセス可能な媒体 Download PDF

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Abstract

記憶装置を記憶装置に含まれるメモリー制御部に結合するメモリーバスに信号が無い間に、メモリー制御部と独立している記憶装置内のメモリーセルに対し、リフレッシュ動作を行う装置及び方法。

Description

本発明の実施例は、メモリー制御部内の回路を経由したメモリーセルのリフレッシュの代わり又はこれと連携した、メモリー・モジュール内のメモリーセルをリフレッシュする組み込み型支援に関する。
データをより速く格納及び検索できるようにという要求が増すに従い、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリー）を含むメモリー素子はより高速になってきた。メモリー素子の高速化に伴い、アドレス、コマンド及びデータをこれらのメモリー素子と通信するために利用されるメモリー・インターフェース及びメモリーバスの高速化の必要性が生じた。メモリー制御部のメモリー・インターフェースにより、ＤＩＭＭ（デュアル・インライン・メモリー・デバイス）等の複数のメモリー素子に提供される大量の信号をバス処理する現行の方法が、これら信号が高速化し続けた場合に、利用可能であり続けるか否かという関心が高まってきた。
高速化と電力を抑える要求の高まりはまた、メモリー・インターフェースとメモリーバスの利用方法への関心を高め、メモリー素子とのデータ通信に必要なアドレス及び／又はコマンドを通信する際のオーバーヘッドを縮小する方法が課題となった。データ転送の高速化の要求は高まり続けるので、アドレス又はコマンドを転送するためにメモリー・インターフェース及び／又はメモリーバスをその都度利用することは、データ転送のための時間と電力の無駄であると見なされるようになった。
本発明の目的、特長、及び利点は、以下の詳細な説明を参照することにより、当業者にとって明らかである。
以下の説明で、説明を目的とし、本発明の完全な理解のために多くの詳細な説明を記述する。しかしながら、当業者には、これらの詳細は本発明を実施するために必要でないことが明らかである。
本発明の実施例は、メモリー制御部内の回路を経由したメモリーセルのリフレッシュの代わり又はこれと連携した、メモリー・モジュール内のメモリーセルをリフレッシュする組み込み型支援に関する。以下の議論は、メモリーセルが行と列から成る複数の２次元配列に構成されるＤＲＡＭ素子に重点を置くが、当業者は、本願明細書で請求される本発明は、インターリーブ・バンク、２次元より大きい配列（つまり、２部アドレスより大きい）、連想記憶装置等を含む、如何なる多くの方法で構成されたメモリーセルを有する如何なる種類のメモリー素子の支援のために実施されても良いことを理解するだろう。また、以下の議論の少なくとも一部は、コンピューター・システム内のメモリー素子に重点を置くが、当業者は、本願明細書で請求される本発明は、メモリー素子を有する他の電子装置と共に実施されても良いことを理解するだろう。
図１は、メモリー・システムの実施例のブロック図である。メモリー・システム１００は、少なくともメモリー制御部１７０及びメモリー素子１９０ａ−ｃを有し、これらは共にメモリーバス１８０ａ−ｃを経由してポイント・ツー・ポイント接続で直列に結合される。メモリー・システム設計の当業者は、図１は比較的簡単なメモリー・システムの単に１つの形式を示すに過ぎないこと、及び要素の配置と構成が縮小、拡大若しくは本願明細書で請求される本発明の精神と範囲から逸脱することなく変更された別の実施例が可能であることを直ちに理解するだろう。メモリー・システム１００は、メモリー制御部１７０により提供されるただ１つのメモリー・インターフェースに、ポイント・ツー・ポイント接続の単一の線路を通じて結合される３つのメモリー素子１９０ａ−ｃを有するよう示されるが、当業者は、メモリー・システム１００の他の可能な実施例は、異なる数のメモリー素子と結合するポイント・ツー・ポイント接続の複数の並行した線路により構成されて良いことを直ちに理解するだろう。
メモリー制御部１７０は、メモリー制御部１７０に別に結合される外部装置（図示されない）にメモリー素子１９０ａ−ｃへのアクセスを提供する機能の一部として、メモリー素子１９０ａ−ｃにより実行される機能を制御する。具体的には、メモリー制御部１７０に別に結合される外部装置は、メモリー制御部１７０にコマンドを発行し、データを１つ以上のメモリー素子１９０ａ−ｃ内に格納し、及び格納されたデータを１つ以上のメモリー素子１９０ａ−ｃから検索する。メモリー制御部１７０は、これらのコマンドを受信し、それらをメモリー素子１９０ａ−ｃへメモリーバス１８０ａと互換性のあるタイミング及びプロトコルの形式で中継する。実際には、メモリー制御部１７０は、メモリー素子１９０ａ−ｃ内のメモリーセルへのアクセスを、外部装置からのリード及びライト・コマンドに応じて調整する。種々の実施例におけるこれらの機能の支援では、メモリー制御部１７０はまた、メモリー素子１９０ａ−ｃ内のメモリーセルに対し、メモリー素子１９０ａ−ｃ内に格納されたデータが保持されているよう保証するために行われなければならない種々のメンテナンス動作も調整して良い。このようなメンテナンス動作は、特にメモリー素子１９０ａ−ｃが少なくとも部分的にＤＲＡＭストレージ技術に基づく場合、定期的なリフレッシュ動作の開始を含んでも良い。
メモリーバス１８０ａ−ｃのそれぞれは、ポイント・ツー・ポイント接続を提供する。つまり、少なくとも大部分の信号が２装置のみの間で構成されるバス接続を構成する。大部分の信号の接続を２装置のみの間に制限することは、完全性及びその大部分の信号の望ましい電気特性の維持を支援し、そして従って高速信号転送の信頼性をより簡単に支援できる。メモリー制御部１７０は、メモリー素子１９０ａにメモリーバス１８０ａを経由して結合され、メモリー制御部１７０とメモリー素子１９０ａの間のポイント・ツー・ポイント接続を形成する。同様に、メモリー素子１９０ａは、メモリー素子１９０ｂにメモリーバス１８０ｂを経由して更に結合され、メモリー素子１９０ｂは、メモリー素子１９０ｃにメモリーバス１８０ｃを経由して更に結合される。アドレス、コマンド及びデータは、メモリー制御部１７０とメモリー素子１９０ａの間で、直接メモリーバス１８０ａを通じ転送される。しかし、アドレス、コマンド及びデータは、メモリー制御部１７０とメモリー素子１９０ｂ及び１９０ｃの間では、複数のメモリー素子及びメモリーバスを介在して転送されなければならない。
メモリーバス１８０ａ−ｃは種々の個別のアドレス、制御及び又はデータ信号線により構成されて良く、アドレス、コマンド及び／又はデータを通信する。この通信は、個別の導線上で、又は共有の導線上で多重化方法を用い時間軸上で連続して生じる異なる位相での何れかで行われる。別の方法として、又はこのような個別信号線と連動して、アドレス、コマンド及び／又はデータは、種々の方法による転送のために符号化されて良く、及び／又はパケットの形式で転送されて良い。当業者は、多くのタイミング、信号制御及びプロトコルが２装置間のポイント・ツー・ポイントのバスを通じた通信に利用されて良いことを、直ちに理解するだろう。更に、メモリーバス１８０ａ−ｃの種々の可能な実施例を構成する種々の信号線の正確な数量及び特性は、今日広く利用されているインターフェース又は現在開発中の新たなインターフェースを含む、如何なる数の可能なメモリー・インターフェースと相互接続されるよう構成されて良い。種々の信号線上の活動はクロック信号（同期メモリーバスの場合のように）と協調する実施例では、１つ以上の信号線、あるいは制御信号線は、メモリーバス１８０ａ−ｃのそれぞれを通じてクロック信号の転送を供する。
メモリー素子１９０ａ−ｃのそれぞれは、１つのインターフェース・バッファ１９２ａ−ｃ及びストレージ・アレイ１９９ａ−ｃを有する。インターフェース・バッファ１９２ａ−ｃのそれぞれとストレージ・アレイ１９９ａ−ｃのそれぞれは、メモリー素子１９０ａ−ｃのそれぞれの中で互いに結合される。ストレージ・アレイ１９９ａ−ｃのそれぞれは、実際にデータが格納されるメモリーセルの配列を有する。ある実施例では、ストレージ・アレイ１９９ａ−ｃのそれぞれは、単一の集積回路（あるいは、インターフェース・バッファ１９２ａ−ｃの１つと対応し連携する単一の集積回路）を有して良い。また他の実施例では、ストレージ・アレイ１９９ａ−ｃのそれぞれは、複数の集積回路を有して良い。種々の可能な実施例では、インターフェース・バッファ１９２ａ−ｃは、それぞれストレージ・アレイ１９９ａ−ｃを構成する１つ以上の集積回路から分離した１つ以上の集積回路を有する。また、種々の可能な実施例では、メモリー素子１９０ａ−ｃのそれぞれは、ＳＩＭＭ（シングル・インライン・メモリー・モジュール）、ＳＩＰＰ（シングル・インライン・ピン・パッケージ）、ＤＩＭＭ（デュアル・インライン・メモリー・モジュール）、又は当業者が知る他の形式の如何なる種類であって良い。
インターフェース・バッファ１９２ａ−ｃは、ストレージ・アレイ１９９ａ−ｃの対応する１つとメモリーバス１８０ａ−ｃの１つ以上の間のインターフェースを提供し、ストレージ・アレイ１９９ａ−ｃとメモリー制御部１７０との間のアドレス、コマンド及びデータ転送を管理する。メモリー素子１９０ａの場合、インターフェース・バッファ１９２ａは、メモリー制御部１７０とモリー素子１９０ａの間のアドレス、コマンド及び／又はデータ転送を、ストレージ・アレイ１９９ａへ向ける。同時に、メモリー制御部１７０と他のモリー素子（メモリー素子１９０ｂ及び１９０ｃ等）の間のアドレス、コマンド及びデータ転送は、インターフェース・バッファ１９２ａを通過させる。メモリー素子１９０ａ−ｃのある実施例では、特にストレージ・アレイ１９９ａ−ｃが複数の集積回路を有する場合、インターフェース・バッファ１９２ａ−ｃは、ストレージ・アレイ１９９ａ−ｃとのインターフェースを提供して良い。ここでストレージ・アレイ１９９ａ−ｃは、広く利用されている種類のメモリー素子、例えばＦＰＭ（ファスト・ページ・モード）メモリー素子、ＥＤＯ（．エクステンディッド・データ・アウト）、デュアル・ポートＶＲＡＭ（ビデオ・ランダム・アクセス・メモリー）、ウインドウＲＡＭ、ＳＤＲ（シングル・データ・レート）、ＤＤＲ（ダブル・データ・レート）、ＲＡＭＢＵＳ（商標）ＤＲＡＭ等の、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリー）と互換性がある。
図２は、メモリー・システムの別の実施例のブロック図である。メモリー・システム２００は、少なくとも、メモリー制御部２７０及びメモリー素子２９０を有し、これらは互いにメモリーバス２８０ａを経由してポイント・ツー・ポイント接続で結合される。図２は、ただ１つのメモリー素子（つまりメモリー素子２９０）とメモリー制御部２７０の接続を示すが、これはメモリー・システムの構成の一例であり、説明を簡単にするために示されたものである。図２に示唆されるように、メモリー素子２９０内のインターフェース・バッファ２９２は、メモリーバス２８０ｂを経由して、他の素子とポイント・ツー・ポイント接続を形成する機能を提供して良い。
メモリー制御部２７０は、メモリー制御部２７０に結合される制御素子２２０等の他の素子に、メモリー素子２９０へのアクセスを提供する一部として、メモリー素子２９０により実行される機能を制御する。具体的には、制御素子２２０はメモリー制御部２７０へコマンドを発行し、内部にデータを格納し、またメモリー素子２９０からデータを検索する。また、メモリー制御部２７０は、メモリー素子２９０内のメモリーセルへのアクセスを調整し、制御素子２２０からのリード及びライト・コマンドに応じてデータを格納及び検索する。ある実施例では、メモリー制御部２７０は、コマンド・バッファ２７９を有する順序付け回路２７７と連携し、制御素子２２０から受信されるデータ格納及び検索コマンドの再順序付けを可能にし、メモリーバス２８０ａ及び／又はメモリー素子２９０の所与の種々の可能な特性をより効率的にするよう並べたリード及びライト・コマンドの列を生成する。
メモリー素子２９０は、複数のメモリーセルを設け、制御素子２２０により提供及び／又は要求されるデータを格納する。これらのメモリーセルは、ストレージ・アレイ２９９内で配列を構成している。メモリー素子２９０内のインターフェース・バッファ２９２は、リード及びライト・コマンドをメモリーバス２８０ｂを通じて受信し、そしてストレージ・アレイ２９９内の適切なメモリーセルへアクセスし、命令された通りにデータ格納又は検索の何れかを行う。データの格納及び検索の支援では、種々のメンテナンス動作がストレージ・アレイ２９９内のメモリーセルに対して行われ、それらメモリーセル内に格納されたデータが保持されていることを保証しなければならない。このようなメンテナンス動作は、特にストレージ・アレイ２９９が少なくとも部分的にＤＲＡＭストレージ技術に基づく場合、リフレッシュ動作を含んで良い。このようなリフレッシュ動作を実行するために、インターフェース・バッファ２９２は、格納されたデータの消失を防ぐために十分な頻度でリフレッシュ動作を開始するロジックを内蔵する。このようなリフレッシュ動作を開始するロジックは、リフレッシュ・タイマー２９４及び／又はリフレッシュ・トラッキング・ロジック２９５を有して良い。リフレッシュ・タイマー２９４は、リフレッシュ動作が生じるべき間隔のタイミング基準を提供する。リフレッシュ・トラッキング・ロジック２９５は、ストレージ・アレイ２９９内のメモリーセルの少なくとも一部が行と列から成る２次元配列に構成されている実施例において、リフレッシュされるべきストレージ・アレイ２９９内のメモリーセルの次の行の行アドレスを決定する。
ある実施例では、リフレッシュ動作を開始する、インターフェース・バッファ２９２内のロジックは、ストレージ・アレイ２９９へのリード及び／又はライト・アクセスの間のデッド・タイムがリフレッシュ動作の実行に利用される機会主義的方法で、リフレッシュ動作が実行されるよう設計及び／又は設定されて良い。この機会主義的方法は、リード又はライト動作の実行の遅延を回避するよう努めるのが望ましいと考えられる。ある変形例では、インターフェース・バッファ２９２内のロジックは、デッド・タイムが発生している又は発生しようとしている時の表示として、不活性時間の最小時間及び／又はメモリーバス２８０ａ上で発生する挙動の他のパターンの存在に依存して良い。このようなインターフェース・バッファ２９２内のロジックは、メモリー制御部２７０がメモリーバス２８０ａをパワーダウンさせる時間を、リフレッシュ動作を実行する機会として解釈するよう設計及び／又は設定されて良い。
他の実施例では、メモリー制御部２７０内のロジックは、インターフェース・バッファ２９２に、やがて生じるデッド・タイムの表示及び／又はデッド・タイム開始の表示を提供するよう、設計及び／又は設定されて良い。メモリー制御部２７０により開始されるアドレス、コマンド及び／又はデータ転送及びインターフェース・バッファ２９２により実行されるリフレッシュ動作のより良い調整ができることが望ましいと考えられる。メモリー制御部２７０が順序付け回路２７７及び／又はコマンド・バッファ２７９を利用し、実行されるべきコマンドをより効率的に構成する変形例では、メモリー制御部２７０はインターフェース・バッファ２９２に、やがて生じる又は現在生じているデッド・タイムの何れかの時間の長さを提供できて良い。
リフレッシュ動作を開始する機会を識別、選択又は表示するために用いられるメカニズムに関わらず、インターフェース・バッファ２９２は、リード及び／又はライト動作を遅延させる又はリフレッシュ動作の発生を許容するのを防ぐよう要求するよう、設計及び／又は設定されて良い。これは、リフレッシュ動作が既に開始している場合、又はリフレッシュ動作が開始されずに１つ以上のリフレッシュ動作を実行しなければならない十分な時間が経過している場合に発生する。よってインターフェース・バッファ２９２は、メモリー制御部２７０に、与えられたリード及び／又はライト動作が与えられた時点で実行できないことを表示すよう、設計及び／又は設定されて良い。この表示は、メモリーバス２８０ａを通じて、リフレッシュ動作が実行中であるという特定の表示をメモリー制御部２７０に提供する状態信号と共に提供されて良い。あるいはメモリー制御部２７０が、その時点でストレージ・アレイ２９９に影響を与えるリード及び／又はライト動作コマンドを送信するのを能動的に防いでも良い。または、この表示は、メモリー制御部２７０によりストレージ・アレイ２９９に影響を与えるリード又はライト・コマンドの送信に応じて、インターフェース・バッファ２９２により提供される「ビジー」表示の形式であって良い。このような「ビジー」表示は、メモリー制御部２７０へのバス・リトライ信号の形式であって良い。バス・リトライ信号により、リード又はライト・コマンドのメモリーバス２８０ａを通じた送信は、実行又は完了されるべきリフレッシュ動作の追加時間を提供するために、リード又はライト・コマンドの受付を引き留める方法として、再び行われなければならないだろう。
リフレッシュ動作を支援して、ストレージ・アレイ２９９に影響を与えるリード及び／又はライト・コマンドの実行を遅延させる又は防ぐために利用されるメカニズムに関わらず、メモリー制御部２７０は、ある実施例では、他のストレージ・アレイに影響を与えるあるいは別のメモリー素子内でメモリーバス２８０ｂを通じて行われるリード及び／又はライト動作を実行するよう、設計及び／又は設定されて良い。また、他の実施例では、メモリーバス２８０ａを与えられたリード及び／又はライト動作を実行できるある時間までメモリーバス２８０ａをパワーダウンすることにより、メモリー制御部２７０は、与えられたリード及び／又はライト動作の遅延又は防止に対応して良い。
図３は、メモリー・システムの更に別の実施例のブロック図である。図２のメモリー・システム２００と異なる形態で、メモリー・システム３００は、少なくともメモリー制御部３７０及びメモリー素子３９０を有し、これらはメモリーバス３８０ａを経由して、ポイント・ツー・ポイント接続で互いに結合される。図３は、ただ１つのメモリー素子（つまりメモリー素子３９０）とメモリー制御部３７０の接続を示すが、これはメモリー・システムの構成の一例であり、説明を簡単にするために示されたものである。図３に示唆されるように、メモリー素子３９０内のインターフェース・バッファ３９２は、他の素子とメモリーバス３８０ｂを経由して、ポイント・ツー・ポイント接続を形成する機能を提供して良い。
メモリー制御部３７０は、メモリー制御部３７０に結合される制御素子３２０等の他の素子に、メモリー素子３９０へのアクセスを提供する一部として、メモリー素子３９０により実行される機能を制御する。具体的には、メモリー制御部３７０は、メモリー素子３９０内のメモリーセルに対して行われるアクセスを調整し、制御素子３２０からのリード及びライト・コマンドに応じてデータを格納及び検索する。種々の可能な実施例では、メモリー制御部３７０は、リフレッシュ・タイマー３７４及び／又はリフレッシュ・トラッキング・ロジック３７５を有するリフレッシュ回路と連携し、メモリー制御部３７０と結合されたメモリー素子３９０等の１つ以上のメモリー素子内のメモリーセルのリフレッシュを開始及び／又は調整して良い。また種々の可能な実施例では、メモリー制御部３７０は、コマンド・バッファ３７９を有する順序付け回路３７７と連携し、制御素子３２０から受信されるデータ格納及び検索コマンドの再順序付けを可能にし、メモリーバス３８０ａ及び／又はメモリー素子３９０の所与の種々の可能な特性をより効率的するよう並べたリード及びライト・コマンドの列を生成する。
メモリー素子３９０は、ストレージ・アレイ３９９内に複数のメモリーセルを設け、制御素子３２０により提供及び／又は要求されるデータを格納する。メモリー素子３９０内のインターフェース・バッファ３９２は、リード及びライト・コマンドをメモリーバス３８０ａを経由して受信し、そしてストレージ・アレイ３９９内の適切なメモリーセルにアクセスし、命令された通りにデータ格納又は検索の何れかを行う。ストレージ・アレイ３９９内のメモリーセルに対するリフレッシュ動作を支援するために、インターフェース・バッファ３９２は、リフレッシュ・タイマー３９４及び／又はリフレッシュ・トラッキング・ロジック３９５等のリフレッシュ動作を開始するロジックを内蔵する。
ある実施例では、ストレージ・アレイ３９９内のメモリーセルに対するリフレッシュ動作を制御するタスクは、リフレッシュ回路３７２及びインターフェース・バッファ３９２の間に分配されて良い。いろいろな時に、リフレッシュ回路３７２がリフレッシュ動作を制御することが望ましいと考えられる。また別の時には、メモリー素子３９０内のインターフェース・バッファ３９２が（存在しても良い他のメモリー素子内の対応するインターフェース・バッファと同様に）、リフレッシュ回路３７２による如何なる制御と独立に又は非独立に、リフレッシュ動作を制御することが望ましいと考えられる。
種々の実施例のいろいろな時に、リフレッシュ回路３７２は、リフレッシュ動作を制御して良い。これは、メモリー制御部３７０内の順序付け回路３７７から得る情報を、現在実行中の及びコマンド・バッファ３７９に格納されて良い将来のコマンドの性質に応じて、活用するために行われて良い。これにより、リフレッシュ動作の実行によりリード／ライト命令が遅延させられる機会を最小限に抑えるよう、リフレッシュ動作を行う時間をリフレッシュ回路３７２に調整させる。更に、１つ以上のメモリー素子（メモリー素子３９０等）が存在するメモリー・システム３００の可能な実施例では、リフレッシュ回路３７２は、複数のメモリー素子間でリフレッシュ動作を調整し、リード／ライト動作があるメモリー素子に対し実行されている間、１つ以上の他のメモリー素子は、リフレッシュ動作に専念させられる。
種々の実施例の別の時には、インターフェース・バッファ３９２は、メモリー素子３９０内のリフレッシュ動作を制御して良い。あるいはメモリー制御部３７０がメモリーバス３８０ａ（あるいは同様にメモリーバス３８０ｂ）をパワーダウンしている間に、メモリー・システム３００により消費される全体の電力を効率的に減少させて良い。これは、メモリーバス３８０ａのクロック速度及び／又は信号特性により、通常消費される電力が有意に大きい実施例では、アドレス、コマンド及び／又はデータ転送がメモリーバス３８０ａ上で発生しているか否かに関わらず、頻繁に生じて良い。ストレージ・アレイ３９９ａ内のメモリーセルを低電力状態に置くことは、ストレージ・アレイ３９９内のメモリーセルが低電力状態に入る及び／又は出るプロセスの実行が、メモリーバス３８０ａのパワーアップ及び／又はパワーダウンより多くの時間を要求する結果として、メモリーバス３８０ａをパワーダウンすることと同様に望ましくない。
多くの可能な実施例では、リフレッシュ動作の制御は、頻繁にリフレッシュ回路３７２とインターフェース・バッファ３９２ａの間で、少しずつ時間を追って、要求に基づき、戻されたり渡されたりする。これはメモリーバス３８０ａ上の活動の特性及び／又はレベルに依存する。非常に多くの転送がメモリーバス３８０ａを経由して発生している時に、リフレッシュ回路３７２はリフレッシュ動作を制御し、リード／ライト及びリフレッシュ動作の調整を改善し、ストレージ・アレイ３９９のより効率的な利用を達成することが、最も望ましいと考えられる。また、インターフェース・バッファ３９２は、リフレッシュ動作を制御し、リフレッシュ・コマンドの他に、アドレス、データ及び／又はコマンドをより多く転送するために、メモリーバス３８０ａの可用性を増大させることが、最も望ましいと考えられる。メモリーバス３８０ａ上で生じる転送が少ない時には、インターフェース・バッファ３９２は、リフレッシュ動作を制御し、少ない転送の合間の短い間、メモリーバス３８０ａをパワーダウンし、一方ストレージ・アレイ３９９内のメモリーセルが完全にアクティブのままで、次のリード／ライト・コマンドに応じる準備が出来ていることが、最も望ましいと考えられる。
インターフェース３９２及びストレージ・アレイ３９９が独立の集積回路内で連携する実施例では、および特にストレージ・アレイ３９９が複数の集積回路を有する実施例では、ストレージ・アレイ３９９を構成する各集積回路は、個々のセフル・リフレッシュ・ロジック回路と連携する。セフル・リフレッシュ・ロジック回路は、メモリー・システム３００が低電力状態にパワーダウンされる時に用いられる。低電力状態では、如何なるリード／ライト動作も発生しないが、データは依然としてメモリーセル内に保持されてなければならない。
図２及び図３を参照する。１つ以上のメモリー素子がメモリー・システム内に組み込まれる実施例では、各メモリー素子内のインターフェース・バッファは、複数のメモリー素子内のリフレッシュ動作を並行かつ独立に実行するよう利用されて良い。ここで各メモリー素子は、リフレッシュ動作を実行するロジックを内蔵している。実際に、各ストレージ・アレイ内のメモリーセル及び／又は各メモリーバス上で利用可能な帯域の利用効率は、メモリー制御部内のリフレッシュ回路に、複数のバス及び／又は複数のメモリー素子を通じ、リフレッシュ動作を一元管理及び調整させるオーバーヘッドの除去により、有意に向上できる。
図４は、コンピューター・システムの実施例のブロック図である。コンピューター・システム４００は、少なくとも、プロセッサー４１０、システム・ロジック４２０、及びメモリー素子４９０ａ−ｃを有する。システム・ロジック４２０は、プロセッサー４１０に結合され、種々の機能を実行し、プロセッサー４１０を支援する。この支援には、プロセッサー４１０に、システム・ロジック４２０内のメモリー制御部４７０を用いて、システム・ロジック４２０が結合されているメモリー素子４９０ａ−ｃへのアクセスを提供することが含まれる。プロセッサー４１０、システム・ロジック４２０及びメモリー素子４９０ａ−ｃは、コンピューター・システム４００のコアを形成する。コンピューター・システム４００は、機械可読命令をプロセッサー４１０により実行し、メモリー素子４９０ａ−ｃ内のデータ格納及び命令の実行を支援できる。
種々の実施例では、プロセッサー４１０は、広く知られ利用されている「ｘ８６」命令セットの少なくとも一部を実行可能なプロセッサーを含む、如何なる種類のプロセッサーであっても良い。また別の実施例では、１つ以上のプロセッサーがあって良い。種々の実施例では、メモリー素子４９０ａ−ｃは、ＦＰＭ（ファスト・ページ・モード）、ＥＤＯ（エクステンディッド・データ・アウト）、ＳＤＲＡＭ（同期型ＤＲＡＭ）の一形態であるＳＤＲ（シングル・データ・レート）又はＤＤＲ（ダブル・データ・レート）、ＲＡＭＢＵＳ（商標）インターフェースを利用した種々の技術のＲＡＭ等を含む、如何なる種類のダイナミックＲＡＭ（ランダム・アクセス・メモリー）であって良い。またメモリー制御部４７０は、ロジック４２０に、利用されているメモリーの種類に応じて適切なインターフェースを提供する。メモリー素子４９０ａ−ｃのメモリーセルの少なくとも一部は、２次元配列の行と列に構成される。当業者は、３つのメモリー素子４９０ａ−ｃの図はコンピューター・システム又は他の電子システムの一部に成り得るメモリー・システムの一例であり、本願明細書に説明される本発明の精神と範囲から逸脱することなく、異なる数のメモリー素子を用いて良いことを理解するだろう。
ある実施例では、システム・ロジック４２０はプロセッサー４１０に結合され、プロセッサー４１０に記憶装置４６０へのアクセスを提供する。記憶装置４６０により、記憶媒体４６１が有するデータ及び／又は命令はアクセスされる。当業者は、記憶装置４６１は、ＣＤ又はＤＶＤ ＲＯＭ、磁気又は光ディスク、光磁気ディスク、テープ、半導体メモリー、紙又は他の素材上の文字又は抜き打ち穴等を含む、広く種々の種類及び技術であって良いことを理解するだろう。ある実施例では、不揮発性メモリー素子４３０は、システム・ロジック４２０（又はコンピューター・システム４００の他の部分）に結合され、コンピューター・システム４００が「リセット」又は初期化された時（例えば、コンピューター・システム４００が「起動」又は「電源を投入」された時）に実行される最初の命令セットを記憶装置に提供し、コンピューター・システム４００を通常の使用に備えるために必要なタスクを実行する。このような実施例の変形では、コンピューター・システム４００が初期化又はリセットされると、プロセッサー４１０は不揮発性メモリー素子４３０にアクセスし、メモリー制御部４７０を通常の使用に備えるために実行される命令を検索すると同時に、プロセッサー４１０にメモリー素子４９０ａ−ｃへのアクセスを提供する。これらの検索された同じ命令は、システム・ロジック４２０を通常の使用に備えるために実行されると同時に、記憶装置４６０へのアクセスを提供する。ここでこれらの同じ命令は、記憶媒体４６１の形式に関わらず、記憶装置４６０により利用されて良い。
ある実施例では、記憶媒体４６１は機械可読命令を有する。機械可読命令は、プロセッサー４１０により実行され、プロセッサー４１０に、メモリー素子４９０ａ−ｃの１つ以上のテストを実行させ、メモリー素子４９０ａ−ｃがどの機能に対応するかを判定する。メモリー素子４９０ａ−ｃの１つ以上が、ストレージ・アレイ４９９ａ−ｃの１つ以上の中のメモリーセルに対しリフレッシュ動作を実行できるインターフェース・バッファ（インターフェース・バッファ４９２ａ−ｃ等）を備えていると判定された場合、上述のように、プロセッサー４１０は、メモリー制御部４７０及び／又はメモリー素子４９０ａ−ｃの１つ以上を調整又は設定し、リフレッシュ機能を利用する。ある実施例では、プロセッサー４１０は、メモリー素子４９０ａ−ｃの１つ以上の中のリフレッシュ動作のために、タイミング間隔及び／又は他のパラメーターを設定させる。メモリー制御部４７０がリフレッシュ回路４７２を内蔵するある実施例では、プロセッサー４１０に、リフレッシュ動作をある条件下で実行するようメモリー制御部４７０を設定させる。同時に他の条件下で、インターフェース・バッファ４９２ａ−ｃの１つ以上に対するリフレッシュ動作の制御を放棄させる。プロセッサー４１０が、メモリーバス４８０ａ−ｃの１つ以上をパワーダウンする時、プロセッサー４１０に、メモリー制御部４７０及びインターフェース・バッファ４９２ａ−ｃの１つ以上の両方を更に調整及び／又は設定させ、リフレッシュ動作の制御を、メモリー制御部４７０からインターフェース・バッファ４９２ａ−ｃの１つ以上に移すよう支援しても良い。ここでメモリーバス４８０ａ−ｃは、メモリー制御部４７０とメモリー素子４９０ａ−ｃの間でポイント・ツー・ポイント接続を形成している。また、プロセッサー４１０に、メモリー制御部４７０を設定させ、リフレッシュ回路４７２が無効に成るように、又はリフレッシュ動作を実行するために少なくとも大部分が利用されていない状態にするようにしても良い。同時にインターフェース・バッファ４９２ａ−ｃのそれそれを設定することにより、リフレッシュ動作を実行する。
図５は、可能な実施例のフローチャートである。５１０で、メモリー素子内の回路により、メモリーバスがパワーダウンしているか否かが確認される。メモリーバスは、メモリー素子を、別の素子に結合し、この別の素子からリード、ライト及び／又はリフレッシュ・コマンドが受信される。メモリーバスがパワーダウンされている場合、メモリーバスのパワーダウンは、デッド・タイムの発生の表示として認識される。デッド・タイムは、１つ以上のリフレッシュ動作を実行する機会を提供する。そして５２０で、メモリー素子内のメモリーセル内に格納されたデータを保持するために、リフレッシュ動作の実行が必要か否かが確認される。メモリーバスがパワーダウンされていない場合、５１２で、実行すべきリード又はライト・コマンドがあるか否かが確認される。待ち状態のリード又はライト・コマンドがない場合、実行されるべきリード又はライト動作が無いことは、デッド・タイムの発生の表示として認識される。そして５２０で、リフレッシュ動作を実行する必要があるか否かが確認される。実行されるべきリード又はライト・コマンドがある場合、リード又はライト・コマンドは、メモリーバスの状態が再び５１０で確認される前に、５３０で実行される。
５２０における、リフレッシュ動作が必要か否かの判定は、前のリフレッシュ動作からの経過時間の量に基づく。及び／又は、必要以上に頻繁にリフレッシュ動作を実行することによる不要な電力消費を避けるという要求により影響される。リフレッシュ動作が必要でない場合、メモリーバスの状態は、再び５１０で確認される。しかしながら、リフレッシュ動作が必要な場合、リフレッシュ動作は、メモリーバスの状態が再び５１０で確認される前に、５２２で実行される。
図６は、可能な実施例の別のフローチャートである。６１０で、メモリー素子内の回路により、実行されるべきリード又はライト動作があるか否かが確認される。実行されるべきリード又はライト動作がある場合、その動作は６１２で実行される。そして実行されるべきリード又はライト動作があるか否かが、再び６１０で確認される。実行されるべきリード又はライト動作がない場合、６２０で、メモリー素子内の回路がリフレッシュ動作の制御を有するか否かが確認される。メモリー素子に結合された別の素子がリフレッシュ動作の制御を有する場合、その別の素子はメモリー制御部であろう。メモリー素子内の回路がリフレッシュ動作の制御を有さない場合、６１０で、実行するべきリード又はライド動作について、再び確認される。メモリー素子内の回路がリフレッシュ動作の制御を有する場合、６３０で、メモリー素子内のメモリーセルに格納されたデータを保持するために、リフレッシュ動作が必要か否かが判定される。
図５を参照した説明と同様に、６３０におけるリフレッシュ動作が必要か否かの判定は、前のリフレッシュ動作からの経過時間の量に基づく。及び／又は、必要以上に頻繁にリフレッシュ動作を実行することによる不要な電力消費を避けるという要求により影響される。リフレッシュ動作が必要でない場合、実行されるべきリード又はライト動作の存在は、再び６１０で確認される。しかしながらリフレッシュ動作が必要な場合、リフレッシュ動作は、実行されるべきリード又はライト動作が存在する状態が６３２で生じる前に、６３２で実行される。
本発明は種々の可能な実施例と共に、詳細に説明された。多くの代替え、変更、変形及び利用が、上述の説明から当業者には明らかであろう。当業者は、本発明は、多くの可能なメモリー技術の如何なるものを利用した多くの種類のメモリー素子を支援するために実施されて良いことを理解するだろう。当業者は、本発明は、音楽／映像娯楽機器、輸送手段の制御部、電子回路により制御される装置等のコンピューター・システム以外の電子機器を支援するために実施されて良いことを理解するだろう。
メモリー・システムの実施例のブロック図である。 メモリー・システムの別の実施例のブロック図である。 メモリー・システムの更に別の実施例のブロック図である。 コンピューター・システムの実施例のブロック図である。 実施例のフローチャートである。 実施例の別のフローチャートである。

Claims (37)

  1. メモリー素子であって、
    行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
    前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合するメモリーバスに、前記メモリー素子を結合する第１のインターフェースを有する、インターフェース・バッファ、及び
    前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第１のメモリーバス上で実行される、前記ストレージ・アレイに影響を与えるトランザクションが存在しない間に、前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行する、リフレッシュ・ロジック
    を有する、メモリー素子。
  2. 前記リフレッシュ・ロジックは、前記インターフェース・バッファの構成要素であり、前記メモリー素子は、前記ストレージ・アレイを有する少なくとも１つの集積回路及び前記インターフェース・バッファを有する少なくとも１つの集積回路に取り付けられる回路基板を有する、請求項１記載のメモリー素子。
  3. 前記第１のメモリーバスは、前記メモリー素子と前記外部メモリー制御部の間のポイント・ツー・ポイント接続を提供し、前記インターフェース・バッファは、前記メモリー素子と別のメモリー素子との間のポイント・ツー・ポイント接続を提供する第２のメモリーバスに、前記メモリー素子を結合する第２のインターフェースを有し、及び前記インターフェース・バッファは、前記第１及び第２のメモリーバスの間の、前記ストレージ・アレイに影響を与えないバス活動を通過させる、請求項１記載のメモリー素子。
  4. 前記外部メモリー制御部と前記インターフェース・バッファの前記第１のインターフェースの間のデータ転送、及び前記インターフェース・バッファの前記第２のインターフェースと前記他のメモリー素子の間のデータ転送の両方は、パケット形式で送信されるデータと共に生じる、請求項３記載のメモリー素子。
  5. 前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動を監視し、前記第１のメモリーバスから受信される、前記ストレージ・アレイに影響を与えるコマンドが存在しないデッド・タイムを識別し、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記リフレッシュ・ロジックに、前記ストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項３記載のメモリー素子。
  6. 前記リフレッシュ・ロジックは、前記外部メモリー制御部と前記他のメモリー素子の間のトランザクションが生じる間に、前記ストレージ・アレイ内の行に対しリフレッシュ動作を実行する、請求項５記載のメモリー素子。
  7. 前記リフレッシュ・ロジックは、前記外部メモリー制御部からの信号を待ち、デッド・タイムを識別し、前記デッド・タイムでは、前記ストレージ・アレイに影響を与える如何なるコマンドも前記外部メモリー制御部により送信されず、前記リフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供する、請求項３記載のメモリー素子。
  8. 前記リフレッシュ・ロジックは、前記第１のメモリーバスのパワーダウンの発生について、前記第１のメモリーバスを監視し、前記リフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項３記載のメモリー素子。
  9. インターフェース・バッファであって、
    行の配列に構成されている複数のメモリーセルを有するストレージ・アレイとのローカル・インターフェース、
    第１のメモリーバスは、第１のインターフェースと外部メモリー制御部の間のポイント・ツー・ポイント接続を提供し、前記第１のメモリーバスは、前記ストレージ・アレイを前記外部メモリー制御部に結合し、前記ストレージ・アレイを前記第１のメモリーバスと結合する前記第１のインターフェース、
    第２のメモリーバスは、第２のインターフェースと他のインターフェース・バッファの間のポイント・ツー・ポイント接続を提供し、前記第２のメモリーバスは、前記第２のインターフェースを別のインターフェース・バッファに結合し、前記別のインターフェース・バッファは、別のストレージ・アレイを前記インターフェース・バッファを通じて前記外部メモリー制御部に結合し、前記ストレージ・アレイを前記第２のメモリーバスに結合する前記第２のインターフェース、及び
    前記外部メモリー制御部により、前記第１のメモリーバス上で実行される、前記ストレージ・アレイに影響を与える如何なるトランザクションもない時間の間に、前記ストレージ・アレイ内の行に対して、リフレッシュ動作を実行するリフレッシュ・ロジック
    を有する、インターフェース・バッファ。
  10. 前記インターフェース・バッファは少なくとも１つの集積回路を有し、前記ストレージ・アレイは少なくとも１つの集積回路を有し、前記インターフェース・バッファを有する前記少なくとも１つの集積回路及び前記ストレージ・アレイを有する前記少なくとも１つの集積回路の両方は、メモリー素子を構成するよう回路基板に取り付けられる、請求項９記載のインターフェース・バッファ。
  11. 前記メモリー素子が、前記外部メモリー制御部に取り付けられる別の回路基板に結合される場合、前記第１のインターフェースは前記第１のメモリーバスに結合され、前記第２のインターフェースは前記第２のメモリーバスに結合される、請求項１０記載のインターフェース・バッファ。
  12. 前記外部メモリー制御部と前記第１のインターフェースの間のデータ転送、及び前記第２のインターフェースと前記他のインターフェース・バッファの間のデータ転送の両方は、パケット形式で送信されるデータと共に生じる、請求項９記載のインターフェース・バッファ。
  13. 前記リフレッシュ・ロジックは前記第１のメモリーバス上の活動を監視し、デッド・タイムを識別し、前記デッド・タイムでは、前記ストレージ・アレイに影響を与える如何なるコマンドも前記第１のメモリーバスから受信されず、前記リフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項９記載のメモリー素子。
  14. 前記リフレッシュ・ロジックは、前記外部メモリー制御部と前記他のストレージ・アレイの間のトランザクションが生じる間に、前記ストレージ・アレイ内の行に対しリフレッシュ動作を実行する、請求項１３記載のメモリー素子。
  15. 前記リフレッシュ・ロジックは、前記外部メモリー制御部からの信号を待ち、デッド・タイムを識別し、前記デッド・タイムでは、前記ストレージ・アレイに影響を与える如何なるコマンドも前記外部メモリー制御部により送信されず、前記リフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供する、請求項９記載のメモリー素子。
  16. 前記リフレッシュ・ロジックは、前記第１のメモリーバスのパワーダウンの発生について、前記第１のメモリーバスを監視し、前記リフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項９記載のメモリー素子。
  17. メモリー・システムであって、
    メモリー制御部、
    前記メモリー制御部に結合される第１のメモリーバス、
    行に構成される複数のメモリーセルを有する第１のストレージ・アレイ、及び第１のメモリー素子内で前記第１のストレージ・アレイに結合される第１のインターフェース・バッファを有する前記第１のメモリー素子、
    前記第２のインターフェースに結合される第２のメモリーバス、
    行に構成される複数のメモリーセルを有する第２のストレージ・アレイ、及び第２のメモリー素子内で前記第２のストレージ・アレイに結合される第２のインターフェース・バッファを有する前記第２のメモリー素子
    を有し、
    前記第１のインターフェース・バッファは、第１のインターフェース、第２のインターフェース、及び第１のリフレッシュ・ロジックを設け、前記第１のメモリー素子は、前記第１のインターフェースにより前記メモリー制御部と前記第１のインターフェースの間のポイント・ツー・ポイント接続を形成する前記第１のメモリーバスに結合され、前記第１のリフレッシュ・ロジックは、前記第１のメモリーバス上に、前記メモリー制御部により実行される前記ストレージ・アレイに影響を与える如何なるトランザクションもない時間の間に、前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行し、
    前記第２のインターフェース・バッファは、第３のインターフェース、及び第２のリフレッシュ・ロジックを設け、前記第２のメモリー素子は、前記第３のインターフェースにより、前記第３のインターフェースと前記第２のインターフェースの間のポイント・ツー・ポイント接続を形成する前記第２のメモリーバスに結合され、前記第２のリフレッシュ・ロジックは、前記第２のメモリーバス上に、前記メモリー制御部により実行される前記第２のストレージ・アレイに影響を与える如何なるトランザクションもない時間の間に、前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、
    メモリー・システム。
  18. 前記第１のインターフェース・バッファは、前記第１のストレージ・アレイに影響を与えない前記第１及び第２のメモリーバスの間でバス活動を通過させる、請求項１７記載のメモリー・システム。
  19. 前記メモリー制御部と前記第１のインターフェースの間のデータ転送、及び前記第２のインターフェースと前記第３のインターフェースの間のデータ転送の両方は、パケット形式で送信されるデータと共に生じる、請求項１８記載のメモリー・システム。
  20. 前記第１のリフレッシュ・ロジックは前記第１のメモリーバス上の活動を監視し、デッド・タイムを識別し、前記デッド・タイムでは、前記第１のストレージ・アレイに影響を与える如何なるコマンドも前記第１のメモリーバスから受信されず、前記第１のリフレッシュ・ロジックに、前記第１のストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記第１のストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項１７記載のメモリー・システム。
  21. 前記第１のリフレッシュ・ロジックは、前記メモリー制御部と前記第２のストレージ・アレイの間のトランザクションが生じる間に、前記第１のストレージ・アレイ内の行に対しリフレッシュ動作を実行する、請求項２０記載のメモリー・システム。
  22. 前記第２のリフレッシュ・ロジックは前記第２のメモリーバス上の活動を監視し、デッド・タイムを識別し、前記デッド・タイムでは、前記第２のストレージ・アレイに影響を与える如何なるコマンドも前記第２のメモリーバスから受信されず、前記第２のリフレッシュ・ロジックに、前記第１のリフレッシュ・ロジックが前記第１のストレージ・アレイ内の行に対するリフレッシュ動作を実行するのと並行して、前記第２のストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項２０記載のメモリー・システム。
  23. 前記第１のリフレッシュ・ロジックは、前記外部メモリー制御部からの信号を待ち、デッド・タイムを識別し、前記デッド・タイムでは、前記第１のストレージ・アレイに影響を与える如何なるコマンドも前記メモリー制御部により送信されず、前記第１のリフレッシュ・ロジックに、前記第１のストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記第１のストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供する、請求項１７記載のメモリー・システム。
  24. 前記第２のリフレッシュ・ロジックは、前記外部メモリー制御部からの信号を待ち、デッド・タイムを識別し、前記デッド・タイムでは、前記第２のストレージ・アレイに影響を与える如何なるコマンドも前記メモリー制御部により送信されず、前記第２のリフレッシュ・ロジックに、前記第２のリフレッシュ・ロジックが前記第１のストレージ・アレイ内の行に対するリフレッシュ動作を実行するのと並行して、前記第２のストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供する、請求項２３記載のメモリー・システム。
  25. 前記第１のリフレッシュ・ロジックは、前記第１のメモリーバスのパワーダウンの発生について、前記第１のメモリーバスを監視し、前記第１のリフレッシュ・ロジックに、前記第１のストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記第１のストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項１７記載のメモリー・システム。
  26. 前記第１のリフレッシュ・ロジックは、前記第２のメモリーバスのパワーダウンの発生について、前記第２のメモリーバスを監視し、前記第２のリフレッシュ・ロジックに、前記第２のリフレッシュ・ロジックが前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を実行するのと並行して、前記第２のストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項２５記載のメモリー・システム。
  27. コンピューター・システムであって、
    プロセッサー、
    前記プロセッサーに結合されるディスク記憶装置、
    前記プロセッサーに結合されるメモリー制御部、
    前記メモリー制御部に結合される第１のメモリーバス、
    行に構成される複数のメモリーセルを有する第１のストレージ・アレイ及び第１のメモリー素子内で前記第１のストレージ・アレイに結合される第１のインターフェース・バッファを有する前記第１のメモリー素子、
    第２のインターフェースに結合される第２のメモリーバス、
    行に構成される複数のメモリーセルを有する第２のストレージ・アレイ及び第２のメモリー素子内で前記第２のストレージ・アレイに結合される第２のインターフェース・バッファを有する前記第２のメモリー素子
    を有し、
    前記第１のインターフェース・バッファは、第１のインターフェース、前記第２のインターフェース、及び第１のリフレッシュ・ロジックを設け、前記第１のメモリー素子は前記第１のインターフェースにより前記メモリー制御部と前記第１のインターフェースの間のポイント・ツー・ポイント接続を形成する前記第１のメモリーバスに結合され、前記第１のリフレッシュ・ロジックは、前記第１のストレージ・アレイに影響を与える前記第１のメモリーバス上の前記メモリー制御部により実行される如何なるトランザクションもない時間の間に、前記第１のストレージ・アレイ内の行に対するリフレッシュ動作を実行し、
    前記第２のインターフェース・バッファは、第３のインターフェース、及び第２のリフレッシュ・ロジックを設け、前記第２のメモリー素子は前記第３のインターフェースにより前記第３のインターフェースと前記第２のインターフェースの間のポイント・ツー・ポイント接続を形成する前記第２のメモリーバスに結合され、前記第２のリフレッシュ・ロジックは、前記第２のストレージ・アレイに影響を与える前記第２のメモリーバス上の前記メモリー制御部により実行される如何なるトランザクションもない時間の間に、前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、
    コンピューター・システム。
  28. 前記第１のリフレッシュ・ロジックは、前記メモリー制御部と前記第２のストレージ・アレイの間のトランザクションが生じる時間の間に、前記第１のストレージ・アレイ内の行に対しリフレッシュ動作を実行する、請求項２７記載のコンピューター・システム。
  29. 前記第１のリフレッシュ・ロジックは、前記外部メモリー制御部からの信号を待ち、デッド・タイムを識別し、前記デッド・タイムでは、前記第１のストレージ・アレイに影響を与える如何なるコマンドも前記メモリー制御部により送信されず、前記第１のリフレッシュ・ロジックに、前記第１のストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記第１のストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供する、請求項２７記載のコンピューター・システム。
  30. 前記メモリー制御部は、制御レジスターを更に有し、前記制御レジスターは、デッド・タイムを識別するために、前記メモリー制御部により前記第１のリフレッシュ・ロジックへ信号を送信するよう、前記プロセッサーにより設定可能である、請求項２９記載のコンピューター・システム。
  31. 前記第１のリフレッシュ・ロジックは、前記第１のメモリーバスのパワーダウンの発生について、前記第１のメモリーバスを監視し、前記第１のリフレッシュ・ロジックに、前記第１のストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記第１のストレージ・アレイ内の行に対するリフレッシュ動作を機会主義的に実行する機会を提供する、請求項２７記載のコンピューター・システム。
  32. 方法であって、
    メモリーバスを経由してメモリー制御部に結合されるメモリー素子が、前記メモリー制御部を有する第２のリフレッシュ・ロジックと独立の第１のリフレッシュ・ロジックを有するか否かを判定し、
    前記メモリー制御部を設定し、待ち行列に入っているメモリー・アクセス・コマンドを調べ、前記第１のリフレッシュ・ロジックへ信号を送り、デッド・タイムを識別し、前記デッド・タイムでは、前記メモリー制御部が待ち行列に入っているメモリー・アクセス・コマンドの検査を支援し及び前記メモリー素子が前記第１のリフレッシュ・ロジックを有する場合、前記メモリー制御部は前記メモリー素子内のストレージ・アレイに影響を与えるコマンドを送信せず、前記第１のリフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供し、及び
    前記メモリーバスをパワーダウンするよう、前記メモリー制御部を設定し、前記メモリー制御部が待ち行列に入っているメモリー・アクセス・コマンドの検査を支援し及び前記メモリー素子が前記第１のリフレッシュ・ロジックを有する場合、前記第１のリフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供する、
    方法。
  33. 前記メモリー制御部が待ち行列に入っているメモリー・アクセス・コマンドの検査を支援し及び前記メモリー素子が前記第１のリフレッシュ・ロジックを有する場合、前記第１のリフレッシュ・ロジックへ、前記第１のリフレッシュ・ロジックがリフレッシュ動作のタイミングを制御する信号を送り、前記メモリーバスをパワーダウンさせ、及び
    前記メモリー制御部が待ち行列に入っているメモリー・アクセス・コマンドの検査を支援し及び前記メモリー素子が前記第１のリフレッシュ・ロジックを有する場合、前記メモリーバスをパワーアップさせ、前記第１のリフレッシュ・ロジックへ、前記第２のリフレッシュ・ロジックがリフレッシュ動作の前記タイミングを制御する信号を更に送る、
    請求項３２記載の方法。
  34. 方法であって、
    実行すべきアクセス動作があるか否かを検査し、
    実行すべきアクセス動作についての前記検査で、実行すべきアクセス動作が有ると判明した場合、アクセス動作を実行し、
    実行すべきアクセス動作についての前記検査で、実行すべきアクセス動作が無く、リフレッシュ動作が必要であると判明した場合、メモリー素子のインターフェース・バッファ内のリフレッシュ・ロジックの制御下で、リフレッシュ動作を実行し、及び
    前記メモリー素子内の前記インターフェース・バッファ内の前記リフレッシュ・ロジックの制御下で、リフレッシュ動作の発生の間に、メモリー制御部が前記メモリー素子へアクセス・コマンドを送信する場合、前記メモリー素子にメモリーバスを経由して結合される前記メモリー制御部に、前記メモリー素子はアクセス動作を実行できないと信号を送る、
    方法。
  35. 前記メモリーバスがパワーダウンしているか否かを検査し、及び
    前記メモリーバスがパワーダウンしているか否かの前記検査で、前記メモリーバスはパワーダウンし、リフレッシュ動作が必要であると判明した場合、前記メモリー素子のインターフェース・バッファ内のリフレッシュ・ロジックの制御下で、リフレッシュ動作を更に実行する、
    請求項３４記載の方法。
  36. 機械アクセス可能な媒体であって、
    電子機器内のプロセッサーにより実行された時に、前記電子機器に、
    メモリー制御部にメモリーバスを経由して結合されたメモリー素子が、前記メモリー制御部を有する第２のリフレッシュ・ロジックと独立の第１のリフレッシュ・ロジックを有するか否かを判定するよう、前記プロセッサーに結合された前記メモリー制御部を設定させ、
    待ち行列に入っているメモリー・アクセス・コマンドを検査し、前記第１のリフレッシュ・ロジックへ信号を送り、デッド・タイムを識別するよう、前記メモリー制御部に設定させ、前記デッド・タイムでは、前記メモリー制御部が待ち行列に入っているメモリー・アクセス・コマンドの検査を支援し及び前記メモリー素子が前記第１のリフレッシュ・ロジックを有する場合、前記メモリー制御部は前記メモリー素子内のストレージ・アレイに影響を与えるコマンドを送信せず、前記第１のリフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供させ、及び
    前記メモリーバスをパワーダウンするよう、前記メモリー制御部に設定し、前記メモリー制御部が待ち行列に入っているメモリー・アクセス・コマンドの検査を支援し及び前記メモリー素子が前記第１のリフレッシュ・ロジックを有する場合、前記第１のリフレッシュ・ロジックに、前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく、前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を提供させる、
    機械アクセス可能な媒体。
  37. 前記プロセッサーに更に、
    前記メモリー制御部が待ち行列に入っているメモリー・アクセス・コマンドの検査を支援し及び前記メモリー素子が前記第１のリフレッシュ・ロジックを有する場合、前記第１のリフレッシュ・ロジックがリフレッシュ動作のタイミングを制御し、前記メモリーバスをパワーダウンする信号を前記第１のリフレッシュ・ロジックへ送信させ、及び
    前記メモリー制御部が待ち行列に入っているメモリー・アクセス・コマンドの検査を支援し及び前記メモリー素子が前記第１のリフレッシュ・ロジックを有する場合、前記メモリーバスをパワーアップし、前記第１のリフレッシュ・ロジックへ、前記第２のリフレッシュ・ロジックがリフレッシュ動作のタイミングを制御する信号を送信させる、
    請求項３６記載の機械アクセス可能な媒体。
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