JPH1115742A - メモリ・リフレッシュ制御回路 - Google Patents
メモリ・リフレッシュ制御回路Info
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- JPH1115742A JPH1115742A JP9162863A JP16286397A JPH1115742A JP H1115742 A JPH1115742 A JP H1115742A JP 9162863 A JP9162863 A JP 9162863A JP 16286397 A JP16286397 A JP 16286397A JP H1115742 A JPH1115742 A JP H1115742A
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- dram
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】メモリ・バック・アップ動作時の消費電力削減
を実現すると、セルフ・リフレッシュ機能を有しないD
RAMに対してもメモリ・バック・アップ機能を確保す
る。 【解決手段】メモリ・バック・アップ動作時において、
セルフ・リフレッシュ機能を有するDRAMアレイ3に
対応したセルフ・リフレッシュ・タイミングを生成する
DRAMタイミング制御部2と、メモリ・バック・アッ
プ状態を検知し、DRAMタイミング制御部2へ通知す
るリフレッシュ/バック・アップ制御部1とを有する。
また、セルフ・リフレッシュ機能を有しないDRAMア
レイ3を搭載したことを示すDRAM識別モード・レジ
スタ12を設け、その状態値により、DRAMタイミン
グ制御部2へその旨通知し、搭載されたDRAMに対し
て従来と同様のCBRリフレッシュ方式を提供すること
もできるように構成した。
を実現すると、セルフ・リフレッシュ機能を有しないD
RAMに対してもメモリ・バック・アップ機能を確保す
る。 【解決手段】メモリ・バック・アップ動作時において、
セルフ・リフレッシュ機能を有するDRAMアレイ3に
対応したセルフ・リフレッシュ・タイミングを生成する
DRAMタイミング制御部2と、メモリ・バック・アッ
プ状態を検知し、DRAMタイミング制御部2へ通知す
るリフレッシュ/バック・アップ制御部1とを有する。
また、セルフ・リフレッシュ機能を有しないDRAMア
レイ3を搭載したことを示すDRAM識別モード・レジ
スタ12を設け、その状態値により、DRAMタイミン
グ制御部2へその旨通知し、搭載されたDRAMに対し
て従来と同様のCBRリフレッシュ方式を提供すること
もできるように構成した。
Description
【0001】
【発明の属する技術分野】本発明は、メモリ・リフレッ
シュ制御回路、特にバッテリ・バック・アップ機能を有
するDRAM構成の記憶装置に対するメモリ・リフレッ
シュ制御回路に関するものである。
シュ制御回路、特にバッテリ・バック・アップ機能を有
するDRAM構成の記憶装置に対するメモリ・リフレッ
シュ制御回路に関するものである。
【0002】
【従来の技術】電源停電時にバッテリによりメモリ内の
情報を保持するメモリ・バック・アップ機能を有する記
憶装置の存在は、従来から広く知られている。このよう
な記憶装置において、使用しているメモリがDRAMで
ある場合には、停電時においてもDRAMのリフレッシ
ュ動作を続行することがメモリ・バック・アップの必須
条件となる。
情報を保持するメモリ・バック・アップ機能を有する記
憶装置の存在は、従来から広く知られている。このよう
な記憶装置において、使用しているメモリがDRAMで
ある場合には、停電時においてもDRAMのリフレッシ
ュ動作を続行することがメモリ・バック・アップの必須
条件となる。
【0003】DRAMのリフレッシュ手段には、一般的
に、RASオンリー・リフレッシュ(以下ROR)方
式、CASビフォアRASリフレッシュ(以下CBR)
方式、および、セルフ・リフレッシュ方式があるが、電
源停電時のメモリ・バック・アップ制御のリフレッシュ
に使用されるのは、CBR方式が一般的である。ROR
方式は、リフレッシュ手段として使用できないことはな
いが、リフレッシュ動作を行う度にリフレッシュ・アド
レスを与えなくてはならず、通常動作からメモリ・バッ
ク・アップ動作へ移行した場合でも(逆の場合も同
様)、このリフレッシュ・アドレスを引き継ぐ必要があ
り、メモリ・バック・アップ制御が複雑になるという欠
点があるため、あまり使用されなくなってきている。
に、RASオンリー・リフレッシュ(以下ROR)方
式、CASビフォアRASリフレッシュ(以下CBR)
方式、および、セルフ・リフレッシュ方式があるが、電
源停電時のメモリ・バック・アップ制御のリフレッシュ
に使用されるのは、CBR方式が一般的である。ROR
方式は、リフレッシュ手段として使用できないことはな
いが、リフレッシュ動作を行う度にリフレッシュ・アド
レスを与えなくてはならず、通常動作からメモリ・バッ
ク・アップ動作へ移行した場合でも(逆の場合も同
様)、このリフレッシュ・アドレスを引き継ぐ必要があ
り、メモリ・バック・アップ制御が複雑になるという欠
点があるため、あまり使用されなくなってきている。
【0004】また、セルフ・リフレッシュ機能を有する
DRAMは非常に少ないため、メモリ・バック・アップ
時のリフレッシュをセルフ・リフレッシュにより行うよ
うにしたメモリ・リフレッシュ制御回路は考えられない
のが実情である。
DRAMは非常に少ないため、メモリ・バック・アップ
時のリフレッシュをセルフ・リフレッシュにより行うよ
うにしたメモリ・リフレッシュ制御回路は考えられない
のが実情である。
【0005】このようなことから、例えば、特開平3−
237678(図4)に示すように、従来技術における
バッテリを使用したメモリ・バック・アップ動作時のリ
フレッシュには、CBR方式が使用されている。図4に
おいて、44はリフレッシュ用RAS信号(以下RRS
信号)48およびリフレッシュ用クロックソース信号
(以下RFCK信号)46を発生するクロック発生回
路、45は電源感知信号43を入力として、この電源感
知信号43の値により、切替信号47を出力し、また、
RAS信号41およびRFCK信号46によりリフレッ
シュ用CAS信号(以下RCS信号)49を発生するリ
フレッシュ切替手段である。4A、4BはそれぞれRA
Sセレクタ,CASセレクタであり、リフレッシュ切替
信号47に応答して、RAS信号41とRRS信号48
とのいずれか一方、CAS信号42とRCS信号49の
いずれか一方をそれぞれ選択し、DRAM4Cへ供給
し、メモリ内容保証に必要なリフレッシュ動作を行って
いる。
237678(図4)に示すように、従来技術における
バッテリを使用したメモリ・バック・アップ動作時のリ
フレッシュには、CBR方式が使用されている。図4に
おいて、44はリフレッシュ用RAS信号(以下RRS
信号)48およびリフレッシュ用クロックソース信号
(以下RFCK信号)46を発生するクロック発生回
路、45は電源感知信号43を入力として、この電源感
知信号43の値により、切替信号47を出力し、また、
RAS信号41およびRFCK信号46によりリフレッ
シュ用CAS信号(以下RCS信号)49を発生するリ
フレッシュ切替手段である。4A、4BはそれぞれRA
Sセレクタ,CASセレクタであり、リフレッシュ切替
信号47に応答して、RAS信号41とRRS信号48
とのいずれか一方、CAS信号42とRCS信号49の
いずれか一方をそれぞれ選択し、DRAM4Cへ供給
し、メモリ内容保証に必要なリフレッシュ動作を行って
いる。
【0006】図5は、図4に示した従来例の動作を示す
タイミング・チャートであり、通常動作時にはRAS信
号41とCAS信号42がDRAM4Cに供給され、正
常時のリフレッシュ動作はROR方式、バック・アップ
時のリフレッシュはCBR方式で行われていることが示
されている。
タイミング・チャートであり、通常動作時にはRAS信
号41とCAS信号42がDRAM4Cに供給され、正
常時のリフレッシュ動作はROR方式、バック・アップ
時のリフレッシュはCBR方式で行われていることが示
されている。
【0007】
【発明が解決しようとする課題】しかしながら、上述し
た従来のメモリ・リフレッシュ制御回路は、メモリ・バ
ック・アップ時のDRAMのリフレッシュ動作にCBR
方式を採用しているので、バッテリの電力供給能力に限
りがあるにもかかわらず、多量の電力を消費してしま
い、結果的にメモリ・バック・アップ時間を短縮してし
まうという第1の問題点がある。その理由は、CBR方
式によるリフレッシュ動作時のDRAMの消費電力は、
通常動作時と同等であるためである。
た従来のメモリ・リフレッシュ制御回路は、メモリ・バ
ック・アップ時のDRAMのリフレッシュ動作にCBR
方式を採用しているので、バッテリの電力供給能力に限
りがあるにもかかわらず、多量の電力を消費してしま
い、結果的にメモリ・バック・アップ時間を短縮してし
まうという第1の問題点がある。その理由は、CBR方
式によるリフレッシュ動作時のDRAMの消費電力は、
通常動作時と同等であるためである。
【0008】また、この第1の問題点を解決するため
に、DRAMのセルフ・リフレッシュ機能を使用しよう
としても、セルフ・リフレッシュ機能を有しないDRA
Mを使用した場合には、メモリ・バック・アップ機能を
提供することができなくなってしまうという第2の問題
点がある。その理由は、セルフ・リフレッシュ機能を有
するDRAMはごく一部にしか使用されておらず、市場
に出回っている多くのDRAMはCBR方式でしかリフ
レッシュが不可能なためである。
に、DRAMのセルフ・リフレッシュ機能を使用しよう
としても、セルフ・リフレッシュ機能を有しないDRA
Mを使用した場合には、メモリ・バック・アップ機能を
提供することができなくなってしまうという第2の問題
点がある。その理由は、セルフ・リフレッシュ機能を有
するDRAMはごく一部にしか使用されておらず、市場
に出回っている多くのDRAMはCBR方式でしかリフ
レッシュが不可能なためである。
【0009】本発明の目的は、DRAMを使用したメモ
リ・バック・アップ機能を有する記憶装置におけるメモ
リ・バック・アップ動作時の消費電力を低減するメモリ
・リフレッシュ制御回路を提供することにある。本発明
の他の目的は、セルフ・リフレッシュ機能のように消費
電力低減に必要とする特定のリフレッシュ機能を有して
いないDRAMを搭載した場合においても、消費電力の
低減はできないまでも、メモリ・バック・アップ動作時
のリフレッシュ方式を選択的にすることにより、メモリ
・バック・アップ機能を発揮できるメモリ・リフレッシ
ュ制御回路を提供することである。
リ・バック・アップ機能を有する記憶装置におけるメモ
リ・バック・アップ動作時の消費電力を低減するメモリ
・リフレッシュ制御回路を提供することにある。本発明
の他の目的は、セルフ・リフレッシュ機能のように消費
電力低減に必要とする特定のリフレッシュ機能を有して
いないDRAMを搭載した場合においても、消費電力の
低減はできないまでも、メモリ・バック・アップ動作時
のリフレッシュ方式を選択的にすることにより、メモリ
・バック・アップ機能を発揮できるメモリ・リフレッシ
ュ制御回路を提供することである。
【0010】
【課題を解決するための手段】本発明の制御回路は、停
電時におけるメモリ・バック・アップ機能を有し、DR
AM構成の記憶装置に対するメモリ・リフレッシュ制御
回路において、メモリ・バック・アップ時のリフレッシ
ュをセルフ・リフレッシュ方式により行うことを特徴と
する。
電時におけるメモリ・バック・アップ機能を有し、DR
AM構成の記憶装置に対するメモリ・リフレッシュ制御
回路において、メモリ・バック・アップ時のリフレッシ
ュをセルフ・リフレッシュ方式により行うことを特徴と
する。
【0011】より具体的には、本発明のメモリ・リフレ
ッシュ制御回路は、DRAMが有するセルフ・リフレッ
シュ機能に対応した制御信号を生成し、DRAMに対し
て出力するDRAMタイミング制御部と、メモリ・バッ
ク・アップ状態を検知し、DRAMタイミング制御部へ
通知するバック・アップ制御部とを有する。また、バッ
ク・アップ制御部には、セルフ・リフレッシュ機能を有
しないDRAMを搭載したことを示すDRAM識別モー
ド・レジスタを持ち、このレジスタの状態値により、D
RAMタイミング制御部へその旨通知し、搭載されたD
RAMに対して適切なリフレッシュ方式を提供する手段
も含む。
ッシュ制御回路は、DRAMが有するセルフ・リフレッ
シュ機能に対応した制御信号を生成し、DRAMに対し
て出力するDRAMタイミング制御部と、メモリ・バッ
ク・アップ状態を検知し、DRAMタイミング制御部へ
通知するバック・アップ制御部とを有する。また、バッ
ク・アップ制御部には、セルフ・リフレッシュ機能を有
しないDRAMを搭載したことを示すDRAM識別モー
ド・レジスタを持ち、このレジスタの状態値により、D
RAMタイミング制御部へその旨通知し、搭載されたD
RAMに対して適切なリフレッシュ方式を提供する手段
も含む。
【0012】[作用]本発明では、DRAMから構成さ
れる記憶装置のメモリ・バック・アップ動作時における
DRAMのリフレッシュは、セルフ・リフレッシュ機能
を有するDRAMに対しては、セルフ・リフレッシュ機
能を使用して、メモリ・バック・アップ時の消費電力を
低減している。一方、セルフ・リフレッシュ機能を有し
ないDRAMを使用した場合においても、消費電力低減
はできないまでも、メモリ・バック・アップ機能につい
ては継続して発揮できるように、バック・アップ時にお
けるDRAMのリフレッシュ方式を選択できるようにし
ている。
れる記憶装置のメモリ・バック・アップ動作時における
DRAMのリフレッシュは、セルフ・リフレッシュ機能
を有するDRAMに対しては、セルフ・リフレッシュ機
能を使用して、メモリ・バック・アップ時の消費電力を
低減している。一方、セルフ・リフレッシュ機能を有し
ないDRAMを使用した場合においても、消費電力低減
はできないまでも、メモリ・バック・アップ機能につい
ては継続して発揮できるように、バック・アップ時にお
けるDRAMのリフレッシュ方式を選択できるようにし
ている。
【0013】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して、詳細に説明する。
面を参照して、詳細に説明する。
【0014】図1は、本発明の一実施例を示すブロック
図であり、本発明は、電源停電通知信号14およびDR
AM識別モード設定信号18を入力とし、リフレッシュ
動作起動信号16およびバック・アップ起動信号17を
出力とするリフレッシュ/バック・アップ制御部1と、
リフレッシュ動作起動信号16、バック・アップ起動信
号17および通常動作起動信号23を入力とし、RAS
信号24およびCAS信号25を出力とするDRAMタ
イミング制御部2と、RAS信号24およびCAS信号
25を入力とするDRAMアレイ3とから構成される。
図であり、本発明は、電源停電通知信号14およびDR
AM識別モード設定信号18を入力とし、リフレッシュ
動作起動信号16およびバック・アップ起動信号17を
出力とするリフレッシュ/バック・アップ制御部1と、
リフレッシュ動作起動信号16、バック・アップ起動信
号17および通常動作起動信号23を入力とし、RAS
信号24およびCAS信号25を出力とするDRAMタ
イミング制御部2と、RAS信号24およびCAS信号
25を入力とするDRAMアレイ3とから構成される。
【0015】DRAMタイミング制御部2は、リフレッ
シュ/バック・アップ制御部1から出力されるリフレッ
シュ動作起動信号16またはバック・アップ起動信号1
7および記憶制御部(図示せず)から出力される通常動
作起動信号23を受信し、制御信号16、17、23の
状態値により、DRAMアレイ3に対して、通常のメモ
リ書き込み/読み出し動作、CBR、セルフ・リフレッ
シュ機能に対応するタイミングのRAS信号24、CA
S信号25を出力する。
シュ/バック・アップ制御部1から出力されるリフレッ
シュ動作起動信号16またはバック・アップ起動信号1
7および記憶制御部(図示せず)から出力される通常動
作起動信号23を受信し、制御信号16、17、23の
状態値により、DRAMアレイ3に対して、通常のメモ
リ書き込み/読み出し動作、CBR、セルフ・リフレッ
シュ機能に対応するタイミングのRAS信号24、CA
S信号25を出力する。
【0016】リフレッシュ/バック・アップ制御部1は
電源停電通知信号14を受けてバック・アップ制御信号
19を出力するバック・アップ制御信号生成部11、D
RAM識別モード設定信号18を受けてDRAM識別信
号1Aを出力するDRAM識別モード・レジスタ12、
バック・アップ制御信号19とDRAM識別信号1Aの
論理積をとってバック・アップ起動信号17を出力する
ANDゲート17およびバック・アップ起動信号17に
応答してリフレッシュ動作起動信号16を出力するリフ
レッシュ動作起動信号生成部13から構成される。
電源停電通知信号14を受けてバック・アップ制御信号
19を出力するバック・アップ制御信号生成部11、D
RAM識別モード設定信号18を受けてDRAM識別信
号1Aを出力するDRAM識別モード・レジスタ12、
バック・アップ制御信号19とDRAM識別信号1Aの
論理積をとってバック・アップ起動信号17を出力する
ANDゲート17およびバック・アップ起動信号17に
応答してリフレッシュ動作起動信号16を出力するリフ
レッシュ動作起動信号生成部13から構成される。
【0017】バック・アップ制御信号生成部11は、電
源停電通知信号14の状態値が電源停電を示していると
きには、バック・アップ制御信号19を生成し、DRA
M識別信号1AがDRAMアレイ3はセルフ・リフレッ
シュ機能を有することを示しているときは、ANDゲー
ト15を通して、バック・アップ起動信号17としてD
RAMタイミング制御部2へ送出し、DRAMのセルフ
・リフレッシュ機能に対応するタイミングを生成させる
ことにより、メモリ・バック・アップ機能を実現する。
また、バック・アップ制御信号19は、リフレッシュ動
作起動信号生成部13にも分配され、リフレッシュ動作
起動信号16の生成を抑止する。
源停電通知信号14の状態値が電源停電を示していると
きには、バック・アップ制御信号19を生成し、DRA
M識別信号1AがDRAMアレイ3はセルフ・リフレッ
シュ機能を有することを示しているときは、ANDゲー
ト15を通して、バック・アップ起動信号17としてD
RAMタイミング制御部2へ送出し、DRAMのセルフ
・リフレッシュ機能に対応するタイミングを生成させる
ことにより、メモリ・バック・アップ機能を実現する。
また、バック・アップ制御信号19は、リフレッシュ動
作起動信号生成部13にも分配され、リフレッシュ動作
起動信号16の生成を抑止する。
【0018】一方、ANDゲート15のもう一方の入力
には、DRAM識別モード・レジスタ12の出力である
DRAM識別信号1Aが入力されているため、この識別
信号1Aの状態値がDRAMアレイ3はセルフ・リフレ
ッシュ機能を有しないことを示しているときは、電源停
電であってもバック・アップ起動信号17の出力抑止お
よびリフレッシュ動作起動信号16の抑止動作解除がな
され、CBRを使用したメモリ・バック・アップ機能が
実現される。
には、DRAM識別モード・レジスタ12の出力である
DRAM識別信号1Aが入力されているため、この識別
信号1Aの状態値がDRAMアレイ3はセルフ・リフレ
ッシュ機能を有しないことを示しているときは、電源停
電であってもバック・アップ起動信号17の出力抑止お
よびリフレッシュ動作起動信号16の抑止動作解除がな
され、CBRを使用したメモリ・バック・アップ機能が
実現される。
【0019】次に、本実施例の動作について、図2およ
び図3のタイミング・チャートに沿って詳細に説明す
る。
び図3のタイミング・チャートに沿って詳細に説明す
る。
【0020】図2は、セルフ・リフレッシュ機能付きの
DRAM3を使用した場合のタイミング・チャートであ
る。本タイミング・チャートは、通常のメモリ・アクセ
ス動作、CBRによるリフレッシュ動作、セルフ・リフ
レッシュ機能によるメモリ・バック・アップ動作の順に
動作している場合の例である。
DRAM3を使用した場合のタイミング・チャートであ
る。本タイミング・チャートは、通常のメモリ・アクセ
ス動作、CBRによるリフレッシュ動作、セルフ・リフ
レッシュ機能によるメモリ・バック・アップ動作の順に
動作している場合の例である。
【0021】まず、DRAM識別モード・レジスタ12
には、あらかじめDRAM識別モード設定信号18によ
り、セルフ・リフレッシュ機能付きDRAM3が搭載さ
れていることを示す論理値“H”が格納され、電源停電
通知信号14は電源通電中である論理値“L”を示して
いるものとする。このときは通常のメモリ・アクセス動
作を行うことになり、DRAMタイミング制御部2は、
記憶制御部(図示せず)から送出される通常動作起動信
号23を受信し、RAS信号生成部21、CAS信号生
成部22に分配され、それぞれが通常のメモリ・アクセ
スに対応するRAS信号24およびCAS信号25をD
RAMアレイ3に出力する。
には、あらかじめDRAM識別モード設定信号18によ
り、セルフ・リフレッシュ機能付きDRAM3が搭載さ
れていることを示す論理値“H”が格納され、電源停電
通知信号14は電源通電中である論理値“L”を示して
いるものとする。このときは通常のメモリ・アクセス動
作を行うことになり、DRAMタイミング制御部2は、
記憶制御部(図示せず)から送出される通常動作起動信
号23を受信し、RAS信号生成部21、CAS信号生
成部22に分配され、それぞれが通常のメモリ・アクセ
スに対応するRAS信号24およびCAS信号25をD
RAMアレイ3に出力する。
【0022】次に、正常動作時においてリフレッシュを
行うべき時間になると、DRAMタイミング制御部2
は、リフレッシュ/バック・アップ制御部1内のリフレ
ッシュ動作起動信号生成部13から、ある一定の周期で
出力されるリフレッシュ動作起動信号16を受信し、R
AS信号生成部21、CAS信号生成部22に分配し
て、CBRに対応するRAS信号24およびCAS信号
25をDRAMアレイ3に出力する。
行うべき時間になると、DRAMタイミング制御部2
は、リフレッシュ/バック・アップ制御部1内のリフレ
ッシュ動作起動信号生成部13から、ある一定の周期で
出力されるリフレッシュ動作起動信号16を受信し、R
AS信号生成部21、CAS信号生成部22に分配し
て、CBRに対応するRAS信号24およびCAS信号
25をDRAMアレイ3に出力する。
【0023】最後に停電になると、まず、リフレッシュ
/バック・アップ制御部1内のバック・アップ制御信号
生成部11が、電源停電通知信号14が論理値“H”に
遷移したことを感知し、バック・アップ制御信号19を
出力する。ANDゲート15は、バック・アップ制御信
号19とDRAM識別信号1Aを入力としているが、前
記識別信号1Aは論理値“H”を常に出力しているた
め、もう一方の入力であるバック・アップ制御信号19
がそのまま出力され、バック・アップ起動信号17とし
て、リフレッシュ動作起動信号生成部13およびDRA
Mタイミング制御部2へ送出される。バック・アップ起
動信号17を受信したリフレッシュ動作起動信号生成部
13は、ある一定周期で出力しているリフレッシュ動作
起動信号16の出力を抑止するとともに、同様にバック
・アップ起動信号17を受信したDRAMタイミング制
御部2は、RAS信号生成部21、CAS信号生成部2
2にバック・アップ起動信号17を分配し、セルフ・リ
フレッシュに対応するRAS信号24およびCAS信号
25をDRAMアレイ3に出力する。RAS信号24と
CAS信号25を受信したDRAMアレイ3は、セルフ
・リフレッシュ動作を開始し、メモリ・バック・アップ
状態となる。
/バック・アップ制御部1内のバック・アップ制御信号
生成部11が、電源停電通知信号14が論理値“H”に
遷移したことを感知し、バック・アップ制御信号19を
出力する。ANDゲート15は、バック・アップ制御信
号19とDRAM識別信号1Aを入力としているが、前
記識別信号1Aは論理値“H”を常に出力しているた
め、もう一方の入力であるバック・アップ制御信号19
がそのまま出力され、バック・アップ起動信号17とし
て、リフレッシュ動作起動信号生成部13およびDRA
Mタイミング制御部2へ送出される。バック・アップ起
動信号17を受信したリフレッシュ動作起動信号生成部
13は、ある一定周期で出力しているリフレッシュ動作
起動信号16の出力を抑止するとともに、同様にバック
・アップ起動信号17を受信したDRAMタイミング制
御部2は、RAS信号生成部21、CAS信号生成部2
2にバック・アップ起動信号17を分配し、セルフ・リ
フレッシュに対応するRAS信号24およびCAS信号
25をDRAMアレイ3に出力する。RAS信号24と
CAS信号25を受信したDRAMアレイ3は、セルフ
・リフレッシュ動作を開始し、メモリ・バック・アップ
状態となる。
【0024】上述の第1から第3の動作におけるDRA
Mアレイ3の消費電力は、通常のメモリ・アクセス動作
時をPとすると、CBR動作時は同様にPであるが、セ
ルフ・リフレッシュ動作時には、一般的に1/数100
程度の消費電力となり、メモリ・バック・アップ動作時
の消費電力を大幅に低減することが可能となる。
Mアレイ3の消費電力は、通常のメモリ・アクセス動作
時をPとすると、CBR動作時は同様にPであるが、セ
ルフ・リフレッシュ動作時には、一般的に1/数100
程度の消費電力となり、メモリ・バック・アップ動作時
の消費電力を大幅に低減することが可能となる。
【0025】図3は、セルフ・リフレッシュ機能を有し
ないDRAM3を使用した場合の動作タイミング・チャ
ートである。本タイミング・チャートは、セルフ・リフ
レッシュ機能付きDRAM3を使用した場合と同様に、
通常のメモリ・アクセス動作、CBRによるリフレッシ
ュ動作、メモリ・バック・アップ動作の順に動作してい
る場合の例である。第1および第2の動作については、
図2で示したタイミング・チャートと全く同様の動作で
あるので、その説明を省略する。
ないDRAM3を使用した場合の動作タイミング・チャ
ートである。本タイミング・チャートは、セルフ・リフ
レッシュ機能付きDRAM3を使用した場合と同様に、
通常のメモリ・アクセス動作、CBRによるリフレッシ
ュ動作、メモリ・バック・アップ動作の順に動作してい
る場合の例である。第1および第2の動作については、
図2で示したタイミング・チャートと全く同様の動作で
あるので、その説明を省略する。
【0026】図2の場合と異なる点は、第3の動作であ
るメモリ・バック・アップ時のリフレッシュ動作であ
る。動作前提条件として、DRAM識別モード・レジス
タ12には、あらかじめセルフ・リフレッシュ機能なし
のDRAM3が搭載されていることを示す論理値“L”
が格納されているものとする。バック・アップ制御信号
19を生成する過程までは、図2における第3の動作と
同様である。しかしながら、ANDゲート15のもう一
方の入力であるDRAM識別信号1Aは論理値“L”を
示しているため、バック・アップ起動信号17は無効化
され、リフレッシュ動作起動信号生成部13は、ある一
定周期でリフレッシュ動作起動信号16を出力し、メモ
リ・バック・アップ動作中においても、DRAMタイミ
ング制御部2は、DRAMアレイ3に対して、CBRリ
フレッシュに対応したRAS信号24、CAS信号25
を送出し、リフレッシュ動作を継続して行う。このと
き、DRAMアレイ3の消費電力はPのままであるが、
セルフ・リフレッシュ機能を有していないDRAMアレ
イ3を搭載した場合でも、メモリ・バック・アップ機能
を提供することが可能となる。
るメモリ・バック・アップ時のリフレッシュ動作であ
る。動作前提条件として、DRAM識別モード・レジス
タ12には、あらかじめセルフ・リフレッシュ機能なし
のDRAM3が搭載されていることを示す論理値“L”
が格納されているものとする。バック・アップ制御信号
19を生成する過程までは、図2における第3の動作と
同様である。しかしながら、ANDゲート15のもう一
方の入力であるDRAM識別信号1Aは論理値“L”を
示しているため、バック・アップ起動信号17は無効化
され、リフレッシュ動作起動信号生成部13は、ある一
定周期でリフレッシュ動作起動信号16を出力し、メモ
リ・バック・アップ動作中においても、DRAMタイミ
ング制御部2は、DRAMアレイ3に対して、CBRリ
フレッシュに対応したRAS信号24、CAS信号25
を送出し、リフレッシュ動作を継続して行う。このと
き、DRAMアレイ3の消費電力はPのままであるが、
セルフ・リフレッシュ機能を有していないDRAMアレ
イ3を搭載した場合でも、メモリ・バック・アップ機能
を提供することが可能となる。
【0027】
【発明の効果】本発明の第1の効果は、メモリ・バック
・アップ機能を有する記憶装置において、セルフ・リフ
レッシュ機能を有したDRAMを搭載した場合、メモリ
・バック・アップ動作時にセルフ・リフレッシュ機能を
利用して、DRAMのリフレッシュ動作を行うことによ
り、メモリ・バック・アップ動作時の消費電力を大幅に
低減することが可能となることである。その理由は、従
来、メモリ・バック・アップ動作時に使用していたリフ
レッシュ手段を消費電力の大きいCBR方式から、消費
電力の小さいセルフ・リフレッシュ方式に変更する制御
回路を設けたためである。
・アップ機能を有する記憶装置において、セルフ・リフ
レッシュ機能を有したDRAMを搭載した場合、メモリ
・バック・アップ動作時にセルフ・リフレッシュ機能を
利用して、DRAMのリフレッシュ動作を行うことによ
り、メモリ・バック・アップ動作時の消費電力を大幅に
低減することが可能となることである。その理由は、従
来、メモリ・バック・アップ動作時に使用していたリフ
レッシュ手段を消費電力の大きいCBR方式から、消費
電力の小さいセルフ・リフレッシュ方式に変更する制御
回路を設けたためである。
【0028】また、第2の効果は、セルフ・リフレッシ
ュ機能を有しないDRAMを搭載した場合でも、メモリ
・バック・アップ機能を継続して提供できることであ
る。その理由は、搭載されたDRAMのセルフ・リフレ
ッシュ機能の有無を識別するモード・レジスタを設け、
前記モード・レジスタの論理値により、メモリ・バック
・アップ動作時のリフレッシュ動作をセルフ・リフレッ
シュ方式と従来のCBR方式とに選択的に切り替えられ
る回路を設けたためである。
ュ機能を有しないDRAMを搭載した場合でも、メモリ
・バック・アップ機能を継続して提供できることであ
る。その理由は、搭載されたDRAMのセルフ・リフレ
ッシュ機能の有無を識別するモード・レジスタを設け、
前記モード・レジスタの論理値により、メモリ・バック
・アップ動作時のリフレッシュ動作をセルフ・リフレッ
シュ方式と従来のCBR方式とに選択的に切り替えられ
る回路を設けたためである。
【図1】本発明の一実施例を示すブロック図である。
【図2】図1に示した実施例において、セルフ・リフレ
ッシュ機能を有するDRAMアレイに対する動作タイミ
ング・チャートである。
ッシュ機能を有するDRAMアレイに対する動作タイミ
ング・チャートである。
【図3】図1に示した実施例において、セルフ・リフレ
ッシュ機能を有しないDRAMアレイに対する動作タイ
ミング・チャートである。
ッシュ機能を有しないDRAMアレイに対する動作タイ
ミング・チャートである。
【図4】従来技術の一例を示すブロック図である。
【図5】図4に示した従来例の動作タイミング・チャー
トである。
トである。
1 リフレッシュ/バック・アップ制御部 2 DRAMタイミング制御部 3 DRAMアレイ 11 バック・アップ制御信号生成部 12 DRAM識別モード・レジスタ 13 リフレッシュ動作起動信号生成部 14 電源停電通知信号 15 ANDゲート 16 リフレッシュ動作起動信号 17 バック・アップ起動信号 18 DRAM識別モード設定信号 19 バック・アップ制御信号 1A DRAM識別信号 21 RAS信号生成部 22 CAS信号生成部 23 通常動作起動信号 24 RAS信号 25 CAS信号 41 RAS信号 42 CAS信号 43 電源感知信号 44 クロック発生回路 45 リフレッシュ切替手段 46 リフレッシュ用クロックソース信号(RFCK
信号) 47 リフレッシュ切替信号 48 リフレッシュ用RAS信号(RRS信号) 49 リフレッシュ用CAS信号(RCS信号) 4A RASセレクタ 4B CASセレクタ 4C DRAMアレイ。
信号) 47 リフレッシュ切替信号 48 リフレッシュ用RAS信号(RRS信号) 49 リフレッシュ用CAS信号(RCS信号) 4A RASセレクタ 4B CASセレクタ 4C DRAMアレイ。
Claims (5)
- 【請求項1】 停電時におけるメモリ・バック・アップ
機能を有し、DRAM構成の記憶装置に対するメモリ・
リフレッシュ制御回路において、メモリ・バック・アッ
プ時のリフレッシュをセルフ・リフレッシュ方式により
行うことを特徴とするメモリ・リフレッシュ制御回路。 - 【請求項2】 停電を感知するバック・アップ制御信号
生成部と、該バック・アップ制御信号生成部から出力さ
れるバック・アップ起動信号を入力として、セルフ・リ
フレッシュ機能を有するDRAMに対して、セルフ・リ
フレッシュ・タイミングを生成するDRAMタイミング
制御部と、前記バック・アップ起動信号を入力とし、メ
モリ・バック・アップ動作時には通常のリフレッシュ動
作起動信号を抑止するリフレッシュ起動信号生成部とを
有し、DRAMのセルフ・リフレッシュ機能を利用し
て、メモリ・バック・アップ動作時の消費電力を低減で
きるように制御することを特徴とする請求項1記載のメ
モリ・リフレッシュ制御回路。 - 【請求項3】 メモリ・バック・アップ時のリフレッシ
ュは、搭載されたDRAMがセルフ・リフレッシュ機能
を有するときはセルフ・リフレッシュ方式で行い、セル
フ・リフレッシュ機能を有しないときは通常のリフレッ
シュ方式で行うように切り替えることを特徴とする請求
項1記載のメモリ・リフレッシュ制御回路。 - 【請求項4】 搭載されたDRAMがセルフ・リフレッ
シュ機能を有していないことを検知するDRAM識別モ
ード・レジスタと、前記バック・アップ制御信号生成部
から出力されるバック・アップ制御信号と前記識別モー
ド・レジスタからの出力信号から生成されるバック・ア
ップ起動信号を入力とし、セルフ・リフレッシュ・タイ
ミングとは異なる通常のリフレッシュ・タイミングを生
成するDRAMタイミング制御部と、前記バック・アッ
プ起動信号を入力とし、メモリ・バック・アップ動作時
でも、通常のリフレッシュ起動信号を出力するリフレッ
シュ動作起動信号生成部とを有し、セルフ・リフレッシ
ュ機能を有していないDRAMを搭載しても、前記DR
AM識別モード・レジスタの出力信号を参照して、メモ
リ・バック・アップ動作時のリフレッシュ方式を選択で
きるように制御し、搭載DRAMの種類に関係なく、メ
モリ・バック・アップ機能を提供できることを特徴とす
る請求項3記載のメモリ・リフレッシュ制御回路。 - 【請求項5】 前記バック・アップ起動信号を前記バッ
ク・アップ制御信号と前記識別モード・レジスタからの
出力信号との論理積により生成することを特徴とする請
求項4記載のメモリ・リフレッシュ制御回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9162863A JPH1115742A (ja) | 1997-06-19 | 1997-06-19 | メモリ・リフレッシュ制御回路 |
EP98250220A EP0887803B1 (en) | 1997-06-19 | 1998-06-18 | Computer Memory controller |
CA002241126A CA2241126C (en) | 1997-06-19 | 1998-06-18 | Computer memory controller |
DE69832007T DE69832007T2 (de) | 1997-06-19 | 1998-06-18 | Steuerschaltung für Computerspeicher |
AU71975/98A AU728857B2 (en) | 1997-06-19 | 1998-06-18 | Computer memory controller |
US09/100,329 US6311250B1 (en) | 1997-06-19 | 1998-06-19 | Computer memory controller with self refresh performed during memory back-up operation in case of power failure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9162863A JPH1115742A (ja) | 1997-06-19 | 1997-06-19 | メモリ・リフレッシュ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1115742A true JPH1115742A (ja) | 1999-01-22 |
Family
ID=15762699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9162863A Pending JPH1115742A (ja) | 1997-06-19 | 1997-06-19 | メモリ・リフレッシュ制御回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6311250B1 (ja) |
EP (1) | EP0887803B1 (ja) |
JP (1) | JPH1115742A (ja) |
AU (1) | AU728857B2 (ja) |
CA (1) | CA2241126C (ja) |
DE (1) | DE69832007T2 (ja) |
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US8484410B2 (en) * | 2010-04-12 | 2013-07-09 | Intel Corporation | Method to stagger self refreshes |
KR102321745B1 (ko) | 2015-08-27 | 2021-11-05 | 삼성전자주식회사 | 동적 랜덤 액세스 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 메모리 모듈 |
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JPH03237678A (ja) | 1990-02-14 | 1991-10-23 | Tokyo Electric Co Ltd | ビデオメモリ・リフレッシュ制御装置 |
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JPH07334432A (ja) | 1994-06-07 | 1995-12-22 | Hitachi Ltd | メモリ制御回路 |
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1997
- 1997-06-19 JP JP9162863A patent/JPH1115742A/ja active Pending
-
1998
- 1998-06-18 CA CA002241126A patent/CA2241126C/en not_active Expired - Fee Related
- 1998-06-18 EP EP98250220A patent/EP0887803B1/en not_active Expired - Lifetime
- 1998-06-18 DE DE69832007T patent/DE69832007T2/de not_active Expired - Fee Related
- 1998-06-18 AU AU71975/98A patent/AU728857B2/en not_active Ceased
- 1998-06-19 US US09/100,329 patent/US6311250B1/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
EP0887803A3 (en) | 1999-07-21 |
DE69832007T2 (de) | 2006-07-20 |
DE69832007D1 (de) | 2005-12-01 |
CA2241126A1 (en) | 1998-12-19 |
AU728857B2 (en) | 2001-01-18 |
EP0887803A2 (en) | 1998-12-30 |
US6311250B1 (en) | 2001-10-30 |
CA2241126C (en) | 2001-06-05 |
EP0887803B1 (en) | 2005-10-26 |
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---|---|---|---|
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