JPH1115742A - メモリ・リフレッシュ制御回路 - Google Patents
メモリ・リフレッシュ制御回路Info
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- JPH1115742A JPH1115742A JP9162863A JP16286397A JPH1115742A JP H1115742 A JPH1115742 A JP H1115742A JP 9162863 A JP9162863 A JP 9162863A JP 16286397 A JP16286397 A JP 16286397A JP H1115742 A JPH1115742 A JP H1115742A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】メモリ・バック・アップ動作時の消費電力削減
を実現すると、セルフ・リフレッシュ機能を有しないＤ
ＲＡＭに対してもメモリ・バック・アップ機能を確保す
る。 【解決手段】メモリ・バック・アップ動作時において、
セルフ・リフレッシュ機能を有するＤＲＡＭアレイ３に
対応したセルフ・リフレッシュ・タイミングを生成する
ＤＲＡＭタイミング制御部２と、メモリ・バック・アッ
プ状態を検知し、ＤＲＡＭタイミング制御部２へ通知す
るリフレッシュ／バック・アップ制御部１とを有する。
また、セルフ・リフレッシュ機能を有しないＤＲＡＭア
レイ３を搭載したことを示すＤＲＡＭ識別モード・レジ
スタ１２を設け、その状態値により、ＤＲＡＭタイミン
グ制御部２へその旨通知し、搭載されたＤＲＡＭに対し
て従来と同様のＣＢＲリフレッシュ方式を提供すること
もできるように構成した。
を実現すると、セルフ・リフレッシュ機能を有しないＤ
ＲＡＭに対してもメモリ・バック・アップ機能を確保す
る。 【解決手段】メモリ・バック・アップ動作時において、
セルフ・リフレッシュ機能を有するＤＲＡＭアレイ３に
対応したセルフ・リフレッシュ・タイミングを生成する
ＤＲＡＭタイミング制御部２と、メモリ・バック・アッ
プ状態を検知し、ＤＲＡＭタイミング制御部２へ通知す
るリフレッシュ／バック・アップ制御部１とを有する。
また、セルフ・リフレッシュ機能を有しないＤＲＡＭア
レイ３を搭載したことを示すＤＲＡＭ識別モード・レジ
スタ１２を設け、その状態値により、ＤＲＡＭタイミン
グ制御部２へその旨通知し、搭載されたＤＲＡＭに対し
て従来と同様のＣＢＲリフレッシュ方式を提供すること
もできるように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ・リフレッ
シュ制御回路、特にバッテリ・バック・アップ機能を有
するＤＲＡＭ構成の記憶装置に対するメモリ・リフレッ
シュ制御回路に関するものである。
シュ制御回路、特にバッテリ・バック・アップ機能を有
するＤＲＡＭ構成の記憶装置に対するメモリ・リフレッ
シュ制御回路に関するものである。
【０００２】
【従来の技術】電源停電時にバッテリによりメモリ内の
情報を保持するメモリ・バック・アップ機能を有する記
憶装置の存在は、従来から広く知られている。このよう
な記憶装置において、使用しているメモリがＤＲＡＭで
ある場合には、停電時においてもＤＲＡＭのリフレッシ
ュ動作を続行することがメモリ・バック・アップの必須
条件となる。
情報を保持するメモリ・バック・アップ機能を有する記
憶装置の存在は、従来から広く知られている。このよう
な記憶装置において、使用しているメモリがＤＲＡＭで
ある場合には、停電時においてもＤＲＡＭのリフレッシ
ュ動作を続行することがメモリ・バック・アップの必須
条件となる。
【０００３】ＤＲＡＭのリフレッシュ手段には、一般的
に、ＲＡＳオンリー・リフレッシュ（以下ＲＯＲ）方
式、ＣＡＳビフォアＲＡＳリフレッシュ（以下ＣＢＲ）
方式、および、セルフ・リフレッシュ方式があるが、電
源停電時のメモリ・バック・アップ制御のリフレッシュ
に使用されるのは、ＣＢＲ方式が一般的である。ＲＯＲ
方式は、リフレッシュ手段として使用できないことはな
いが、リフレッシュ動作を行う度にリフレッシュ・アド
レスを与えなくてはならず、通常動作からメモリ・バッ
ク・アップ動作へ移行した場合でも（逆の場合も同
様）、このリフレッシュ・アドレスを引き継ぐ必要があ
り、メモリ・バック・アップ制御が複雑になるという欠
点があるため、あまり使用されなくなってきている。
に、ＲＡＳオンリー・リフレッシュ（以下ＲＯＲ）方
式、ＣＡＳビフォアＲＡＳリフレッシュ（以下ＣＢＲ）
方式、および、セルフ・リフレッシュ方式があるが、電
源停電時のメモリ・バック・アップ制御のリフレッシュ
に使用されるのは、ＣＢＲ方式が一般的である。ＲＯＲ
方式は、リフレッシュ手段として使用できないことはな
いが、リフレッシュ動作を行う度にリフレッシュ・アド
レスを与えなくてはならず、通常動作からメモリ・バッ
ク・アップ動作へ移行した場合でも（逆の場合も同
様）、このリフレッシュ・アドレスを引き継ぐ必要があ
り、メモリ・バック・アップ制御が複雑になるという欠
点があるため、あまり使用されなくなってきている。
【０００４】また、セルフ・リフレッシュ機能を有する
ＤＲＡＭは非常に少ないため、メモリ・バック・アップ
時のリフレッシュをセルフ・リフレッシュにより行うよ
うにしたメモリ・リフレッシュ制御回路は考えられない
のが実情である。
ＤＲＡＭは非常に少ないため、メモリ・バック・アップ
時のリフレッシュをセルフ・リフレッシュにより行うよ
うにしたメモリ・リフレッシュ制御回路は考えられない
のが実情である。
【０００５】このようなことから、例えば、特開平３−
２３７６７８（図４）に示すように、従来技術における
バッテリを使用したメモリ・バック・アップ動作時のリ
フレッシュには、ＣＢＲ方式が使用されている。図４に
おいて、４４はリフレッシュ用ＲＡＳ信号（以下ＲＲＳ
信号）４８およびリフレッシュ用クロックソース信号
（以下ＲＦＣＫ信号）４６を発生するクロック発生回
路、４５は電源感知信号４３を入力として、この電源感
知信号４３の値により、切替信号４７を出力し、また、
ＲＡＳ信号４１およびＲＦＣＫ信号４６によりリフレッ
シュ用ＣＡＳ信号（以下ＲＣＳ信号）４９を発生するリ
フレッシュ切替手段である。４Ａ、４ＢはそれぞれＲＡ
Ｓセレクタ，ＣＡＳセレクタであり、リフレッシュ切替
信号４７に応答して、ＲＡＳ信号４１とＲＲＳ信号４８
とのいずれか一方、ＣＡＳ信号４２とＲＣＳ信号４９の
いずれか一方をそれぞれ選択し、ＤＲＡＭ４Ｃへ供給
し、メモリ内容保証に必要なリフレッシュ動作を行って
いる。
２３７６７８（図４）に示すように、従来技術における
バッテリを使用したメモリ・バック・アップ動作時のリ
フレッシュには、ＣＢＲ方式が使用されている。図４に
おいて、４４はリフレッシュ用ＲＡＳ信号（以下ＲＲＳ
信号）４８およびリフレッシュ用クロックソース信号
（以下ＲＦＣＫ信号）４６を発生するクロック発生回
路、４５は電源感知信号４３を入力として、この電源感
知信号４３の値により、切替信号４７を出力し、また、
ＲＡＳ信号４１およびＲＦＣＫ信号４６によりリフレッ
シュ用ＣＡＳ信号（以下ＲＣＳ信号）４９を発生するリ
フレッシュ切替手段である。４Ａ、４ＢはそれぞれＲＡ
Ｓセレクタ，ＣＡＳセレクタであり、リフレッシュ切替
信号４７に応答して、ＲＡＳ信号４１とＲＲＳ信号４８
とのいずれか一方、ＣＡＳ信号４２とＲＣＳ信号４９の
いずれか一方をそれぞれ選択し、ＤＲＡＭ４Ｃへ供給
し、メモリ内容保証に必要なリフレッシュ動作を行って
いる。
【０００６】図５は、図４に示した従来例の動作を示す
タイミング・チャートであり、通常動作時にはＲＡＳ信
号４１とＣＡＳ信号４２がＤＲＡＭ４Ｃに供給され、正
常時のリフレッシュ動作はＲＯＲ方式、バック・アップ
時のリフレッシュはＣＢＲ方式で行われていることが示
されている。
タイミング・チャートであり、通常動作時にはＲＡＳ信
号４１とＣＡＳ信号４２がＤＲＡＭ４Ｃに供給され、正
常時のリフレッシュ動作はＲＯＲ方式、バック・アップ
時のリフレッシュはＣＢＲ方式で行われていることが示
されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のメモリ・リフレッシュ制御回路は、メモリ・バ
ック・アップ時のＤＲＡＭのリフレッシュ動作にＣＢＲ
方式を採用しているので、バッテリの電力供給能力に限
りがあるにもかかわらず、多量の電力を消費してしま
い、結果的にメモリ・バック・アップ時間を短縮してし
まうという第１の問題点がある。その理由は、ＣＢＲ方
式によるリフレッシュ動作時のＤＲＡＭの消費電力は、
通常動作時と同等であるためである。
た従来のメモリ・リフレッシュ制御回路は、メモリ・バ
ック・アップ時のＤＲＡＭのリフレッシュ動作にＣＢＲ
方式を採用しているので、バッテリの電力供給能力に限
りがあるにもかかわらず、多量の電力を消費してしま
い、結果的にメモリ・バック・アップ時間を短縮してし
まうという第１の問題点がある。その理由は、ＣＢＲ方
式によるリフレッシュ動作時のＤＲＡＭの消費電力は、
通常動作時と同等であるためである。
【０００８】また、この第１の問題点を解決するため
に、ＤＲＡＭのセルフ・リフレッシュ機能を使用しよう
としても、セルフ・リフレッシュ機能を有しないＤＲＡ
Ｍを使用した場合には、メモリ・バック・アップ機能を
提供することができなくなってしまうという第２の問題
点がある。その理由は、セルフ・リフレッシュ機能を有
するＤＲＡＭはごく一部にしか使用されておらず、市場
に出回っている多くのＤＲＡＭはＣＢＲ方式でしかリフ
レッシュが不可能なためである。
に、ＤＲＡＭのセルフ・リフレッシュ機能を使用しよう
としても、セルフ・リフレッシュ機能を有しないＤＲＡ
Ｍを使用した場合には、メモリ・バック・アップ機能を
提供することができなくなってしまうという第２の問題
点がある。その理由は、セルフ・リフレッシュ機能を有
するＤＲＡＭはごく一部にしか使用されておらず、市場
に出回っている多くのＤＲＡＭはＣＢＲ方式でしかリフ
レッシュが不可能なためである。
【０００９】本発明の目的は、ＤＲＡＭを使用したメモ
リ・バック・アップ機能を有する記憶装置におけるメモ
リ・バック・アップ動作時の消費電力を低減するメモリ
・リフレッシュ制御回路を提供することにある。本発明
の他の目的は、セルフ・リフレッシュ機能のように消費
電力低減に必要とする特定のリフレッシュ機能を有して
いないＤＲＡＭを搭載した場合においても、消費電力の
低減はできないまでも、メモリ・バック・アップ動作時
のリフレッシュ方式を選択的にすることにより、メモリ
・バック・アップ機能を発揮できるメモリ・リフレッシ
ュ制御回路を提供することである。
リ・バック・アップ機能を有する記憶装置におけるメモ
リ・バック・アップ動作時の消費電力を低減するメモリ
・リフレッシュ制御回路を提供することにある。本発明
の他の目的は、セルフ・リフレッシュ機能のように消費
電力低減に必要とする特定のリフレッシュ機能を有して
いないＤＲＡＭを搭載した場合においても、消費電力の
低減はできないまでも、メモリ・バック・アップ動作時
のリフレッシュ方式を選択的にすることにより、メモリ
・バック・アップ機能を発揮できるメモリ・リフレッシ
ュ制御回路を提供することである。
【００１０】
【課題を解決するための手段】本発明の制御回路は、停
電時におけるメモリ・バック・アップ機能を有し、ＤＲ
ＡＭ構成の記憶装置に対するメモリ・リフレッシュ制御
回路において、メモリ・バック・アップ時のリフレッシ
ュをセルフ・リフレッシュ方式により行うことを特徴と
する。
電時におけるメモリ・バック・アップ機能を有し、ＤＲ
ＡＭ構成の記憶装置に対するメモリ・リフレッシュ制御
回路において、メモリ・バック・アップ時のリフレッシ
ュをセルフ・リフレッシュ方式により行うことを特徴と
する。
【００１１】より具体的には、本発明のメモリ・リフレ
ッシュ制御回路は、ＤＲＡＭが有するセルフ・リフレッ
シュ機能に対応した制御信号を生成し、ＤＲＡＭに対し
て出力するＤＲＡＭタイミング制御部と、メモリ・バッ
ク・アップ状態を検知し、ＤＲＡＭタイミング制御部へ
通知するバック・アップ制御部とを有する。また、バッ
ク・アップ制御部には、セルフ・リフレッシュ機能を有
しないＤＲＡＭを搭載したことを示すＤＲＡＭ識別モー
ド・レジスタを持ち、このレジスタの状態値により、Ｄ
ＲＡＭタイミング制御部へその旨通知し、搭載されたＤ
ＲＡＭに対して適切なリフレッシュ方式を提供する手段
も含む。
ッシュ制御回路は、ＤＲＡＭが有するセルフ・リフレッ
シュ機能に対応した制御信号を生成し、ＤＲＡＭに対し
て出力するＤＲＡＭタイミング制御部と、メモリ・バッ
ク・アップ状態を検知し、ＤＲＡＭタイミング制御部へ
通知するバック・アップ制御部とを有する。また、バッ
ク・アップ制御部には、セルフ・リフレッシュ機能を有
しないＤＲＡＭを搭載したことを示すＤＲＡＭ識別モー
ド・レジスタを持ち、このレジスタの状態値により、Ｄ
ＲＡＭタイミング制御部へその旨通知し、搭載されたＤ
ＲＡＭに対して適切なリフレッシュ方式を提供する手段
も含む。
【００１２】［作用］本発明では、ＤＲＡＭから構成さ
れる記憶装置のメモリ・バック・アップ動作時における
ＤＲＡＭのリフレッシュは、セルフ・リフレッシュ機能
を有するＤＲＡＭに対しては、セルフ・リフレッシュ機
能を使用して、メモリ・バック・アップ時の消費電力を
低減している。一方、セルフ・リフレッシュ機能を有し
ないＤＲＡＭを使用した場合においても、消費電力低減
はできないまでも、メモリ・バック・アップ機能につい
ては継続して発揮できるように、バック・アップ時にお
けるＤＲＡＭのリフレッシュ方式を選択できるようにし
ている。
れる記憶装置のメモリ・バック・アップ動作時における
ＤＲＡＭのリフレッシュは、セルフ・リフレッシュ機能
を有するＤＲＡＭに対しては、セルフ・リフレッシュ機
能を使用して、メモリ・バック・アップ時の消費電力を
低減している。一方、セルフ・リフレッシュ機能を有し
ないＤＲＡＭを使用した場合においても、消費電力低減
はできないまでも、メモリ・バック・アップ機能につい
ては継続して発揮できるように、バック・アップ時にお
けるＤＲＡＭのリフレッシュ方式を選択できるようにし
ている。
【００１３】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して、詳細に説明する。
面を参照して、詳細に説明する。
【００１４】図１は、本発明の一実施例を示すブロック
図であり、本発明は、電源停電通知信号１４およびＤＲ
ＡＭ識別モード設定信号１８を入力とし、リフレッシュ
動作起動信号１６およびバック・アップ起動信号１７を
出力とするリフレッシュ／バック・アップ制御部１と、
リフレッシュ動作起動信号１６、バック・アップ起動信
号１７および通常動作起動信号２３を入力とし、ＲＡＳ
信号２４およびＣＡＳ信号２５を出力とするＤＲＡＭタ
イミング制御部２と、ＲＡＳ信号２４およびＣＡＳ信号
２５を入力とするＤＲＡＭアレイ３とから構成される。
図であり、本発明は、電源停電通知信号１４およびＤＲ
ＡＭ識別モード設定信号１８を入力とし、リフレッシュ
動作起動信号１６およびバック・アップ起動信号１７を
出力とするリフレッシュ／バック・アップ制御部１と、
リフレッシュ動作起動信号１６、バック・アップ起動信
号１７および通常動作起動信号２３を入力とし、ＲＡＳ
信号２４およびＣＡＳ信号２５を出力とするＤＲＡＭタ
イミング制御部２と、ＲＡＳ信号２４およびＣＡＳ信号
２５を入力とするＤＲＡＭアレイ３とから構成される。
【００１５】ＤＲＡＭタイミング制御部２は、リフレッ
シュ／バック・アップ制御部１から出力されるリフレッ
シュ動作起動信号１６またはバック・アップ起動信号１
７および記憶制御部（図示せず）から出力される通常動
作起動信号２３を受信し、制御信号１６、１７、２３の
状態値により、ＤＲＡＭアレイ３に対して、通常のメモ
リ書き込み／読み出し動作、ＣＢＲ、セルフ・リフレッ
シュ機能に対応するタイミングのＲＡＳ信号２４、ＣＡ
Ｓ信号２５を出力する。
シュ／バック・アップ制御部１から出力されるリフレッ
シュ動作起動信号１６またはバック・アップ起動信号１
７および記憶制御部（図示せず）から出力される通常動
作起動信号２３を受信し、制御信号１６、１７、２３の
状態値により、ＤＲＡＭアレイ３に対して、通常のメモ
リ書き込み／読み出し動作、ＣＢＲ、セルフ・リフレッ
シュ機能に対応するタイミングのＲＡＳ信号２４、ＣＡ
Ｓ信号２５を出力する。
【００１６】リフレッシュ／バック・アップ制御部１は
電源停電通知信号１４を受けてバック・アップ制御信号
１９を出力するバック・アップ制御信号生成部１１、Ｄ
ＲＡＭ識別モード設定信号１８を受けてＤＲＡＭ識別信
号１Ａを出力するＤＲＡＭ識別モード・レジスタ１２、
バック・アップ制御信号１９とＤＲＡＭ識別信号１Ａの
論理積をとってバック・アップ起動信号１７を出力する
ＡＮＤゲート１７およびバック・アップ起動信号１７に
応答してリフレッシュ動作起動信号１６を出力するリフ
レッシュ動作起動信号生成部１３から構成される。
電源停電通知信号１４を受けてバック・アップ制御信号
１９を出力するバック・アップ制御信号生成部１１、Ｄ
ＲＡＭ識別モード設定信号１８を受けてＤＲＡＭ識別信
号１Ａを出力するＤＲＡＭ識別モード・レジスタ１２、
バック・アップ制御信号１９とＤＲＡＭ識別信号１Ａの
論理積をとってバック・アップ起動信号１７を出力する
ＡＮＤゲート１７およびバック・アップ起動信号１７に
応答してリフレッシュ動作起動信号１６を出力するリフ
レッシュ動作起動信号生成部１３から構成される。
【００１７】バック・アップ制御信号生成部１１は、電
源停電通知信号１４の状態値が電源停電を示していると
きには、バック・アップ制御信号１９を生成し、ＤＲＡ
Ｍ識別信号１ＡがＤＲＡＭアレイ３はセルフ・リフレッ
シュ機能を有することを示しているときは、ＡＮＤゲー
ト１５を通して、バック・アップ起動信号１７としてＤ
ＲＡＭタイミング制御部２へ送出し、ＤＲＡＭのセルフ
・リフレッシュ機能に対応するタイミングを生成させる
ことにより、メモリ・バック・アップ機能を実現する。
また、バック・アップ制御信号１９は、リフレッシュ動
作起動信号生成部１３にも分配され、リフレッシュ動作
起動信号１６の生成を抑止する。
源停電通知信号１４の状態値が電源停電を示していると
きには、バック・アップ制御信号１９を生成し、ＤＲＡ
Ｍ識別信号１ＡがＤＲＡＭアレイ３はセルフ・リフレッ
シュ機能を有することを示しているときは、ＡＮＤゲー
ト１５を通して、バック・アップ起動信号１７としてＤ
ＲＡＭタイミング制御部２へ送出し、ＤＲＡＭのセルフ
・リフレッシュ機能に対応するタイミングを生成させる
ことにより、メモリ・バック・アップ機能を実現する。
また、バック・アップ制御信号１９は、リフレッシュ動
作起動信号生成部１３にも分配され、リフレッシュ動作
起動信号１６の生成を抑止する。
【００１８】一方、ＡＮＤゲート１５のもう一方の入力
には、ＤＲＡＭ識別モード・レジスタ１２の出力である
ＤＲＡＭ識別信号１Ａが入力されているため、この識別
信号１Ａの状態値がＤＲＡＭアレイ３はセルフ・リフレ
ッシュ機能を有しないことを示しているときは、電源停
電であってもバック・アップ起動信号１７の出力抑止お
よびリフレッシュ動作起動信号１６の抑止動作解除がな
され、ＣＢＲを使用したメモリ・バック・アップ機能が
実現される。
には、ＤＲＡＭ識別モード・レジスタ１２の出力である
ＤＲＡＭ識別信号１Ａが入力されているため、この識別
信号１Ａの状態値がＤＲＡＭアレイ３はセルフ・リフレ
ッシュ機能を有しないことを示しているときは、電源停
電であってもバック・アップ起動信号１７の出力抑止お
よびリフレッシュ動作起動信号１６の抑止動作解除がな
され、ＣＢＲを使用したメモリ・バック・アップ機能が
実現される。
【００１９】次に、本実施例の動作について、図２およ
び図３のタイミング・チャートに沿って詳細に説明す
る。
び図３のタイミング・チャートに沿って詳細に説明す
る。
【００２０】図２は、セルフ・リフレッシュ機能付きの
ＤＲＡＭ３を使用した場合のタイミング・チャートであ
る。本タイミング・チャートは、通常のメモリ・アクセ
ス動作、ＣＢＲによるリフレッシュ動作、セルフ・リフ
レッシュ機能によるメモリ・バック・アップ動作の順に
動作している場合の例である。
ＤＲＡＭ３を使用した場合のタイミング・チャートであ
る。本タイミング・チャートは、通常のメモリ・アクセ
ス動作、ＣＢＲによるリフレッシュ動作、セルフ・リフ
レッシュ機能によるメモリ・バック・アップ動作の順に
動作している場合の例である。
【００２１】まず、ＤＲＡＭ識別モード・レジスタ１２
には、あらかじめＤＲＡＭ識別モード設定信号１８によ
り、セルフ・リフレッシュ機能付きＤＲＡＭ３が搭載さ
れていることを示す論理値“Ｈ”が格納され、電源停電
通知信号１４は電源通電中である論理値“Ｌ”を示して
いるものとする。このときは通常のメモリ・アクセス動
作を行うことになり、ＤＲＡＭタイミング制御部２は、
記憶制御部（図示せず）から送出される通常動作起動信
号２３を受信し、ＲＡＳ信号生成部２１、ＣＡＳ信号生
成部２２に分配され、それぞれが通常のメモリ・アクセ
スに対応するＲＡＳ信号２４およびＣＡＳ信号２５をＤ
ＲＡＭアレイ３に出力する。
には、あらかじめＤＲＡＭ識別モード設定信号１８によ
り、セルフ・リフレッシュ機能付きＤＲＡＭ３が搭載さ
れていることを示す論理値“Ｈ”が格納され、電源停電
通知信号１４は電源通電中である論理値“Ｌ”を示して
いるものとする。このときは通常のメモリ・アクセス動
作を行うことになり、ＤＲＡＭタイミング制御部２は、
記憶制御部（図示せず）から送出される通常動作起動信
号２３を受信し、ＲＡＳ信号生成部２１、ＣＡＳ信号生
成部２２に分配され、それぞれが通常のメモリ・アクセ
スに対応するＲＡＳ信号２４およびＣＡＳ信号２５をＤ
ＲＡＭアレイ３に出力する。
【００２２】次に、正常動作時においてリフレッシュを
行うべき時間になると、ＤＲＡＭタイミング制御部２
は、リフレッシュ／バック・アップ制御部１内のリフレ
ッシュ動作起動信号生成部１３から、ある一定の周期で
出力されるリフレッシュ動作起動信号１６を受信し、Ｒ
ＡＳ信号生成部２１、ＣＡＳ信号生成部２２に分配し
て、ＣＢＲに対応するＲＡＳ信号２４およびＣＡＳ信号
２５をＤＲＡＭアレイ３に出力する。
行うべき時間になると、ＤＲＡＭタイミング制御部２
は、リフレッシュ／バック・アップ制御部１内のリフレ
ッシュ動作起動信号生成部１３から、ある一定の周期で
出力されるリフレッシュ動作起動信号１６を受信し、Ｒ
ＡＳ信号生成部２１、ＣＡＳ信号生成部２２に分配し
て、ＣＢＲに対応するＲＡＳ信号２４およびＣＡＳ信号
２５をＤＲＡＭアレイ３に出力する。
【００２３】最後に停電になると、まず、リフレッシュ
／バック・アップ制御部１内のバック・アップ制御信号
生成部１１が、電源停電通知信号１４が論理値“Ｈ”に
遷移したことを感知し、バック・アップ制御信号１９を
出力する。ＡＮＤゲート１５は、バック・アップ制御信
号１９とＤＲＡＭ識別信号１Ａを入力としているが、前
記識別信号１Ａは論理値“Ｈ”を常に出力しているた
め、もう一方の入力であるバック・アップ制御信号１９
がそのまま出力され、バック・アップ起動信号１７とし
て、リフレッシュ動作起動信号生成部１３およびＤＲＡ
Ｍタイミング制御部２へ送出される。バック・アップ起
動信号１７を受信したリフレッシュ動作起動信号生成部
１３は、ある一定周期で出力しているリフレッシュ動作
起動信号１６の出力を抑止するとともに、同様にバック
・アップ起動信号１７を受信したＤＲＡＭタイミング制
御部２は、ＲＡＳ信号生成部２１、ＣＡＳ信号生成部２
２にバック・アップ起動信号１７を分配し、セルフ・リ
フレッシュに対応するＲＡＳ信号２４およびＣＡＳ信号
２５をＤＲＡＭアレイ３に出力する。ＲＡＳ信号２４と
ＣＡＳ信号２５を受信したＤＲＡＭアレイ３は、セルフ
・リフレッシュ動作を開始し、メモリ・バック・アップ
状態となる。
／バック・アップ制御部１内のバック・アップ制御信号
生成部１１が、電源停電通知信号１４が論理値“Ｈ”に
遷移したことを感知し、バック・アップ制御信号１９を
出力する。ＡＮＤゲート１５は、バック・アップ制御信
号１９とＤＲＡＭ識別信号１Ａを入力としているが、前
記識別信号１Ａは論理値“Ｈ”を常に出力しているた
め、もう一方の入力であるバック・アップ制御信号１９
がそのまま出力され、バック・アップ起動信号１７とし
て、リフレッシュ動作起動信号生成部１３およびＤＲＡ
Ｍタイミング制御部２へ送出される。バック・アップ起
動信号１７を受信したリフレッシュ動作起動信号生成部
１３は、ある一定周期で出力しているリフレッシュ動作
起動信号１６の出力を抑止するとともに、同様にバック
・アップ起動信号１７を受信したＤＲＡＭタイミング制
御部２は、ＲＡＳ信号生成部２１、ＣＡＳ信号生成部２
２にバック・アップ起動信号１７を分配し、セルフ・リ
フレッシュに対応するＲＡＳ信号２４およびＣＡＳ信号
２５をＤＲＡＭアレイ３に出力する。ＲＡＳ信号２４と
ＣＡＳ信号２５を受信したＤＲＡＭアレイ３は、セルフ
・リフレッシュ動作を開始し、メモリ・バック・アップ
状態となる。
【００２４】上述の第１から第３の動作におけるＤＲＡ
Ｍアレイ３の消費電力は、通常のメモリ・アクセス動作
時をＰとすると、ＣＢＲ動作時は同様にＰであるが、セ
ルフ・リフレッシュ動作時には、一般的に１／数１００
程度の消費電力となり、メモリ・バック・アップ動作時
の消費電力を大幅に低減することが可能となる。
Ｍアレイ３の消費電力は、通常のメモリ・アクセス動作
時をＰとすると、ＣＢＲ動作時は同様にＰであるが、セ
ルフ・リフレッシュ動作時には、一般的に１／数１００
程度の消費電力となり、メモリ・バック・アップ動作時
の消費電力を大幅に低減することが可能となる。
【００２５】図３は、セルフ・リフレッシュ機能を有し
ないＤＲＡＭ３を使用した場合の動作タイミング・チャ
ートである。本タイミング・チャートは、セルフ・リフ
レッシュ機能付きＤＲＡＭ３を使用した場合と同様に、
通常のメモリ・アクセス動作、ＣＢＲによるリフレッシ
ュ動作、メモリ・バック・アップ動作の順に動作してい
る場合の例である。第１および第２の動作については、
図２で示したタイミング・チャートと全く同様の動作で
あるので、その説明を省略する。
ないＤＲＡＭ３を使用した場合の動作タイミング・チャ
ートである。本タイミング・チャートは、セルフ・リフ
レッシュ機能付きＤＲＡＭ３を使用した場合と同様に、
通常のメモリ・アクセス動作、ＣＢＲによるリフレッシ
ュ動作、メモリ・バック・アップ動作の順に動作してい
る場合の例である。第１および第２の動作については、
図２で示したタイミング・チャートと全く同様の動作で
あるので、その説明を省略する。
【００２６】図２の場合と異なる点は、第３の動作であ
るメモリ・バック・アップ時のリフレッシュ動作であ
る。動作前提条件として、ＤＲＡＭ識別モード・レジス
タ１２には、あらかじめセルフ・リフレッシュ機能なし
のＤＲＡＭ３が搭載されていることを示す論理値“Ｌ”
が格納されているものとする。バック・アップ制御信号
１９を生成する過程までは、図２における第３の動作と
同様である。しかしながら、ＡＮＤゲート１５のもう一
方の入力であるＤＲＡＭ識別信号１Ａは論理値“Ｌ”を
示しているため、バック・アップ起動信号１７は無効化
され、リフレッシュ動作起動信号生成部１３は、ある一
定周期でリフレッシュ動作起動信号１６を出力し、メモ
リ・バック・アップ動作中においても、ＤＲＡＭタイミ
ング制御部２は、ＤＲＡＭアレイ３に対して、ＣＢＲリ
フレッシュに対応したＲＡＳ信号２４、ＣＡＳ信号２５
を送出し、リフレッシュ動作を継続して行う。このと
き、ＤＲＡＭアレイ３の消費電力はＰのままであるが、
セルフ・リフレッシュ機能を有していないＤＲＡＭアレ
イ３を搭載した場合でも、メモリ・バック・アップ機能
を提供することが可能となる。
るメモリ・バック・アップ時のリフレッシュ動作であ
る。動作前提条件として、ＤＲＡＭ識別モード・レジス
タ１２には、あらかじめセルフ・リフレッシュ機能なし
のＤＲＡＭ３が搭載されていることを示す論理値“Ｌ”
が格納されているものとする。バック・アップ制御信号
１９を生成する過程までは、図２における第３の動作と
同様である。しかしながら、ＡＮＤゲート１５のもう一
方の入力であるＤＲＡＭ識別信号１Ａは論理値“Ｌ”を
示しているため、バック・アップ起動信号１７は無効化
され、リフレッシュ動作起動信号生成部１３は、ある一
定周期でリフレッシュ動作起動信号１６を出力し、メモ
リ・バック・アップ動作中においても、ＤＲＡＭタイミ
ング制御部２は、ＤＲＡＭアレイ３に対して、ＣＢＲリ
フレッシュに対応したＲＡＳ信号２４、ＣＡＳ信号２５
を送出し、リフレッシュ動作を継続して行う。このと
き、ＤＲＡＭアレイ３の消費電力はＰのままであるが、
セルフ・リフレッシュ機能を有していないＤＲＡＭアレ
イ３を搭載した場合でも、メモリ・バック・アップ機能
を提供することが可能となる。
【００２７】
【発明の効果】本発明の第１の効果は、メモリ・バック
・アップ機能を有する記憶装置において、セルフ・リフ
レッシュ機能を有したＤＲＡＭを搭載した場合、メモリ
・バック・アップ動作時にセルフ・リフレッシュ機能を
利用して、ＤＲＡＭのリフレッシュ動作を行うことによ
り、メモリ・バック・アップ動作時の消費電力を大幅に
低減することが可能となることである。その理由は、従
来、メモリ・バック・アップ動作時に使用していたリフ
レッシュ手段を消費電力の大きいＣＢＲ方式から、消費
電力の小さいセルフ・リフレッシュ方式に変更する制御
回路を設けたためである。
・アップ機能を有する記憶装置において、セルフ・リフ
レッシュ機能を有したＤＲＡＭを搭載した場合、メモリ
・バック・アップ動作時にセルフ・リフレッシュ機能を
利用して、ＤＲＡＭのリフレッシュ動作を行うことによ
り、メモリ・バック・アップ動作時の消費電力を大幅に
低減することが可能となることである。その理由は、従
来、メモリ・バック・アップ動作時に使用していたリフ
レッシュ手段を消費電力の大きいＣＢＲ方式から、消費
電力の小さいセルフ・リフレッシュ方式に変更する制御
回路を設けたためである。
【００２８】また、第２の効果は、セルフ・リフレッシ
ュ機能を有しないＤＲＡＭを搭載した場合でも、メモリ
・バック・アップ機能を継続して提供できることであ
る。その理由は、搭載されたＤＲＡＭのセルフ・リフレ
ッシュ機能の有無を識別するモード・レジスタを設け、
前記モード・レジスタの論理値により、メモリ・バック
・アップ動作時のリフレッシュ動作をセルフ・リフレッ
シュ方式と従来のＣＢＲ方式とに選択的に切り替えられ
る回路を設けたためである。
ュ機能を有しないＤＲＡＭを搭載した場合でも、メモリ
・バック・アップ機能を継続して提供できることであ
る。その理由は、搭載されたＤＲＡＭのセルフ・リフレ
ッシュ機能の有無を識別するモード・レジスタを設け、
前記モード・レジスタの論理値により、メモリ・バック
・アップ動作時のリフレッシュ動作をセルフ・リフレッ
シュ方式と従来のＣＢＲ方式とに選択的に切り替えられ
る回路を設けたためである。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示した実施例において、セルフ・リフレ
ッシュ機能を有するＤＲＡＭアレイに対する動作タイミ
ング・チャートである。
ッシュ機能を有するＤＲＡＭアレイに対する動作タイミ
ング・チャートである。
【図３】図１に示した実施例において、セルフ・リフレ
ッシュ機能を有しないＤＲＡＭアレイに対する動作タイ
ミング・チャートである。
ッシュ機能を有しないＤＲＡＭアレイに対する動作タイ
ミング・チャートである。
【図４】従来技術の一例を示すブロック図である。
【図５】図４に示した従来例の動作タイミング・チャー
トである。
トである。
１ リフレッシュ／バック・アップ制御部 ２ ＤＲＡＭタイミング制御部 ３ ＤＲＡＭアレイ １１ バック・アップ制御信号生成部 １２ ＤＲＡＭ識別モード・レジスタ １３ リフレッシュ動作起動信号生成部 １４ 電源停電通知信号 １５ ＡＮＤゲート １６ リフレッシュ動作起動信号 １７ バック・アップ起動信号 １８ ＤＲＡＭ識別モード設定信号 １９ バック・アップ制御信号 １Ａ ＤＲＡＭ識別信号 ２１ ＲＡＳ信号生成部 ２２ ＣＡＳ信号生成部 ２３ 通常動作起動信号 ２４ ＲＡＳ信号 ２５ ＣＡＳ信号 ４１ ＲＡＳ信号 ４２ ＣＡＳ信号 ４３ 電源感知信号 ４４ クロック発生回路 ４５ リフレッシュ切替手段 ４６ リフレッシュ用クロックソース信号（ＲＦＣＫ
信号） ４７ リフレッシュ切替信号 ４８ リフレッシュ用ＲＡＳ信号（ＲＲＳ信号） ４９ リフレッシュ用ＣＡＳ信号（ＲＣＳ信号） ４Ａ ＲＡＳセレクタ ４Ｂ ＣＡＳセレクタ ４Ｃ ＤＲＡＭアレイ。
信号） ４７ リフレッシュ切替信号 ４８ リフレッシュ用ＲＡＳ信号（ＲＲＳ信号） ４９ リフレッシュ用ＣＡＳ信号（ＲＣＳ信号） ４Ａ ＲＡＳセレクタ ４Ｂ ＣＡＳセレクタ ４Ｃ ＤＲＡＭアレイ。
Claims (5)
- 【請求項１】 停電時におけるメモリ・バック・アップ
機能を有し、ＤＲＡＭ構成の記憶装置に対するメモリ・
リフレッシュ制御回路において、メモリ・バック・アッ
プ時のリフレッシュをセルフ・リフレッシュ方式により
行うことを特徴とするメモリ・リフレッシュ制御回路。 - 【請求項２】 停電を感知するバック・アップ制御信号
生成部と、該バック・アップ制御信号生成部から出力さ
れるバック・アップ起動信号を入力として、セルフ・リ
フレッシュ機能を有するＤＲＡＭに対して、セルフ・リ
フレッシュ・タイミングを生成するＤＲＡＭタイミング
制御部と、前記バック・アップ起動信号を入力とし、メ
モリ・バック・アップ動作時には通常のリフレッシュ動
作起動信号を抑止するリフレッシュ起動信号生成部とを
有し、ＤＲＡＭのセルフ・リフレッシュ機能を利用し
て、メモリ・バック・アップ動作時の消費電力を低減で
きるように制御することを特徴とする請求項１記載のメ
モリ・リフレッシュ制御回路。 - 【請求項３】 メモリ・バック・アップ時のリフレッシ
ュは、搭載されたＤＲＡＭがセルフ・リフレッシュ機能
を有するときはセルフ・リフレッシュ方式で行い、セル
フ・リフレッシュ機能を有しないときは通常のリフレッ
シュ方式で行うように切り替えることを特徴とする請求
項１記載のメモリ・リフレッシュ制御回路。 - 【請求項４】 搭載されたＤＲＡＭがセルフ・リフレッ
シュ機能を有していないことを検知するＤＲＡＭ識別モ
ード・レジスタと、前記バック・アップ制御信号生成部
から出力されるバック・アップ制御信号と前記識別モー
ド・レジスタからの出力信号から生成されるバック・ア
ップ起動信号を入力とし、セルフ・リフレッシュ・タイ
ミングとは異なる通常のリフレッシュ・タイミングを生
成するＤＲＡＭタイミング制御部と、前記バック・アッ
プ起動信号を入力とし、メモリ・バック・アップ動作時
でも、通常のリフレッシュ起動信号を出力するリフレッ
シュ動作起動信号生成部とを有し、セルフ・リフレッシ
ュ機能を有していないＤＲＡＭを搭載しても、前記ＤＲ
ＡＭ識別モード・レジスタの出力信号を参照して、メモ
リ・バック・アップ動作時のリフレッシュ方式を選択で
きるように制御し、搭載ＤＲＡＭの種類に関係なく、メ
モリ・バック・アップ機能を提供できることを特徴とす
る請求項３記載のメモリ・リフレッシュ制御回路。 - 【請求項５】 前記バック・アップ起動信号を前記バッ
ク・アップ制御信号と前記識別モード・レジスタからの
出力信号との論理積により生成することを特徴とする請
求項４記載のメモリ・リフレッシュ制御回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162863A JPH1115742A (ja) | 1997-06-19 | 1997-06-19 | メモリ・リフレッシュ制御回路 |
| EP98250220A EP0887803B1 (en) | 1997-06-19 | 1998-06-18 | Computer Memory controller |
| CA002241126A CA2241126C (en) | 1997-06-19 | 1998-06-18 | Computer memory controller |
| DE69832007T DE69832007T2 (de) | 1997-06-19 | 1998-06-18 | Steuerschaltung für Computerspeicher |
| AU71975/98A AU728857B2 (en) | 1997-06-19 | 1998-06-18 | Computer memory controller |
| US09/100,329 US6311250B1 (en) | 1997-06-19 | 1998-06-19 | Computer memory controller with self refresh performed during memory back-up operation in case of power failure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162863A JPH1115742A (ja) | 1997-06-19 | 1997-06-19 | メモリ・リフレッシュ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1115742A true JPH1115742A (ja) | 1999-01-22 |
Family
ID=15762699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162863A Pending JPH1115742A (ja) | 1997-06-19 | 1997-06-19 | メモリ・リフレッシュ制御回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6311250B1 (ja) |
| EP (1) | EP0887803B1 (ja) |
| JP (1) | JPH1115742A (ja) |
| AU (1) | AU728857B2 (ja) |
| CA (1) | CA2241126C (ja) |
| DE (1) | DE69832007T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001357669A (ja) * | 2000-06-14 | 2001-12-26 | Toshiba Tec Corp | Ｄｒａｍモード制御回路 |
| JP2007507056A (ja) * | 2003-09-29 | 2007-03-22 | インテル コーポレイション | メモリー素子、インターフェース・バッファ、メモリー・システム、コンピューター・システム、方法、機械アクセス可能な媒体 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1293985B1 (en) * | 2000-06-08 | 2007-08-15 | Mitsubishi Denki Kabushiki Kaisha | Data backup device and step-up/step-down power supply |
| JP4765222B2 (ja) * | 2001-08-09 | 2011-09-07 | 日本電気株式会社 | Ｄｒａｍ装置 |
| US20090089514A1 (en) * | 2007-09-28 | 2009-04-02 | Durgesh Srivastava | Implementing Asynchronous Request for Forcing Dynamic Memory into Self Refresh |
| US8392650B2 (en) | 2010-04-01 | 2013-03-05 | Intel Corporation | Fast exit from self-refresh state of a memory device |
| US8484410B2 (en) * | 2010-04-12 | 2013-07-09 | Intel Corporation | Method to stagger self refreshes |
| KR102321745B1 (ko) | 2015-08-27 | 2021-11-05 | 삼성전자주식회사 | 동적 랜덤 액세스 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 메모리 모듈 |
| US20190243723A1 (en) * | 2018-02-08 | 2019-08-08 | Micron Technology, Inc. | Backup operations from volatile to non-volatile memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105893A (en) * | 1979-01-31 | 1980-08-13 | Sharp Corp | Driving unit of dynamic memory |
| US4977537A (en) | 1988-09-23 | 1990-12-11 | Dallas Semiconductor Corporation | Dram nonvolatizer |
| JPH03237678A (ja) | 1990-02-14 | 1991-10-23 | Tokyo Electric Co Ltd | ビデオメモリ・リフレッシュ制御装置 |
| US5365487A (en) * | 1992-03-24 | 1994-11-15 | Texas Instruments Incorporated | DRAM power management with self-refresh |
| US5307320A (en) | 1992-09-23 | 1994-04-26 | Intel Corporation | High integration DRAM controller |
| US5594699A (en) * | 1993-09-20 | 1997-01-14 | Fujitsu Limited | DRAM with reduced electric power consumption |
| JPH07182857A (ja) | 1993-12-24 | 1995-07-21 | Toshiba Corp | マイコンシステム |
| KR0122107B1 (ko) * | 1994-06-04 | 1997-12-05 | 김광호 | 저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치 |
| JPH07334432A (ja) | 1994-06-07 | 1995-12-22 | Hitachi Ltd | メモリ制御回路 |
| JP3302847B2 (ja) * | 1994-12-02 | 2002-07-15 | 富士通株式会社 | 記憶装置 |
| US5860125A (en) * | 1995-11-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset |
-
1997
- 1997-06-19 JP JP9162863A patent/JPH1115742A/ja active Pending
-
1998
- 1998-06-18 CA CA002241126A patent/CA2241126C/en not_active Expired - Fee Related
- 1998-06-18 EP EP98250220A patent/EP0887803B1/en not_active Expired - Lifetime
- 1998-06-18 DE DE69832007T patent/DE69832007T2/de not_active Expired - Fee Related
- 1998-06-18 AU AU71975/98A patent/AU728857B2/en not_active Ceased
- 1998-06-19 US US09/100,329 patent/US6311250B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2007507056A (ja) * | 2003-09-29 | 2007-03-22 | インテル コーポレイション | メモリー素子、インターフェース・バッファ、メモリー・システム、コンピューター・システム、方法、機械アクセス可能な媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0887803A3 (en) | 1999-07-21 |
| DE69832007T2 (de) | 2006-07-20 |
| DE69832007D1 (de) | 2005-12-01 |
| CA2241126A1 (en) | 1998-12-19 |
| AU728857B2 (en) | 2001-01-18 |
| EP0887803A2 (en) | 1998-12-30 |
| US6311250B1 (en) | 2001-10-30 |
| CA2241126C (en) | 2001-06-05 |
| EP0887803B1 (en) | 2005-10-26 |
| AU7197598A (en) | 1998-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001031 |