JP2000215665A - バンク別に選択的なセルフリフレッシュが可能な動的メモリ装置 - Google Patents

バンク別に選択的なセルフリフレッシュが可能な動的メモリ装置

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JP2000215665A JP2000004014A JP2000004014A JP2000215665A JP 2000215665 A JP2000215665 A JP 2000215665A JP 2000004014 A JP2000004014 A JP 2000004014A JP 2000004014 A JP2000004014 A JP 2000004014A JP 2000215665 A JP2000215665 A JP 2000215665A
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memory device
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Shoken Sai
鍾賢 崔
Toichi Jo
東一 徐
Jong-Sik Na
鍾植 羅
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Abstract

(57)【要約】 【課題】 バンク別に選択的なセルフリフレッシュが可
能な動的メモリ装置を提供する。 【解決手段】 対応するメモリバンクのメモリセルのワ
ードラインを選択する多数個のローデコーダと、セルフ
リフレッシュモードで、順次変化する内部アドレスを発
生するアドレス発生部と、リフレッシュされるメモリバ
ンクの指定のためのリフレッシュバンク指定信号を発生
するリフレッシュバンク指定部と、リフレッシュバンク
指定信号に基づいて１つまたは複数個のリフレッシュさ
れるメモリバンクを指定し、内部アドレスの情報に基づ
いて前記指定されたメモリバンクに対応するローデコー
ダにリフレッシュアドレスを提供するバンク選択デコー
ダとを具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に、貯蔵されたデータを再充電させるリフレ
ッシュ動作を行う動的メモリ装置に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置は、動的メモ
リ装置（Dynamic ＲＡＭ、以下、‘ＤＲＡＭ’と記す）
と、静的メモリ装置（Static ＲＡＭ、以下、‘ＳＲＡ
Ｍ’と記す）とに大別される。ＳＲＡＭは、ラッチを形
成する４つのトランジスタで基本セルを具現する。その
ため、電源が除去されない限り、貯蔵されたデータは損
傷なしに保存される。その結果、データを再充電させる
リフレッシュ動作は不要である。
【０００３】しかし、ＤＲＡＭは、１つのトランジスタ
と１つのキャパシタとで基本セルを構成し、キャパシタ
にデータを貯蔵する。ところが、半導体基板上に形成さ
れたキャパシタは、周辺と電気的に完全に分離されない
場合がある。そのため、漏れ電流が発生し、メモリセル
のデータが損傷されることがある。従って、ＤＲＡＭ
は、メモリセル内のデータを周期的に再充電させるリフ
レッシュ動作が必要である。ところが、半導体メモリ装
置のセルフリフレッシュ動作は、外部から入力されるコ
マンド信号に基づき、自発的に内部アドレスを順次変え
ながら行われる。
【０００４】一方、近年、半導体メモリ装置の高集積
化、且つ大容量化に伴い、多数個に区切られたメモリバ
ンクが１つのメモリチップ内に内蔵される。そして、各
メモリバンク毎に一定量のデータを入出力することがで
きる。また、最近開発された製品の内、コードレス電話
機、データバンク、ペンティアム（pentium）級パソコ
ンを複合化した個人情報管理器（ＰＤＡ：Personal Dat
a Assistance）に装着される動的メモリ装置は、データ
通信動作中には大部分のメモリバンクを使用するが、待
ちモードでは特定のメモリバンクにのみシステムに必要
なデータを貯蔵する技術を適用している。かかる個人情
報管理器の具現には、電流の消耗を最小化することが要
求される。
【０００５】図１は、従来のＤＲＡＭにおいて、セルフ
リフレッシュ動作に関わる回路のブロック図である。こ
の明細書中では、説明の便宜のため、４つのメモリバン
ク１０１＿ｉ、ｉ=１〜４を有する動的メモリ装置が示
されている。そして、図１においては、リフレッシュ動
作に関わる部分を概略に示し、セルフリフレッシュ動作
に関わっていない部分の図示は省略する。
【０００６】それぞれのメモリバンク１０１_ｉ、ｉ=１
〜４は、行及び列に配列される複数のメモリセルを有す
る。そしてローデコーダ１０３_ｉ、ｉ=１〜４は、対応
するメモリバンクにおけるローアドレスを指定する。カ
ラムデコーダ１０５_ｉ、ｉ＝１〜２は、対応するメモ
リバンクにおけるカラムアドレスを指定する。セルフリ
フレッシュ進入感知器１０７は、セルフリフレッシュ動
作に入ることを感知して、リフレッシュ指示信号ＰＲＦ
Ｈを発生する。
【０００７】内部アドレス発生器及びカウンター１０９
は、セルフリフレッシュ動作のためのカウンティングア
ドレスＦＲＡ１〜ＦＲＡｎを一定周期毎に自発的に発生
し、前記カウンティングアドレスは順次変化させる。ス
イッチ１１１は、ノーマルモードでは外部アドレスＡ１
〜Ａｎを伝送し、セルフリフレッシュモードでは前記カ
ウンティングアドレスＦＲＡ１〜ＦＲＡｎを受信して、
内部アドレスＲＡ１〜ＲＡｎとしてローデコーダ１０３
_ｉ、ｉ=１〜４に伝送する。
【０００８】そしてセルフリフレッシュ動作は、一般
に、次のような一連の過程を経て行われる。すなわち、
半導体メモリ装置は、外部から入力されるコマンド信号
に基づいてセルフリフレッシュモードに入る。そして一
定周期毎に順次ローアドレスの増減を行う。又、増減さ
れるローアドレスに応じてメモリセルのワードラインが
選択される。又、このワードラインに対応するキャパシ
タに貯蔵された電荷は、感知増幅手段により増幅されて
再度キャパシタに貯蔵される。この一連のセルフリフレ
ッシュ過程を通じて、貯蔵されたデータが損傷なしに保
存される。このセルフリフレッシュ過程は、キャパシタ
に貯蔵されたデータの感知増幅中に多量の電流を消耗す
る。
【０００９】ところが、図１に示された従来の動的メモ
リ装置においては、全てのメモリバンクに対してセルフ
リフレッシュ動作が行われる。すなわち、特定のメモリ
バンクにのみデータが貯蔵されている場合でも、全ての
メモリバンクに対してセルフリフレッシュが行われる。
また、バックバイアス電圧発生回路や内部電源電圧発生
回路などを示す内部電圧発生部１１３_ｉ、ｉ=１〜４
は、一般に、各メモリバンク別に存在するにも拘わら
ず、リフレッシュ動作に際しては全て駆動される。
【００１０】前述したように、従来の動的メモリ装置
は、全てのメモリバンクに対してセルフリフレッシュ動
作を行うため、余計な電流消耗が増加する問題があっ
た。またセルフリフレッシュモードに入ると、各メモリ
バンク別に存在する内部電圧発生部１１３_ｉ、ｉ=１〜
４が全て動作してしまい、さらなる電流消耗をきたして
いた。
【００１１】
【発明が解決しようとする課題】本発明は、上記事情に
鑑みてなされたものであり、その目的は、多数個のメモ
リバンクを備える半導体メモリ装置において、選択され
る一部のバンクに対してのみセルフリフレッシュ動作が
行えるような動的メモリ装置を提供することである。本
発明の他の目的は、選択的にリフレッシュされるバンク
動作に関わる内部電圧発生部の動作を制御して、電流消
耗を減らす動的メモリ装置を提供することである。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明の一面は、それぞれが独立してメモリアクセ
ス動作が可能な多数個のメモリバンクと、セルフリフレ
ッシュ動作において、前記メモリバンクの内１ないし複
数個のメモリバンクを指定してリフレッシュを行わせる
リフレッシュ制御回路とを具備する。また、本発明の他
の一面は、前記メモリバンクのそれぞれに対応して配置
されて、前記メモリバンクに内部電圧を供給する多数個
の電圧発生部をさらに具備し、前記電圧発生部のイネー
ブルは、対応する前記メモリバンクをリフレッシュさせ
るか否かにより決定される。
【００１３】また、本発明のさらなる他の一面は、行と
列とに配列されて複数個のメモリセルで構成される多数
個のメモリバンクを有し、セルフリフレッシュモード
で、時間毎に貯蔵されたデータをリフレッシュさせる動
的メモリ装置に関するものである。本発明の動的メモリ
装置は、対応する前記メモリバンクのメモリセルのワー
ドラインを選択する多数個のローデコーダと、セルフリ
フレッシュモードで、順次変化する内部アドレスを発生
するアドレス発生部と、リフレッシュされるメモリバン
クの指定のためのリフレッシュバンク指定信号を発生す
るリフレッシュバンク指定部と、前記リフレッシュバン
ク指定信号に基づいて１つまたは複数個のリフレッシュ
されるメモリバンクを指定し、前記内部アドレスの情報
に基づいて前記指定されたメモリバンクに対応する前記
ローデコーダにリフレッシュアドレスを提供するバンク
選択デコーダとを具備する。
【００１４】本発明のバンク別にリフレッシュが可能な
動的メモリ装置により、従来の技術の動的メモリ装置で
のように全てのメモリバンクをリフレッシュする代り
に、選択されるメモリバンク又はデータが貯蔵された一
部のメモリバンクに対してのみセルフリフレッシュを行
うことにより、電流の消耗を最小化させることができ
る。また、リフレッシュが行われるメモリバンクに対応
する内部電圧発生部のみを駆動することにより、電流の
消耗をさらに最小化させることができる。
【００１５】
【発明の実施の形態】本発明及び本発明の動作上の利点
並びに本発明の実施により達成される目的を十分に理解
するためには、本発明の好適な実施形態を例示する添付
図面及び添付図面に記載された内容を参照しなければな
らない。以下、添付した図面に基づき、本発明の好適な
実施形態について説明する。図面で同一の部材には同一
の参照番号を使用した。
【００１６】図２は、本発明の一実施形態による、バン
ク別にセルフリフレッシュが可能な動的メモリ装置にお
いて、セルフリフレッシュ動作に関わる回路のブロック
図である。図２を参照すると、本発明のバンク別にセル
フリフレッシュが可能な動的メモリ装置は、多数個のメ
モリバンクを有する。この明細書においては、説明の便
宜のため、４個のメモリバンク２０１_ｉ、ｉ=１〜４を
有する動的メモリ装置が例として取られている。
【００１７】メモリバンク２０１_ｉ、ｉ=１〜４のそれ
ぞれは、行及び列に配列される複数個のメモリセルを有
する。そして各メモリバンクに対応して配置されるロー
デコーダ２０３_ｉ、ｉ=１〜４は、対応するメモリバン
クにおけるローアドレスを指定する。例えば、ローデコ
ーダ２０３_１は、メモリバンク２０１_１におけるロー
アドレスを選択する。カラムデコーダ２０５_１、２０
５_２は、対応するメモリバンクにおけるカラムアドレ
スを指定する。例えば、カラムデコーダ２０５_１は、
メモリバンク２０１_１及び２０１_２におけるカラムア
ドレスを選択する。
【００１８】リフレッシュ進入感知器２０７は、セルフ
リフレッシュ進入を感知してリフレッシュ指示信号ＰＲ
ＦＨを発生する。すなわち、リフレッシュモードに入る
と、前記リフレッシュ指示信号ＰＲＦＨは“ハイ”に活
性化する。リフレッシュ進入感知器２０７の構成及び作
用効果は、後述の図３を参照して具体的に述べる。
【００１９】内部アドレス発生器及びカウンター２０９
は、セルフリフレッシュ動作において一定周期毎にパル
スを発生し、そのパルスに応答して順次増加するカウン
ティングアドレスＦＲＡ１〜ＦＲＡｎを発生する。そし
て前記カウンティングアドレスＦＲＡ１〜ＦＲＡｎの組
み合わせは、指定されるローアドレスを順次変化させ
る。スイッチ２１１は、リフレッシュ進入感知器２０７
で発生されるリフレッシュ指示信号ＰＲＦＨに応答して
外部アドレスＡ１〜Ａｎ又はカウンティングアドレスＦ
ＲＡ１〜ＦＲＡｎを受信して内部アドレスＲＡ１〜ＲＡ
ｎを発生する。スイッチ２１１の動作を、後述の図５を
参照して具体的に述べる。
【００２０】さらに図２を参照すると、本発明の動的メ
モリ装置は、図１の従来技術と比較して、バンク選択デ
コーダ２１３、デコード部２１５及びリフレッシュ制御
部２１７をさらに具備する。そしてデコード部２１５及
びリフレッシュ制御部２１７で、この明細書のリフレッ
シュバンク指定回路が具現可能である。またバンク選択
デコーダ２１３、デコード部２１５及びリフレッシュ制
御部２１７で、この明細書のリフレッシュ制御回路が具
現可能である。
【００２１】デコード部２１５は、第１ないし第４のリ
フレッシュバンク指定信号ＰＲＥＦ_１〜ＰＲＥＦ_４を
発生する。前記第１ないし第４のリフレッシュバンク指
定信号ＰＲＥＦ_１〜ＰＲＥＦ４により、リフレッシュ
されるメモリバンクが決定される。リフレッシュ制御部
２１７は、リフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ
２を生成して、デコード部２１５に供給する。リフレッ
シュ制御信号ＲＣＯＮ１、ＲＣＯＮ２は２以上に拡張可
能である。前記リフレッシュ制御信号ＲＣＯＮ１、ＲＣ
ＯＮ２は、リフレッシュされるメモリバンクの選択を制
御する。そしてリフレッシュ制御部２１７についての具
体的な説明は、後述の図６、図７及び図８を参照して述
べる。
【００２２】前記デコード部２１５は、セルフリフレッ
シュモードで前記リフレッシュ制御信号ＲＣＯＮ１、Ｒ
ＣＯＮ２をデコードして、前記第１ないし第４のリフレ
ッシュバンク指定信号ＰＲＥＦ_１〜ＰＲＥＦ_４を発生
する。そして前記デコード部２１５の詳細は、後述の図
９を参照して述べる。バンク選択デコーダ２１３は、セ
ルフリフレッシュモードで前記第１ないし第４のリフレ
ッシュバンク指定信号ＰＲＥＦ_１〜ＰＲＥＦ_４及び内
部アドレスＲＡ１〜ＲＡｎを受信する。前記バンク選択
デコーダ２１３は、前記第１ないし第４のリフレッシュ
バンク指定信号ＰＲＥＦ_１〜ＰＲＥＦ_４又はこれらの
組み合わせにより選択されるメモリバンクのローデコー
ダにリフレッシュアドレスＤＲＡｊｉ、ｊ＝１〜４、ｉ
＝１〜ｎを供給する。
【００２３】例えば、前記第１ないし第４のリフレッシ
ュバンク指定信号ＰＲＥＦ_１〜ＰＲＥＦ_４によりメモ
リバンク２０１_１が選択されてリフレッシュされる場
合には、前記内部アドレスＲＡ１〜ＲＡｎの情報がメモ
リバンク２０１_１のメモリセルのローアドレスを選択
するローデコーダ２０３_１にリフレッシュアドレスＤ
ＲＡａ１〜ＤＲＡａ４として与えられる。そして前記バ
ンク選択デコーダ２１３の詳細は、後述の図１０ないし
図１３を参照して述べる。
【００２４】内部電圧発生部２１９_ｉ、ｉ=１〜４と
は、各メモリバンク２０１_ｉ、ｉ=１〜４及び関連回路
にＤＣ電圧を供給する回路を言う。内部電圧発生部２１
９_ｉ、ｉ=１〜４には、バックバイアス電圧、内部電源
電圧発生回路、そのほか、内部的に電圧を発生する回路
の内いずれか１つ又は多数個が含まれうる。本発明の実
施形態による動的メモリ装置において、内部電圧発生部
２１９_ｉ、ｉ=１〜４は、各メモリバンク別に存在し
て、対応するメモリバンクでセルフリフレッシュ動作が
行われる時にのみイネーブルされて駆動される。
【００２５】この明細書では、説明の便宜のため、セル
フリフレッシュモードについては、前記内部電圧発生部
２１９_ｉ、ｉ=１〜４がメモリバンク別にイネーブルさ
れることが代表例として取られている。しかし、セルフ
リフレッシュモードだけでなく、メモリバンク別に駆動
される全ての動作モードでも、本発明の技術的思想が適
用可能なことは当業者にとって自明である。
【００２６】内部電圧発生器２１９_ｉ、ｉ=１〜４の代
表例は、後述の図１４を参照して詳細に述べる。図３
は、図２のリフレッシュ進入感知器２０７を具体的に示
した回路図である。そして図４は、図３に示された各種
信号のタイミング図である。図３及び図４を参照して、
リフレッシュ進入感知器２０７の構成及び動作につき述
べると、下記の通りである。
【００２７】リフレッシュ進入感知器２０７は、進入感
知部３０１、ラッチ部３０３及び終了感知部３０５を具
備する。進入感知部３０１は、内部クロック信号ＰＣＬ
Ｋ、第１の内部クロックイネーブル信号ＰＣＫＥ１、チ
ップ選択信号／ＣＳ、カラムアドレスストローブ信号／
ＣＡＳ、ローアドレスストローブ信号／ＲＡＳ及び書き
込みイネーブル信号／ＷＥによりセルフリフレッシュモ
ードに入ることを感知できる。すなわち、半導体メモリ
装置がセルフリフレッシュモードに入ると、進入感知部
３０１の出力信号Ｎ３０２は“ハイ”状態に遷移する。
【００２８】ラッチ部３０３は、進入感知部３０１の出
力信号Ｎ３０２をラッチしてリフレッシュ指示信号ＰＲ
ＦＨを発生する。そして終了感知部３０５はセルフリフ
レッシュが終了すると、第２の内部クロックイネーブル
信号ＰＣＫＥ２に応答して進入感知部３０１の出力信号
Ｎ３０２を“ロー”状態に遷移させる。内部クロックイ
ネーブル信号発生部３０７は、クロックイネーブル信号
ＣＫＥに応答して第１及び第２の内部クロックイネーブ
ル信号ＰＣＫＥ１、ＰＣＫＥ２を発生する。そして内部
クロック信号発生部３０９は、クロック信号ＣＬＫに応
答して内部クロック信号ＰＣＬＫを発生する。
【００２９】図４を参照すると、クロック信号ＣＬＫ
は、半導体メモリ装置のマスタクロックとなり、内部ク
ロック信号ＰＣＬＫはクロック信号ＣＬＫの立ち上がり
エッジに応答して発生する。クロックイネーブル信号Ｃ
ＫＥは、次クロックの有効性を指示する信号である。こ
の明細書におけるクロックイネーブル信号ＣＫＥは、セ
ルフリフレッシュが行われる時に“ロー”となる。第１
の内部クロックイネーブル信号ＰＣＫＥ１は、クロック
イネーブル信号ＣＫＥの立ち下がりエッジに応答して
“ハイ”パルスを発生し、第２の内部クロックイネーブ
ル信号ＰＣＫＥ２はクロックイネーブル信号ＣＫＥの立
ち上がりエッジに応答して“ロー”パルスを発生する。
【００３０】従って、チップ選択信号／ＣＳ、カラムア
ドレスストローブ信号／ＣＡＳ、及びローアドレススト
ローブ信号／ＲＡＳがいずれも“ロー”レベルにイネー
ブルされ、クロックイネーブル信号ＣＫＥが“ロー”レ
ベルになると、リフレッシュ指示信号ＰＲＦＨは“ハ
イ”レベルにラッチされてセルフリフレッシュに入るこ
とを表す。そしてクロックイネーブル信号ＣＫＥが“ハ
イ”レベルになると、リフレッシュ指示信号ＰＲＦＨは
“ロー”レベルにラッチされてセルフリフレッシュが終
了することを表す。
【００３１】図５は、図２のスイッチ２１１を示した回
路図である。これを参照すると、スイッチ２１１は、外
部アドレスＡ１〜Ａｎ又はカウンティングアドレスＦＲ
Ａ１〜ＦＲＡｎを受信して、内部アドレスＲＡ１〜ＲＡ
ｎとして発生する。すなわち、リフレッシュ指示信号Ｐ
ＲＦＨが“ハイ”のリフレッシュモードでは、伝送ゲー
ト５０１がターンオンされる。従って内部アドレスＲＡ
１〜ＲＡｎはカウンティングアドレスＦＲＡ１〜ＦＲＡ
１と同じ情報にラッチされる。そしてリフレッシュ指示
信号ＰＲＦＨが“ロー”のノーマルモードでは、伝送ゲ
ート５０３がターンオンされる。従って、内部アドレス
ＲＡ１〜ＲＡｎは外部アドレスＡ１〜Ａｎと同じ情報に
ラッチされる。
【００３２】図６は、図２のリフレッシュ制御部２１７
を示した回路図であって、外部アドレスによりリフレッ
シュ制御信号が発生される回路図である。説明の便宜の
ため、この明細書では外部アドレスＡ１０／Ａ１１によ
りリフレッシュ制御信号ＲＣＯＮ１／ＲＣＯＮ２が発生
する例が取られている。しかし、前記外部アドレスは必
ずしもＡ１０又はＡ１１とは限らない。そしてこの明細
書では、外部アドレスＡ１０／Ａ１１により前記リフレ
ッシュ制御信号ＲＣＯＮ１／ＲＣＯＮ２が発生されるこ
とを共に示しているが、これは１つの外部アドレスによ
り１つのリフレッシュ制御信号が発生することを表す。
【００３３】図６を参照すると、リフレッシュ制御部２
１７は、伝送ゲート６０１、ＮＭＯＳトランジスタ６０
３及びラッチ６０５で構成される。伝送ゲート６０１
は、モードレジスターセット信号ＰＭＲＳの“ハイ”の
区間において、特定の外部アドレスＡ１０／Ａ１１を入
力する。ここで、モードレジスターセット信号ＰＭＲＳ
は、ＤＲＡＭ制御信号の組み合わせ、例えば、／ＲＡ
Ｓ、／ＣＡＳ、／ＣＳ、書き込みイネーブル信号／ＷＥ
がいずれも活性化する区間で“ハイ”に活性化する信号
である。
【００３４】ＮＭＯＳトランジスタ６０３は、電源電圧
供給初期のパワー−アップ区間で所定時間“ハイ”レベ
ルになるプリチャージ信号ＰＲＥによりゲートされる。
そしてラッチ６０５は、伝送ゲート６０１により伝送さ
れた外部アドレスＡ１０／Ａ１１又は前記プリチャージ
信号ＰＲＥにより発生する信号Ｎ６０２をラッチする。
従って、プリチャージ区間では、リフレッシュ制御信号
ＲＣＯＮ１／ＲＣＯＮ２は“ロー”にラッチされる。そ
してプリチャージ信号ＰＲＥが“ロー”になってから、
モードレジスターセット信号ＰＭＲＳの“ハイ”の区間
で入力される外部アドレスＡ１０／Ａ１１が伝送ゲート
６０１により伝送される。
【００３５】このとき、入力される外部アドレスＡ１０
／Ａ１１によりリフレッシュ制御信号ＲＣＯＮ１／ＲＣ
ＯＮ２が発生される。すなわち、外部アドレスＡ１０／
Ａ１１が“ハイ”の場合には、リフレッシュ制御信号Ｒ
ＣＯＮ１／ＲＣＯＮ２は“ハイ”にラッチされ、外部ア
ドレスＡ１０／Ａ１１が“ロー”の場合には、リフレッ
シュ制御信号ＲＣＯＮ１／ＲＣＯＮ２は“ロー”にラッ
チされる。図６のようなリフレッシュ制御部２１７にお
いて、外部アドレスＡ１０／Ａ１１がデータを貯蔵する
メモリバンクを指定するアドレスの場合には、本発明の
実施形態による動的メモリ装置におけるリフレッシュ動
作は、データが貯蔵されたメモリバンクに対してのみ行
われうる。
【００３６】図７は、図２のリフレッシュ制御部２１７
を具現する他の回路図であって、制御ヒューズによりリ
フレッシュ制御信号ＲＣＯＮ１／ＲＣＯＮ２が発生す
る。この明細書では、説明の便宜のため、制御ヒューズ
ＦＵＳＥ１／ＦＵＳＥ２により前記リフレッシュ制御信
号ＲＣＯＮ１／ＲＣＯＮ２が発生する例が取られてい
る。
【００３７】図７のリフレッシュ制御部２１７は、制御
ヒューズＦＵＳＥ１／ＦＵＳＥ２、ＮＭＯＳトランジス
タ７０１、ラッチ部７０３及びバッファ部７０５を具備
する。ＮＭＯＳトランジスタ７０１は、比較的に大きい
抵抗的要素を有する。従って、制御ヒューズＦＵＳＥ１
／ＦＵＳＥ２が切断される場合には、ＮＭＯＳトランジ
スタ７０１のドレイン端子Ｎ７０２は“ロー”となる。
このとき、リフレッシュ制御信号ＲＣＯＮ１／ＲＣＯＮ
２は“ハイ”にラッチされる。
【００３８】しかし、制御ヒューズＦＵＳＥ１／ＦＵＳ
Ｅ２が切断されない場合には、ＮＭＯＳトランジスタ７
０１のドレイン端子Ｎ７０２は“ハイ”となる。このと
き、前記リフレッシュ制御信号ＲＣＯＮ１／ＲＣＯＮ２
は、“ロー”のラッチを維持する。図７のようなリフレ
ッシュ制御部において、制御ヒューズＦＵＳＥ１／ＦＵ
ＳＥ２の切断を、データを貯蔵するメモリバンクを指定
するアドレス情報に基づいて行う装置を付加する場合に
は、本発明の動的メモリ装置のリフレッシュ動作は、デ
ータが貯蔵されたメモリバンクに対してのみ行える。
【００３９】図８は、図２のリフレッシュ制御部２１７
を示したさらなる他の回路図であって、図６と同様に、
外部アドレスによりリフレッシュ制御信号が発生する回
路図である。図８を参照すると、リフレッシュ制御部２
１７は、伝送ゲート８０１及びラッチ８０３で構成され
る。伝送ゲート８０１は、第１の内部クロックイネーブ
ル信号ＰＣＫＥ１及び内部クロック信号ＰＣＬＫが“ハ
イ”の区間で、外部アドレスＡ１０／Ａ１１を入力す
る。ラッチ８０３は、伝送ゲート８０１により伝送され
た外部アドレスＡ１０／Ａ１１をラッチして、リフレッ
シュ制御信号ＲＣＯＮ１／ＲＣＯＮ２を発生する。すな
わち、外部アドレスＡ１０／Ａ１１が“ハイ”の場合に
は、リフレッシュ制御信号ＲＣＯＮ１／ＲＣＯＮ２“ハ
イ”にラッチされ、外部アドレスＡ１０／Ａ１１が“ロ
ー”の場合には、リフレッシュ制御信号ＲＣＯＮ１／Ｒ
ＣＯＮ２は“ロー”にラッチされる。
【００４０】図９は、図２のデコード部２１４を具体的
に示した回路図である。これを参照すると、デコード部
２１５は、リフレッシュ指示信号ＰＲＦＨが“ハイ”の
リフレッシュモードでは、イネーブルされる４つのＮＡ
ＮＤゲート９０９、９１１、９１３、９１５と、リフレ
ッシュ制御信号ＲＣＯＮ１／ＲＣＯＮ２をデコードする
他の４つのＮＡＮＤゲート９０１、９０３、９０５、９
０７とを具備する。リフレッシュモードで、ＲＣＯＮ１
とＲＣＯＮ２とが両方とも“ロー”の場合には、ＮＡＮ
Ｄゲート９０１の出力信号Ｎ９０２は“ロー”となる。
そしてＮＡＮＤゲート９０９の出力信号である第１のリ
フレッシュバンク指定信号ＰＲＥＦ_１が‘ハイ’とな
る。
【００４１】リフレッシュモードで、ＲＣＯＮ１が“ハ
イ”で、ＲＣＯＮ２が“ロー”である場合には、ＮＡＮ
Ｄゲート９０３の出力信号Ｎ９０４は“ロー”となる。
そしてＮＡＮＤゲート９１１の出力信号である第２のリ
フレッシュバンク指定信号ＰＲＥＦ_２が“ハイ”とな
る。リフレッシュモードで、ＲＣＯＮ１が“ロー”で、
ＲＣＯＮ２が“ハイ”である場合には、ＮＡＮＤゲート
９０５の出力信号Ｎ９０６は“ロー”となる。そしてＮ
ＡＮＤゲート９１３の出力信号である第３のリフレッシ
ュバンク指定信号ＰＲＥＦ_３が“ハイ”となる。リフ
レッシュモードで、ＲＣＯＮ１及びＲＣＯＮ２が両方と
も“ハイ”である場合には、ＮＡＮＤゲート９０７の出
力信号Ｎ９０８は“ロー”となる。そしてＮＡＮＤゲー
ト９１５の出力信号である第４のリフレッシュバンク指
定信号ＰＲＥＦ_４が“ハイ”となる。
【００４２】図１０は、図２のバンク選択デコーダ２１
３を示した回路図であって、リフレッシュバンク指定信
号に基づいて１つのバンクが選択される場合を示す回路
図である。これを参照すると、図１０のバンク選択デコ
ーダ２１３は、４つのバッファ部１００１、１００３、
１００５、１００７及び４つのプレデコーダ１１０１、
１０１３、１０１５、１０１７を具備する。
【００４３】４つのバッファ部１００１、１００３、１
００５、１００７は、前記第１ないし第４のリフレッシ
ュバンク指定信号ＰＲＥＦ_１〜ＰＲＥＦ_４をそれぞれ
バッファリングして、第１ないし第４のデコード信号Ｐ
ＲＥＦ_ｊ、ｊ=ａ、ｂ、ｃ、ｄを発生する。従って、第
１ないし第４のデコード信号ＰＲＥＦ_ｊ、ｊ=ａ、ｂ、
ｃ、ｄは、第１ないし第４のリフレッシュバンク指定信
号ＰＲＥＦ_１〜ＰＲＥＦ_４とそれぞれ同じ情報を有す
る。図２を参照すると、第１ないし第４のデコード信号
ＰＲＥＦ_ｊ、ｊ=ａ、ｂ、ｃ、ｄは、それぞれ内部電圧
発生部２１９_ｉ、ｉ=１〜４に提供されて、内部電圧発
生部２１９_ｉ、ｉ=１〜４を制御する。
【００４４】さらに、図１０を参照すると、プレデコー
ダ１０１１、１０１３、１０１５、１０１７は、それぞ
れ第１ないし第４のデコード信号ＰＲＥＦ_ｊ、ｊ=ａ、
ｂ、ｃ、ｄに応答してイネーブルされる。そしてイネー
ブルされるプレデコーダ１０１１、１０１３、１０１
５、１０１７は、内部アドレスＲＡ１〜ＲＡｎを入力し
て、リフレッシュアドレスＤＲＡｊｉ、ｊ=ａ、ｂ、
ｃ、ｄ、ｉ=１〜ｎを発生する。プレデコーダ１０１
１、１０１３、１０１５、１０１７の詳細については、
後述の図１１及び図１２を参照して述べる。
【００４５】図１０のバンク選択デコーダ２１３の動作
は、第１のリフレッシュバンク指定信号ＰＲＥＦ_１が
活性化する場合が例として取られる。第１のリフレッシ
ュバンク指定信号ＰＲＥＦ_１が活性化すると、前記第
１のデコード信号ＰＲＥＦ_ａが活性化する。そして第
１のデコード信号ＰＲＥＦ_ａの活性化により前記第１
のプレデコーダ１０１１がイネーブルされる。従って、
第１のリフレッシュアドレスＤＲＡａｉ、ｉ=１〜ｎ
は、前記内部アドレスＲＡ１〜ＲＡｎの情報を有する。
そしてリフレッシュアドレスＤＲＡａｉ、ｉ=１〜ｎ
は、第１のメモリバンク２０１_１（図２参照）の行を
デコードする第１のローデコーダ２０３_１に伝送さ
れ、結果としては第１のメモリバンク２０１_１のメモ
リセルをリフレッシュする。
【００４６】図１０のバンク選択デコーダ２１３で第１
のリフレッシュバンク指定信号ＰＲＥＦ_１が活性化す
るとき、第２ないし第４のリフレッシュバンク指定信号
ＰＲＥＦ_２〜ＰＲＥＦ_４は非活性化する。従って、第
２ないし第４のデコード信号ＰＲＥＦ_ｊ、ｊ=ｂ、ｃ、
ｄは非活性化され、第２ないし第４のプレデコーダ１０
１３、１０１５、１０１７はディスエーブルされる。従
って、第２ないし第４のリフレッシュアドレスＤＲＡｊ
ｉ、ｊ=ｂ、ｃ、ｄ、ｉ=１〜ｎはいずれもプリチャージ
状態の“ロー”を維持する。
【００４７】従って、第２ないし第４のメモリバンク２
０１_ｉ、ｉ=２〜４のメモリセルは、リフレッシュ動作
が行われない。図１０のようなバンク選択デコーダ２１
３を用い、本発明のバンク選別リフレッシュが可能な動
的メモリ装置を具現する場合には、１つのメモリバンク
のみが選択されてリフレッシュアドレスが与えられる。
また図９及び図１０を参照して、ＲＣＯＮ１及びＲＣＯ
Ｎ２によるバンクの選択をまとめると、表１の通りであ
る。
【００４８】
【表１】
【００４９】図１１は、図１０のプレデコーダの詳細を
示した回路図である。第１ないし第４のプレデコーダ１
０１１、１０１３、１０１５、１０１７は、同じ構成に
て具現可能であるので、この明細書では、代表的に第１
のプレデコーダ１０１１についてのみ述べる。図１１を
参照すると、第１のプレデコーダ１０１１は、ＮＡＮＤ
ゲート１１０１及びインバータ１１０３にて具現可能で
ある。ＮＡＮＤゲート１１０１は、第１のデコード信号
ＰＲＥＦ_ａの活性化によりイネーブルされる。従っ
て、第１のリフレッシュアドレスＤＲＡａｉ、ｉ=１〜
ｎは、前記内部アドレスＲＡｉ、ｉ=１〜ｎと同じ情報
を有する。
【００５０】図１２は、図１０のプレデコーダの詳細を
示した他の回路図である。これを参照すると、図１２の
第１プレデコーダ１０１１は、ＮＡＮＤゲート１２０
１、伝送ゲート１２０３、ＮＭＯＳトランジスタ１２０
５及びラッチ１２０７を具備する。ＮＡＮＤゲート１２
０１は、第１のデコード信号ＰＲＥＦ_ａ及び第１のプ
リチャージ制御信号ＰＤＲＥを入力信号とする。そして
ＮＡＮＤゲート１２０１の出力信号Ｎ１２０２は、前記
伝送ゲート１２０３を制御する。第１のプリチャージ信
号ＰＤＲＥは、プリチャージ区間で“ロー”状態であ
り、プリチャージ区間が終了すると、“ハイ”となる。
【００５１】伝送ゲート１２０３は、ＮＡＮＤゲート１
２０１の出力信号Ｎ１２０２に応答して前記内部アドレ
スＲＡｉ、ｉ=１〜ｎを受信する。ＮＭＯＳトランジス
タ１２０５は、プリチャージ区間で活性化する第２プリ
チャージ制御信号ＰＤＲＡに応答して、第１プレデコー
ダ１０１１の出力信号である第１リフレッシュアドレス
ＤＲＡａｉ、ｉ=１〜ｎを“ロー”にプリチャージさせ
る。ラッチ１２０７は、伝送ゲート１２０３により伝送
される信号又はＮＭＯＳトランジスタ１２０５によりプ
リチャージされた信号をラッチする。
【００５２】従って、プリチャージ区間が終了し、第１
のデコード信号ＰＲＥＦ_ａが活性化すると、第１リフ
レッシュアドレスＤＲＡａｉ、ｉ=１〜ｎは、内部アド
レスＲＡｉ、ｉ=１〜ｎと同じ情報としてラッチされ
る。図１３は、図２のバンク選択デコーダ２１３を示し
た他の回路図であって、リフレッシュされるバンクの数
を多様に制御可能な回路を示している。これを参照する
と、図１３のバンク選択デコーダ２１３は、４つのロジ
ック部１３０１、１３０３、１３０５、１３０７及び４
つのプレデコーダ１３１１、１３１３、１３１５、１３
１７を具備する。
【００５３】第１のロジック部１３０１は、第１ないし
第４のリフレッシュバンク指定信号ＰＲＥＦ_１〜ＰＲ
ＥＦ_４を入力信号として論理和演算を行い、第１のデ
コード信号ＰＲＥＦ_ａ'を発生する。第２のロジック部
１３０３は、第２ないし第４のリフレッシュバンク指定
信号ＰＲＥＦ_２〜ＰＲＥＦ_４を入力信号として論理和
演算を行い、第２のデコード信号ＰＲＥＦ_ｂ'を発生す
る。第３のロジック部１３０５は、第３及び第４のリフ
レッシュバンク指定信号ＰＲＥＦ_３、ＰＲＥＦ_４を入
力信号として論理和演算を行い、第３のデコード信号Ｐ
ＲＥＦ_ｂ'を発生する。第４のロジック部１３０７は、
第４のリフレッシュバンク指定信号ＰＲＥＦ_４を入力
信号として、第４のデコード信号ＰＲＥＦ_ｄ'を発生す
る。
【００５４】第１ないし第４のリフレッシュバンク指定
信号ＰＲＥＦ_１〜ＰＲＥＦ_４の活性化によるデコード
信号の制御を調べると、次の通りである。第１のリフレ
ッシュバンク指定信号ＰＲＥＦ_１が活性化すると、第
１のデコード信号ＰＲＥＦ_ａ'が活性化され、第２ない
し第４のデコード信号は非活性化される。従って、第１
のリフレッシュアドレスＤＲＡａｉ、ｉ=１〜ｎは、内
部アドレスＲＡ１〜ＲＡｎの情報を有するが、第２ない
し第４のリフレッシュアドレスＤＲＡｂｉ、ＤＲＡｃ
ｉ、ＤＲＡｄｉ、ｉ=１〜ｎは、プリチャージ状態の
“ロー”を維持する。従って、第１のメモリバンク２０
１_１（図２参照）は、リフレッシュ動作を行い、第２
ないし第４のメモリバンク２０１_ｉ、ｉ=２〜４はリフ
レッシュ動作を行わない。
【００５５】前記第２のリフレッシュバンク指定信号Ｐ
ＲＥＦ_２が活性化すると、前記第１のデコード信号Ｐ
ＲＥＦ_ａ'及び第２のデコード信号ＰＲＥＦ_ｂ'は活性
化され、第３のデコード信号ＰＲＥＦ_ｃ'及び第４のデ
コード信号ＰＲＥＦ_ｄ'は非活性化される。従って、第
１及び第２のリフレッシュアドレスＤＲＡａｉ、ＤＲＡ
ｂｉ、ｉ=１〜ｎは前記内部アドレスＲＡ１〜ＲＡｎの
情報を有するが、第３及び第４のリフレッシュアドレス
ＤＲＡｃｉ、ＤＲＡｄｉ、ｉ=１〜ｎはプリチャージ状
態の“ロー”を維持する。従って、第１及び第２のメモ
リバンク２０１_１、２０１_２はリフレッシュ動作を行
い、第３及び第４メモリバンク２０１_３、２０１_４は
リフレッシュ動作を行わない。
【００５６】前記第３のリフレッシュバンク指定信号Ｐ
ＲＥＦ_３が活性化すると、前記第１ないし第３のデコ
ード信号ＰＲＥＦ_ａ'、ＰＲＥＦ_ｂ'、ＰＲＥＦ_ｃ'は
活性化され、第４のデコード信号ＰＲＥＦ_ｄ'は非活性
化される。従って、第１ないし第３のリフレッシュアド
レスＤＲＡａｉ、ＤＲＡｂｉ、ＤＲＡｃｉ、ｉ=１〜ｎ
は、前記内部アドレスＲＡ１〜ＲＡｎの情報を有する
が、第４のリフレッシュアドレスＤＲＡｄｉ、ｉ=１〜
ｎはプリチャージ状態の“ロー”を維持する。従って、
第１ないし第３のメモリバンク２０１_１、２０１_２、
２０１_３はリフレッシュ動作を行い、第４のメモリバ
ンク２０１_４はリフレッシュ動作を行わない。
【００５７】前記第４のリフレッシュバンク指定信号Ｐ
ＲＥＦ_４が活性化すると、前記第１ないし第４のデコ
ード信号ＰＲＥＦ_ａ'、ＰＲＥＦ_ｂ'、ＰＲＥＦ_ｃ'、
ＰＲＥＦ_ｄ'はいずれも活性化される。従って、第１な
いし第４のリフレッシュアドレスＤＲＡａｉ、ＤＲＡｂ
ｉ、ＤＲＡｃｉ、ＤＲＡｄｉ、ｉ=１〜ｎはいずれも前
記内部アドレスＲＡ１〜ＲＡｎの情報を有する。従っ
て、第１ないし第４のメモリバンク２０１_１、２０１_
２、２０１_３、２０１_４はいずれもリフレッシュ動作
を行う。
【００５８】図１３のプレデコーダ１３１１、１３１
３、１３１５、１３１７は、図１０のプレデコーダ１０
１１、１０１３、１０１５、１０１７と同じ構成にて具
現可能である。従って、ここでは、それについての具体
的な説明は省略する。図１３のバンク選択デコーダ２１
３は、活性化されるプレデコーダ１３１１、１３１３、
１３１５、１３１７の数を多様にすることができる。本
発明のバンク別にリフレッシュが可能な動的メモリ装置
により、データが貯蔵されたメモリセルを有するメモリ
バンクのみを選別的にリフレッシュすることができる。
そして図１３でのようなバンク選択デコーダを用いる場
合には、リフレッシュされるメモリバンクの数が多様に
制御される。
【００５９】図１４は、図２の内部電圧発生部を示した
回路図である。図１４では、図２の内部電圧発生部の例
として内部電源電圧発生回路が取られているが、バック
バイアス電圧発生回路など、多くの内部電圧発生回路も
適用可能なことは当業者にとって自明である。また、こ
の明細書では、第１内部電圧発生部２１９_１を代表例
として述べているが、第２ないし第４の内部電圧発生部
２１９_ｉ、ｉ=２〜４に対しても同様に適用可能であ
る。
【００６０】まず、第１のメモリバンク２０１＿１に対
してリフレッシュが行われる場合、第１のデコード信号
ＰＲＥＦ＿ａが“ハイ”となる。すると、ＰＭＯＳトラ
ンジスタ１４０１、１４０５が”ターンオフ”され、Ｎ
ＭＯＳトランジスタ１４０７は“ターンオン”される。
従って、図１４の内部電源電圧発生回路はイネーブルさ
れて、通常の場合のように、内部電源電圧ＰＩＶＧを発
生する。内部電源電圧ＰＩＶＧが発生される動作は当業
者にとって自明であるため、この明細書ではそれについ
ての具体的な説明は省略する。
【００６１】そして、第１のメモリバンク２０１_１に
対するリフレッシュが行われない場合、第１のデコード
信号ＰＲＥＦ_ａが“ロー”となる。すると、ＰＭＯＳ
トランジスタ１４０１、１４０５が“ターンオン”さ
れ、ＮＭＯＳトランジスタ１４０７及びＰＭＯＳトラン
ジスタ１４０３は“ターンオフ”される。従って、図１
４の内部電源電圧発生回路はディスエーブルされて、そ
れ以上の動作が遮断される。このように、図１４の内部
電圧発生部は、リフレッシュが行われるメモリバンクに
対応する内部電圧発生部のみが動作する。
【００６２】
【発明の効果】以上述べたように、リフレッシュが行わ
れないメモリバンクに対応する内部電圧発生部は動作が
遮断されることから、電流の消耗を格段に低減すること
ができる。本発明は、図面に示された一実施形態を参考
として説明されたか、これは例示的なものに過ぎず、こ
の技術分野における通常の知識を有した者なら、これよ
り様々な変形及び均等な他の実施形態が可能なことは言
うまでもない。例えば、この明細書では４つのメモリバ
ンクで構成される動的メモリ装置について述べている
が、メモリバンクの数は拡張または縮小可能である。そ
して、リフレッシュ制御信号がアドレス信号に基づいて
生成される例が取られているが、前記リフレッシュ制御
信号はリフレッシュモードで使用しない信号としても生
成可能であることは自明である。そこで、本発明の真の
技術的な保護範囲は、添付された請求範囲の技術的な思
想により定めるべきである。
【図面の簡単な説明】
【図１】 従来の動的メモリ装置において、リフレッシ
ュ動作に関わる回路のブロック図である。
【図２】 本発明の一実施形態によるバンク別にセルフ
リフレッシュが可能な動的メモリ装置において、セルフ
リフレッシュ動作と関わる回路のブロック図である。
【図３】 図２のリフレッシュ進入感知器の詳細を示し
た回路図である。
【図４】 図３に示された各種の信号のタイミング図で
ある。
【図５】 図２のスイッチを示した回路図である。
【図６】 図２のリフレッシュ制御部を示した回路図あ
って、外部アドレスによりリフレッシュ制御信号が発生
される回路を示したものである。
【図７】 図２のリフレッシュ制御部を具現する他の回
路図であって、制御ヒューズによりリフレッシュ制御信
号が発生されることを示したものである。
【図８】 図２のリフレッシュ制御部を示したさらに他
の回路図である。
【図９】 図２のデコード部を具体的に示した回路図で
ある。
【図１０】 図２のバンク選択デコーダを示した回路図
であって、リフレッシュバンク指定信号に基づき１つの
バンクが選択される場合を示したものである。
【図１１】 図１０のプレデコーダの詳細を示した回路
図である。
【図１２】 図１０のプレデコーダの詳細を示した他の
回路図である。
【図１３】 図２のバンク選択デコーダを示した他の回
路図であって、リフレッシュされるバンクの数を多様に
制御可能な回路を示したものである。
【図１４】 図２の内部電圧発生部を示した回路図であ
る。
【符号の説明】
１０７，２０７ リフレッシュ進入感知器 １０９ カウンター １１１ スイッチ ２１３ バンク選択デコーダ ２１５ デコード部 ２１７ リフレッシュ制御部 ３０１ 進入感知部 ３０３ ラッチ部 ３０５ 終了感知部 ３０７ 内部クロックイネーブル信号発生部 ３０９ 内部クロック信号発生部

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが独立してメモリアクセス動作
    が可能な多数個のメモリバンクと、 セルフリフレッシュ動作において、前記メモリバンクの
    内１ないし複数個のメモリバンクを指定してリフレッシ
    ュを行わせるリフレッシュ制御回路とを具備することを
    特徴とする動的メモリ装置。
  2. 【請求項２】 リフレッシュされる前記１または複数個
    のメモリバンクの選択は、制御信号の組み合せにより指
    定されるコマンドによって行われることを特徴とする請
    求項１に記載の動的メモリ装置。
  3. 【請求項３】 それぞれが独立してメモリアクセス動作
    が可能な多数個のメモリバンクと、 前記メモリバンクのそれぞれに対応して配置されて、前
    記メモリバンクに内部電圧を供給する多数個の電圧発生
    部と、 セルフリフレッシュ動作において、前記メモリバンクの
    内１ないし複数個のメモリバンクを指定してリフレッシ
    ュを行わせるリフレッシュ制御回路とを具備し、 前記電圧発生部のイネーブルは、対応する前記メモリバ
    ンクをリフレッシュさせるか否かにより決定されること
    を特徴とする動的メモリ装置。
  4. 【請求項４】 イネーブルされる電圧発生部は、制御信
    号の組み合せにより指定されることを特徴とする請求項
    ３に記載の動的メモリ装置。
  5. 【請求項５】 イネーブルされる電圧発生部は、 バックバイアス電圧発生回路及び内部電源電圧発生回路
    の内少なくとも何れか１つを含むことを特徴とする請求
    項３に記載の動的メモリ装置。
  6. 【請求項６】 行と列とに配列されて複数個のメモリセ
    ルで構成される多数個のメモリバンクを有し、セルフリ
    フレッシュモードで貯蔵されたデータをリフレッシュさ
    せる動的メモリ装置であって、 対応する前記メモリバンクのメモリセルのワードライン
    を選択する多数個のローデコーダと、 セルフリフレッシュモードで、順次変化する内部アドレ
    スを発生するアドレス発生部と、 リフレッシュされるメモリバンクの指定のためのリフレ
    ッシュバンク指定信号を発生するリフレッシュバンク指
    定部と、 前記リフレッシュバンク指定信号に基づいて１つまたは
    複数個のリフレッシュされるメモリバンクを指定し、前
    記内部アドレスの情報に基づいて前記指定されたメモリ
    バンクに対応する前記ローデコーダにリフレッシュアド
    レスを提供するバンク選択デコーダとを具備することを
    特徴とする動的メモリ装置。
  7. 【請求項７】 前記リフレッシュバンク指定回路は、 リフレッシュされるメモリバンクの選択を制御するリフ
    レッシュ制御信号を発生するリフレッシュ制御部と、 前記リフレッシュ制御信号をデコードして、前記リフレ
    ッシュバンク指定信号を発生するデコード部とを具備す
    ることを特徴とする請求項６に記載の動的メモリ装置。
  8. 【請求項８】 前記リフレッシュ制御部は、 所定の外部アドレス信号に応答して、前記リフレッシュ
    制御信号を発生することを特徴とする請求項７に記載の
    動的メモリ装置。
  9. 【請求項９】 前記リフレッシュ制御部は、 前記動的メモリ装置のセルフリフレッシュモードへの進
    入を感知しセルフリフレッシュ進入信号を発生する進入
    信号感知部と、 前記セルフリフレッシュ進入信号の活性によりイネーブ
    ルされて、前記外部アドレス信号に応答して、前記リフ
    レッシュ制御信号を発生するリフレッシュ制御信号発生
    部とを具備することを特徴とする請求項７に記載の動的
    メモリ装置。
  10. 【請求項１０】 前記リフレッシュ制御部は、 所定の制御ヒューズを具備し、前記制御ヒューズの切断
    に応答して活性する前記リフレッシュ制御信号を発生す
    ることを特徴とする請求項７に記載の動的メモリ装置。
  11. 【請求項１１】 前記バンク選択デコーダは、 前記リフレッシュバンク指定信号により選択されるメモ
    リバンクに前記リフレッシュアドレスを提供することを
    特徴とする請求項６に記載の動的メモリ装置。
  12. 【請求項１２】 前記バンク選択デコーダは、 前記リフレッシュバンク指定信号によりイネーブルされ
    て、前記内部アドレスに対応する前記リフレッシュアド
    レスを選択されるメモリバンクに対応するローデコーダ
    に提供するための少なくとも１つのプレデコーダを具備
    することを特徴とする請求項１１に記載の動的メモリ装
    置。
  13. 【請求項１３】 それぞれが独立してメモリアクセス動
    作が可能な多数個のメモリバンクと、 前記メモリバンクのそれぞれに対応して配置され、前記
    メモリバンクに内部電圧を供給する多数個の電圧発生部
    と、 セルフリフレッシュ動作において、前記メモリバンクの
    内１ないし複数個のメモリバンクを指定してリフレッシ
    ュを行わせるリフレッシュ制御回路を具備し、 前記電圧発生部のイネーブルされる個数は、リフレッシ
    ュが行われる前記メモリバンクの数により決定されるこ
    とを特徴とする動的メモリ装置。
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