KR100976408B1 - 내부전압 발생회로 - Google Patents

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Abstract

본 발명은 코어전압을 발생하는 내부전압 발생회로에 관한 것이다. 본 발명에 따른 내부전압 발생회로는, 뱅크 인에이블 제어신호가 입력되면, 메모리 뱅크 이용 전압을 생성하는 제 1 내부전압 드라이버와; 리프레쉬 동작 구간에서, 상기 제 1 내부전압 드라이버에 공급할 뱅크인에이블 제어신호를 발생하는 내부전압 제어부를 포함하는 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 코어전압의 파워가 일정량 이상 요구하는 필요 영역에서 상시 동작하는 드라이버 외에 코어전압 드라이버를 추가로 구동시킨다. 따라서 본 발명은 코어전압 레벨 드롭 우려가 있는 구간에서 안정적인 전위를 공급할 수 있도록 하여, 메모리 동작의 안정성을 확보하는 효과를 얻는다.
반도체 메모리 장치, 코어전압, 내부전압, 리프레쉬, 패러럴 테스트

Description

내부전압 발생회로{CIRCUIT FOR GENERATING INTERNAL VOLTAGE}
본 발명은 반도체 메모리 장치에서 회로 설계에 관한 것으로, 더욱 상세하게는 내부전원으로 사용되는 코어전압을 발생하는 내부전압 발생회로에 관한 것이다.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인(Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없다.
한편, 반도체 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(Vcore)을 사용하고 있다. 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작할 때 풀업 전원라인을 사용하고, 사용되는 코어전압단으로부터 많은 양의 전류가 소모된다. 따라서 메모리장치에서는 상기와 같은 내부전압 발생장치를 필요한 영역, 필요한 동작에 따라 온/오프 제어하여 효과적으로 파워를 조절하고자 한다.
도 1은 종래 내부전압 발생회로의 블록도를 도시하고 있다. 드라이버(VCORE_STBDRV : 10)는, 메모리의 동작상태나, 코어 전압의 사용 영역에 무관하게 항상 동작상태에 있는 드라이버이다. 따라서 상기 드라이버(10)는, 인에이블신호의 제어없이 항상 일정한 바이어스전압을 인가받는다.
그리고 뱅크에서 추가적으로 필요로 하는 코어전압을 발생하는 코어전압 드라이버(VCORE_ACTDRV)를 구비한다. 도시되고 있는 예에서는 4개의 뱅크와, 각 뱅크에서 사용하는 코어전압을 발생하는 코어전압 드라이버를 각각 별도로 배치하는 경우를 설명하고 있다.
각 뱅크의 코어전압 발생을 위한 드라이버(12~18)에는, 뱅크인에이블제어신호(EN_BK0 ~ EN_BK3)가 입력된다. 상기 뱅크인에이블제어신호는 인에이블신호 입력단에 입력되고, 각 드라이버의 온/오프 동작을 제어하는 기능을 수행한다.
상기 각각의 드라이버에 입력되는 뱅크인에이블제어신호(EN_BK)는, 코어전압 제어부(VCORE_CTRL : 20)에서 필요한 영역, 필요한 동작에 따라서 발생한다.
도 2는, 코어전압 제어부(20)의 상세 구성도를 도시하고 있다. 해당 뱅크에 액티브 명령이 들어왔을 경우 하이신호로 되고, 프리차지 명령이 들어왔을 경우 로우신호로 천이되는 제어신호 RACT가 이용된다.
도 3에 도시되는 예에서는 뱅크<0>에 액티브신호와 프리차지신호가 들어왔을 경우의 동작 파형도를 설명하고 있다. 즉, 액티브0 명령에 의해서 제어신호 RACT<m>는 하이상태가 되었다가 프리차지0 명령에 의해 로우상태로 천이한다. 따라서 일정 딜레이(D1)를 이용하여 상기 제어신호 RACT<0>가 상승시에는 바로 상승하고, 하강시에는 일정 딜레이 후에 하강하는 신호를 만들어 이를 액티브뱅크제어신호 ACT_BK<m>를 발생한다.
그리고 YBST 제어신호는, 라이트/리드(WT/RD) 명령이 입력되었을 때, 발생하는 하이 펄스신호이다. 상기 YBST 제어신호를 이용하여 필요한 만큼 일정양 딜레이(D2) 시키고, 이후 리드동작 또는 라이트 동작시 코아전원에 의한 파워를 다량 소모하는 경우에 한해서 해당하는 코아전압 드라이버를 동작시키게 된다.
따라서 상기 RACT 제어신호를 이용하여 액티브 뱅크 제어신호(ACK_BK<m>)를 만들고, 상기 YBST 신호를 이용하여 일정 딜레이(D2) 만큼의 펄스폭 확장을 하여 YBSTD 신호를 만든다. 그리고 상기 두개의 신호가 모두 하이인 구간에서만 뱅크 인에이블제어신호(EN_BK)를 하이(HIGH)로 발생한다.
도 4는 종래 내부전압 제어장치를 이용할 경우, 메모리 동작에 따른 제어신호 파형을 도시하고 있다. 각 뱅크의 액티브 신호에 따라서 액티브뱅크제어신호가 하이상태로 인에이블되고, 프리차지 명령이 들어오기 전까지 하이레벨을 유지하고 있다. 상기 액티브상태에서는 많은 양의 코아전압 파워를 필요로 하지 않기 때문에, 드라이버(10)에서 발생하는 코아전압 양만으로도 충분히 그 능력을 소화하게 된다. 또한 리드/라이트 동작시에는 추가적으로 해당 드라이버들(12~18)이 동작하면서 코아전압을 안정적인 레벨로 제어해준다. 따라서 액티브 명령이 입력되고, 리드/라이트 명령신호가 입력되었을 때, 뱅크 인에이블 제어신호(EN_BK<m>)가 발생하면서 해당 뱅크의 드라이버(12~18)가 동작하게 된다.
그러나 상기와 같은 제어가 이루어지는 종래 내부전압 제어장치는 다음의 문제점을 발생시킨다.
종래 내부전압 제어장치는, 뱅크 어드레스신호와, 라이트/리드 명령에 의해 발생하는 펄스신호를 연산 조합하여 뱅크 인에이블신호를 발생하는 것을 특징으로 한다. 이러한 특징에 따르면 종래는 내부전압 발생회로가 필요한 영역, 필요한 구 간에서만 동작하도록 제어하여, 불필요하게 소모되는 파워를 최소화하고, 칩 전체의 동작 파워를 제어 가능하다.
그러나 종래 내부전압 제어장치는, 액티브 상태이나 리드/라이트 동작상태가 아닌 경우에서는 드라이브(10)만이 동작하여 일정량 이상의 코아전압 파워량을 요구하는 경우에 안정적인 코아전위를 유지하기가 힘들어진다. 일 예로 리프레쉬(REFRESH ; REF) 동작과 같이 리드/라이트 동작은 수행하지 않으면서 많은 수의 뱅크가 액티브되는 상황에서는 드라이버(10)의 발생 코아전압만으로는 안정적인 코아전압 레벨을 유지하기가 힘들어진다. 또 다른 예로 테스트를 위하여 복수개의 뱅크를 접근하는 패러럴 테스트(PARALLERL TEST) 시에도 드라이버(10)의 발생 코아전압만으로는 안정적인 코아전압 레벨을 유지하기가 힘들어진다. 따라서 종래 내부전압 제어장치는 코아전위가 불안정하여 메모리가 정상적인 동작을 수행하지 못하고 결과적으로 메모리의 불량을 야기시키는 문제점이 발생된다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 메모리장치에서 요구하는 능력만큼 코아전압 파워량을 가변 제어할 수 있는 내부전압 발생회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 내부전압 발생회로는, 뱅크 인에이블 제어신호가 입력되면, 메모리 뱅크 이용 전압을 생성하는 제 1 내부전압 드라이버; 리프레쉬 동작 구간에서, 상기 제 1 내부전압 드라이버에 공급할 뱅크인에이블 제어신호를 발생하는 내부전압 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 내부전압 발생회로는, 뱅크 인에이블 제어신호가 입력되면, 메모리 뱅크 이용 전압을 생성하는 제 1 내부전압 드라이버; 패러럴 테스트 동작 구간에서, 상기 제 1 내부전압 드라이버에 공급할 뱅크인에이블 제어신호를 발생하는 내부전압 제어부를 포함하는 것을 특징으로 한다.
삭제
본 발명은 코어전압의 파워가 일정량 이상 요구하는 필요 영역에서 상시 동작하는 드라이버 외에 코어전압 드라이버를 추가로 구동시킨다. 따라서 본 발명은 코어전압 레벨 드롭 우려가 있는 구간에서 안정적인 전위를 공급할 수 있도록 하여, 메모리 동작의 안정성을 확보하는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 내부전압 발생회로에 대하여 자세하게 살펴보기로 한다.
도 5는 본 발명의 실시예에 따른 내부전압 발생회로의 블록 구성도를 도시하고 있다.
도시된 본 발명에 따른 내부전압 발생회로는, 메모리의 동작상태나, 코어 전압의 사용 영역에 무관하게 항상 동작상태에 있고, 인에이블신호의 제어없이 항상 일정한 바이어스전압을 인가받아서 동작하는 드라이버(VCORE_STBDRV : 30)를 포함한다.
그리고 본 발명은 뱅크에서 필요로 하는 코어전압을 발생하는 코어전압 드라 이버(VCORE_ACTDRV)를 구비한다. 도시되고 있는 예에서는 4개의 뱅크와, 각 뱅크에서 사용하는 코어전압을 발생하는 코어전압 드라이버를 각각 별도로 배치하는 경우를 설명하고 있다. 뱅크의 갯수, 그리고 모든 뱅크에 대해서 코어전압 드라이버가 공통으로 담당하도록 구성하거나 또는 독립적으로 담당하도록 구성하는 것은 이용 특성에 따라서 다르게 설계 가능하다.
각 뱅크의 코어전압 발생을 위한 드라이버(32~38)는, 뱅크인에이블제어신호(EN_BK<m>)가 입력된다. 상기 뱅크인에이블제어신호는 인에이블신호 입력단에 입력되고, 각 드라이버의 온/오프 동작을 제어하는 기능을 수행한다.
상기 각각의 드라이버에 입력되는 뱅크인에이블제어신호(EN_BK)는, 코어전압 제어부(VCORE_CTRL : 40)에서 필요한 영역, 필요한 동작에 따라서 발생한다. 본 발명의 코어전압 제어부(40)는, 해당 뱅크에 라이트/리드 명령이 인가되었을 때 동일하게 항상 하이펄스신호를 발생하는 YBST신호와, 뱅크 액티브신호 RACT, 테스트를 위하여 복수개의 뱅크에 동시에 접속하는 패러럴 테스트(PARALLEL TEST ; TPARA)신호, 리프레쉬(REFRESH ; REF)신호 등을 이용하여 일정량 이상의 코어전압을 필요로 하는 경우에 드라이브(30)의 동작과 함께 추가적으로 해당 드라이브들(32~38)이 동작할 수 있도록 뱅크인에이블신호를 발생하도록 구성된다.
즉, 상기 구성에 따르면, 본 발명의 내부전압 발생회로는, 크게 항상 구동상태에 있는 드라이버(30)와, 필요한 영역, 필요한 동작에 따라서 동작하는 코어전압 드라이버(32~38)로 구성되고 있다.
그리고 코어전압 제어부(40)는, 상기 코어전압 드라이버(32~38)의 동작구간을 설정함에 있어서, 해당 뱅크에 라이트/리드 명령이 인가되었을 때 동일하게 항상 하이펄스신호를 발생하는 YBST신호와, 뱅크 액티브 신호 RACT, 테스트를 위하여 복수개의 뱅크에 동시에 접속하는 패러럴 테스트(PARALLEL TEST ; TPARA)신호, 리프레쉬(REFRESH ; REF)신호를 이용하여 실제로 해당 영역에서 코어전압을 소모하는 구간에서만 코어전압 드라이버를 인에이블시키는 뱅크인에이블신호를 발생한다.
따라서 코어전압 드라이버(32~38)는, 상기 코어전압 제어부(40)에서 실제 코어전압을 소모하는 구간에서만 발생한 뱅크인에이블신호에 의해서 온/오프 동작하여 뱅크에서 이용될 코어전압 발생을 제어한다.
도 6은 본 발명의 실시예에 따른 코어전압 제어부(40)의 상세 구성도를 도시하고 있다.
본 발명의 코어전압 제어부(40)는, 해당 뱅크에 라이트/리드 명령이 인가되었을 때 동일하게 항상 하이펄스신호를 발생하는 YBST신호와, 뱅크 액티브 신호 RACT, 테스트를 위하여 복수개의 뱅크에 동시에 접속하는 패러럴 테스트(PARALLEL TEST ; TPARA)신호, 리프레쉬(REFRESH ; REF)신호에 의해 제어된다.
도시하고 있는 실시예에서는, 뱅크 액티브 신호 RACT<m>를 인버터(I11)에 의해서 반전시킨 신호와 상기 반전된 신호를 딜레이(D11)에 의해 일정량 지연시킨 신호를 조합하여 디코딩하는 낸드게이트(A11)를 포함한다. 상기 낸드게이트(A11)의 출력신호가 액티브 뱅크제어신호 ACT_BK<m>가 된다.
그리고 YBST 신호를 인버터(I12)에 의해서 반전시킨 신호와, 상기 반전된 신호를 딜레이(D12)에 의해 일정량 지연시킨 신호를 조합하여 디코딩하는 낸드게이트(A12)를 포함한다.
그리고 상기 TPARA 신호와 REF 신호를 노아연산(O12)하고, 상기 노아연산(O12)의 출력신호를 인버터(I14)에 의해서 반전시킨다. 상기 인버터(I14)의 출력신호와 상기 낸드게이트(A12)의 출력신호를 노아연산기(O11)에서 연산하고, 인버터(I13)에서 반전시켜서 YBSTD 신호를 발생한다.
이렇게 하여 발생된 ACT_BK<m> 신호와 YBSTD 신호를 연산기(A13,I15)에 의해서 연산시켜서 해당 뱅크를 인에이블시키기 위한 뱅크 인에이블제어신호(EN_BK<m>)를 발생시킨다.
다음은 본 발명의 실시예에서 코어전압 제어부가 어떻게 구성되어 실제 코어전압을 소모하는 구간에서만 뱅크인에이블신호 발생을 제어하는지 그 동작과정을 살펴보기로 한다.
도 7은 본 발명의 실시예에 따른 제어방식을 적용했을 때, 메모리의 동작에 따른 제어신호의 파형도를 도시하고 있다.
먼저, 본 발명의 코어전압 제어부는, 크게 두가지 제어방식을 선택한다. 그 하나는 종래에서와 같이 RACT 제어신호와 YBST 제어신호를 입력으로 받아서 일정 지연구간을 만들고, 뱅크 인에이블제어신호에 의한 인에이블 영역을 확보하는 제어이다. 두번째는 RFF 신호 또는 TPARA 신호가 입력되면, YBST 신호를 무시하고, YBSTD 신호를 하이상태(인에이블상태)로 발생되도록 제어한다.
상기 RACT 신호는, 해당 뱅크에 액티브 명령이 들어왔을 때 하이상태가 되는 신호이고, 상기 YBST신호는, 리드/라이트(RD/WT) 명령이 인가되었을 때 발생하는 하이 펄스신호이며, 상기 REF 신호는, 리프레쉬 동작 명령신호이고, 상기 TPARA 신호는 테스트를 위하여 복수개의 뱅크에 동시에 접근하는 테스트신호이다.
다음은 상기 첫번째 동작 과정에 대해서 자세하게 살펴보기로 한다.
상기 첫번째 동작 과정의 조건은, REF 신호 또는 TPARA 신호가 발생되지 않는 상태(디스에이블상태)이다.
먼저, 코어전압 제어부(40)로 RACT<m> 신호가 입력되면, 지연부(D11)에서 설정되고 있는 일정시간 만큼 펄스 폭 확장을 하고, 뱅크 액티브 제어신호(ACT_BK<m>)를 발생한다.
또한 YBST 신호가 입력되면, 지연부(D12)에서 설정되고 있는 일정시간 만큼 펄스 폭 확장을 한다. 그리고 앞서 언급하고 있는 바와 같이, REF 신호와 TPARA 신호가 모두 디스에이블 상태이므로, 노아게이트(O11)의 출력신호는 상기 YBST 신호에 의해서만 영향을 받게 된다. 따라서 노아게이트(O11)와 인버터(I13)에 의해서 연산된 신호는, 상기 일정시간(D12) 만큼 펄스폭 확장된 YBSTD 신호가 발생되어진다.
이렇게 해서 상기 뱅크 액티브 제어신호 ACT_BK<m> 와, YBSTD 신호가 낸드게이트(A13) 및 인버터(I15)를 통해서 연산되어 해당 뱅크에 인가되어지는 뱅크 인에 이블 제어신호를 발생한다. 이때 발생되는 뱅크 인에이블 제어신호의 영역이 도 7의 왼쪽 부분에 도시되고 있다.
다음은 RFF 신호 또는 TPARA 신호가 입력되면, YBST 신호를 무시하고, YBSTD 신호를 하이상태(인에이블상태)로 발생되도록 제어하는 두번째 과정에 대해서 자세하게 살펴본다.
상기 두번째 과정의 동작 조건은, REF 신호 또는 TPARA 신호가 인에이블 상태이다.
먼저, 코어전압 제어부(40)로 RACT<m> 신호가 입력되면, 지연부(D11)에서 설정되고 있는 일정시간 만큼 펄스 폭 확장을 하고, 뱅크 액티브 제어신호(ACT_BK<m>)를 발생한다.
또한 YBST 신호가 입력되면, 지연부(D12)에서 설정되고 있는 일정시간 만큼 펄스 폭 확장을 한다. 그리고 앞서 언급하고 있는 바와 같이, REF 신호 또는 TPARA 신호 중 어느 하나의 신호라도 인에이블 상태가 되면, 노아게이트(O12)와 인버터(I14)의 출력신호는 하이레벨 상태가 된다.
따라서 상기 YBST 신호를 펄스폭 확장한 낸드게이트(A12)의 출력과 상기 인버터(I14)의 출력을 입력으로 하는 노아게이트(O11)는, 상기 하이레벨 상태를 갖는 인버터(I14)의 출력신호로 인하여 상기 YBST 신호에 따른 조건을 무시한다. 즉, 노아게이트(O11)는, 상기 인버터(I14)의 하이 출력신호만으로 자신의 출력신호를 결정한다. 이렇게 해서 인버터(I13)의 출력신호인 YBSTD 신호는 상기 REF 신호 또 는 TPARA 신호에 의해서 결정된다.
이렇게 해서 상기 뱅크 액티브 제어신호 ACT_BK<m>와, YBSTD 신호가 낸드게이트(A13) 및 인버터(I15)를 통해서 연산되어 해당 뱅크에 인가되어지는 뱅크 인에이블 제어신호를 발생한다. 이때 발생되는 뱅크 인에이블 제어신호는, 뱅크 액티브 제어신호 ACT_BK<m>에 의해서 결정되어진다.
따라서 FET 신호가 인에이블상태에서는, 모든 뱅크에 액티브신호가 들어가므로, 도 7의 중간 부분에 도시하고 있는 바와 같이, 모든 드라이버(32~38)가 인에이블상태가 된다. 그리고 TPARA 신호가 인에이블상태에서는, 도 7의 오른쪽 부분에 도시하고 있는 바와 같이, 테스트신호가 인가되어지는 뱅크 수만큼 드라이버가 인에이블상태가 된다.
이상에서와 같이 본 발명은 노말 동작과정에서는, 뱅크 액티브신호와, 리드/라이트 동작신호에 의해서 뱅크 인에이블신호가 발생되고 있다. 이때 상기 발생되는 뱅크 인에이블신호는, 실제 라이트에 의한 파워 소모 구간에서만 발생되고 있음을 확인할 수 있다.
따라서 뱅크0을 제어하기 위한 뱅크 인에이블신호 EN_BK0는, 액티브신호ACT0와 프리차지신호 PCG0 구간에서, 라이트 신호 WT0가 들어올때 발생되는 YBST신호를 일정 지연시간만큼 확장하여 발생된다.
마찬가지로 뱅크1을 제어하기 위한 뱅크 인에이블신호 EN_BK1는, 액티브신호ACT1와 프리차지신호 PCG1 구간에서, 라이트 신호 WT1가 들어올때 발생되는 YBST신 호를 일정 지연시간만큼 확장하여 발생된다.
그리고 뱅크2, 뱅크3을 제어하기 위한 뱅크 인에이블신호 EN_BK2,EN_BK3는, 액티브신호 ACT2,ACT3가 연속해서 입력되고, 프리차지신호 PCG2,PCG3 명령 이전에, 라이트신호 WT2,WT3가 인가되는 구간에서 YBST 신호에 뱅크 어드레스신호를 적용하여 발생된다. 물론 이 경우에서도 실제 라이트에 의한 파워 소모 구간에서만 뱅크 어드레스신호 EN_BK2,EN_BK3가 발생한다.
또한 본 발명은 리프레쉬 동작 과정에서는 모든 드라이버(32~38)에 뱅크 인에이블 제어신호가 인가되어서 코아전압의 안정된 전위를 갖도록 제어하고 있다. 또한 본 발명은 패러럴 테스트 동작 과정에서도 액티브되는 뱅크 수 만큼 뱅크 인에이블 제어신호가 인가되어서 코아전압의 안정된 전위를 갖도록 제어하고 있다.
그리고 도 8은 본 발명의 실시예에 따른 코어전압 드라이버의 상세도를 도시하고 있다.
도시되고 있는 바와 같이, 본 발명의 코어전압 드라이버(32~38)는, 코어 전압단 전위의 1/2 레벨인 하프 코어 전압으로 구성되는 피드백전압과 기준전압(VREFC)(목표 코어전압의 1/2 레벨; 0.75V)을 차동 비교하는 비교부, 상기 비교부의 출력신호에 응답하여 증폭된 코어 전압을 발생 출력하는 증폭부, 그리고 상기 출력되는 코어 전압을 전압 분배하고, 출력되는 코어 전압의 감시를 위해 코어 전압단 전위의 1/2 레벨인 피드백전압을 발생하는 피드백전압발생부 등을 포함하여 구성되어진다. 그리고 상기 비교부의 동작을 제어하기 위한 제어스위칭부가 포함되어진다.
상기와 같이 구성되어지는 코어전압 드라이버는, 제어스위칭부를 구성하는 NMOS 트랜지스터(N3)의 게이트단자에 상기 코어전압 제어부(40)에서 발생한 뱅크 인에이블신호 EN_BK를 공급하고, 상기 제어스위칭부에 의해 비교부의 동작점이 결정되도록 제어되고 있다.
상기 NMOS 트랜지스터(N3)에 뱅크 인에이블신호가 인가되어 턴-온 상태일 때, 기준전압(VREFC)에 의해 NMOS 트랜지스터(N1)가 턴-온되어, 상기 트랜지스터(N1)와 트랜지스터(N2)의 드레인 전압이 낮아진다. 즉, 노드(A)의 전위가 낮아진다. 상기 노드(A)에 인가되는 전압에 의해서 동작되는 PMOS 트랜지스터(P3)의 게이트단자에 로우레벨신호가 인가되어지고, 상기 트랜지스터(P3)가 턴 온되면서 출력되는 코어 전압(VCORE)이 높아진다.
상기 코어전압(VCORE)이 상승될 때, 동시에 피드백전압도 상승되면서 트랜지스터(N2)를 턴 온시킨다. 상기 트랜지스터(N2)가 턴온되면, 노드(B)의 전위가 낮아지면서 PMOS 트랜지스터(P1,P2)의 게이트단자 전압이 낮아진다. 상기 PMOS 트랜지스터(P1,P2)의 게이트단자 전압이 낮아지면, 턴 온 상태로 전환되면서 노드(A)의 전위가 점차 상승되어진다. 즉 트랜지스터(P3)의 게이트 전압이 점차 상승되어지는 것이다. 이러한 동작이 피드백전압과 기준전압(VREFC)이 같아질 때까지 이루어진다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 코어전압의 전위가 불안정 가능성이 있는 구간에서 선택적으로 코어전압의 파워를 증가하도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
예를 들어서 본 발명의 실시예는, 코어전압의 생성이 이루어지는 내부전압 발생회로에 대해서 설명하고 있다. 그러나 이에 한정되는 것은 아니며, 리드/라이트 동작시에 파워를 소모하므로서 별도의 전압 발생기를 구동시켜 주어야 하는 다른 내부전원(예를 들면 페리전압 VPERI) 등에도 동일하게 적용 가능하다.
또한 본 발명의 실시예는 라이트(WT) 과정을 설명하고 있으나, 리드(RD) 과정에서도 마찬가지로 적용 가능하다.
도 1은 종래 내부전압 발생회로의 블록도,
도 2는 종래 내부전압 발생회로에 도시되고 있는 코어전압 제어부의 상세 구성도,
도 3은, 종래 내부전압 발생회로에서 뱅크<0>에 액티브신호와 프리차지신호가 들어왔을 경우의 동작 파형도,
도 4는 종래 내부전압 제어장치를 이용할 경우, 메모리 동작에 따른 제어신호 파형도,
도 5는 본 발명의 실시예에 따른 내부전압 발생회로의 블록 구성도,
도 6은 본 발명의 실시예에 따른 코어전압 제어부의 상세 구성도,
도 7은 본 발명에 따른 내부전압 발생회로를 메모리장치에 적용했을 때, 메모리 동작에 따른 제어신호의 파형도,
도 8은 본 발명의 실시예에 따른 코어전압 드라이버의 상세도.
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 드라이버 32~38 : 코어전압 드라이버
40 : 코어전압 제어부

Claims (24)

  1. 뱅크 인에이블 제어신호가 입력되면, 메모리 뱅크 이용 전압을 생성하는 제 1 내부전압 드라이버;
    리프레쉬 동작 구간에서, 상기 제 1 내부전압 드라이버에 공급할 뱅크인에이블 제어신호를 발생하는 내부전압 제어부를 포함하는 것을 특징으로 하는 내부전압 발생회로.
  2. 제 1 항에 있어서,
    상기 내부전압 제어부는, 리프레쉬 동작 구간에서 모든 뱅크에 공급될 뱅크인에이블 제어신호를 발생하는 것을 특징으로 하는 내부전압 발생회로.
  3. 제 2 항에 있어서,
    상기 내부전압 제어부는, 뱅크 액티브 제어신호를 발생하는 제 1 연산부;
    리프레쉬 동작신호를 검출하는 제 2 연산부;
    상기 제 1,2 연산부의 출력을 조합하여, 리프레쉬 동작구간동안 뱅크 인에이블 제어신호를 발생하는 제 3 연산부를 포함하는 것을 특징으로 하는 내부전압 발생회로.
  4. 제 3 항에 있어서,
    상기 제 1 연산부는, 일정 지연양만큼 펄스폭 확장된 뱅크 액티브 제어신호를 발생하는 것을 특징으로 하는 내부전압 발생회로.
  5. 제 3 항에 있어서,
    상기 제 2 연산부는, 라이트/리드 명령에 의한 제어신호는 발생하는 연산회로와;
    상기 라이트/리드 명령 제어신호와, 상기 리프레쉬 동작신호를 조합하는 조합회로를 포함하는 것을 특징으로 하는 내부전압 발생회로.
  6. 제 5 항에 있어서,
    상기 연산회로는, 입력된 라이트/리드 명령 제어신호를 일정 지연양만큼 펄스폭 확장시키는 것을 특징으로 하는 내부전압 발생회로.
  7. 제 5 항에 있어서,
    상기 조합회로는, 리프레쉬 동작신호를 우선적으로 선택하는 것을 특징으로 하는 내부전압 발생회로.
  8. 제 1 항에 있어서,
    전원 공급상태에서 항상 메모리 뱅크 이용 전압을 생성하는 제 2 내부전압 드라이버를 더 포함하는 것을 특징으로 하는 내부전압 발생회로.
  9. 제 1 항에 있어서,
    상기 제 1 내부전압 드라이버는, 각 뱅크에 대하여 별도로 구비되는 것을 특징으로 하는 내부전압 발생회로.
  10. 뱅크 인에이블 제어신호가 입력되면, 메모리 뱅크 이용 전압을 생성하는 제 1 내부전압 드라이버;
    패러럴 테스트 동작 구간에서, 상기 제 1 내부전압 드라이버에 공급할 뱅크인에이블 제어신호를 발생하는 내부전압 제어부를 포함하는 것을 특징으로 하는 내부전압 발생회로.
  11. 제 10 항에 있어서,
    상기 내부전압 제어부는, 패러럴 동작 구간에서 액티브되는 뱅크 수만큼 뱅크인에이블 제어신호를 발생하는 것을 특징으로 하는 내부전압 발생회로.
  12. 제 11 항에 있어서,
    상기 내부전압 제어부는, 뱅크 액티브 제어신호를 발생하는 제 1 연산부;
    패러럴 테스트 동작신호를 검출하는 제 2 연산부;
    상기 제 1,2 연산부의 출력을 조합하여, 패러럴 테스트 동작구간동안 뱅크 인에이블 제어신호를 발생하는 제 3 연산부를 포함하는 것을 특징으로 하는 내부전압 발생회로.
  13. 제 12 항에 있어서,
    상기 제 1 연산부는, 일정 지연양만큼 펄스폭 확장된 뱅크 액티브 제어신호를 발생하는 것을 특징으로 하는 내부전압 발생회로.
  14. 제 12 항에 있어서,
    상기 제 2 연산부는, 라이트/리드 명령에 의한 제어신호는 발생하는 연산회 로와;
    상기 라이트/리드 명령 제어신호와, 상기 패러럴 테스트 동작신호를 조합하는 조합회로를 포함하는 것을 특징으로 하는 내부전압 발생회로.
  15. 제 14 항에 있어서,
    상기 연산회로는, 입력된 라이트/리드 명령 제어신호를 일정 지연양만큼 펄스폭 확장시키는 것을 특징으로 하는 내부전압 발생회로.
  16. 제 14 항에 있어서,
    상기 조합회로는, 패러럴 테스트 동작신호를 우선적으로 선택하는 것을 특징으로 하는 내부전압 발생회로.
  17. 제 10 항에 있어서,
    전원 공급상태에서 항상 메모리 뱅크 이용 전압을 생성하는 제 2 내부전압 드라이버를 더 포함하는 것을 특징으로 하는 내부전압 발생회로.
  18. 제 10 항에 있어서,
    상기 제 1 내부전압 드라이버는, 각 뱅크에 대하여 별도로 구비되는 것을 특징으로 하는 내부전압 발생회로.
  19. 제 18 항에 있어서,
    상기 제 1 내부전압 드라이버는, 기준전압과 피드백 전압을 차동 비교하는 비교부;
    상기 비교부에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 출력하는 증폭수단; 그리고
    상기 내부전압 제어부에서 발생한 뱅크 인에이블신호에 의해서 상기 비교부의 동작을 제어하는 제어스위칭부를 포함하는 것을 특징으로 하는 내부전압 발생회로.
  20. 제 19 항에 있어서,
    상기 내부전압은, 코어전압인 것을 특징으로 하는 내부전압 발생회로.
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