KR100925391B1 - 반도체 메모리 장치의 디스차지 회로 - Google Patents

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Abstract

본 발명은 데이터 입출력 모드신호와 리프레쉬 동작신호를 입력 받아 상기 신호들을 조합하는 신호 조합부; 코어전압을 분배하여 분배전압을 출력하는 전압 분배부; 상기 분배전압과 기준전압의 레벨을 비교하여 감지신호를 출력하는 비교기; 및 복수개의 디스차지 드라이버를 구비하고, 상기 감지신호 및 상기 신호 조합부의 출력신호에 응답하여 상기 코어전압의 레벨에 따라서 상기 코어전압을 디스차지 하는 멀티 디스차지부; 를 포함한다.
Figure R1020080036175
코어전압, 멀티, 디스차지, X16, 리프레쉬

Description

반도체 메모리 장치의 디스차지 회로 {Discharge Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 설계 기술에 관한 것으로, 더 상세하는 반도체 메모리 장치의 디스차지 회로에 관한 것이다.
반도체 메모리 소자에서 워드라인(Word line)이 활성화되면 비트라인(Bit line)과 비트라인바(/Bit line) 사이에 차지 쉐어링(Charge Sharing)이 일어나고, 그 이후에 센스엠프(Sense Amp)가 동작한다. 이때 비트라인 디벨롭 향상을 위해 초기에 일정 펄스(Pulse) 구간 동안 외부전압(VDD)을 이용하게 된다. 센스엠프가 구동되면 센스엠프 전원전압의 레벨을 외부전압(VDD)의 레벨에 가깝게 하여 비트라인 디벨롭을 향상시키게 된다.
그러나 센스엠프가 오버드라이브(Overdrive)되는 구간 동안에 외부전압(VDD)으로부터 많은 전류의 공급으로 인해 센스엠프 전원전압의 레벨이 코어전압(Vcore)의 레벨 이상으로 높아짐에 따라 높은 센스엠프 전원전압 레벨로부터 낮은 코어전압 레벨로 역류현상이 발생하여 코어전압의 레벨이 점점 높아지게 된다.
이때 높아진 코어전압의 레벨을 디스차지(Discharge) 해주기 위한 코어전압 디스차지 드라이버가 동작하게 된다.
종래 기술에 따른 코어전압 디스차지 회로는 도 1에 나타나있다.
종래 코어전압 디스차지 회로는 코어전압의 하프(Half) 레벨인 기준전압(Vref)과 피드백(Feedback) 전원인 피드백전압(Vfeed)을 비교하여 피드백전압의 레벨이 기준전압의 레벨과 대비하여 높아지게 되면 DRG 노드의 전압 레벨이 상승하게 되어 디스차지 드라이버에 해당하는 엔모스 트랜지스터(Nb)를 통해 코어전압을 디스차지 시켜주게 된다. 상기 디스차지 드라이버를 인에이블 시키주는 신호인 뱅크 오버드라이브신호(BK_OVD)는 해당 뱅크(Bank) 신호 정보를 받아 센스엠프 오버드라이브 이후 일정 펄스 구간 동안 디스차지 드라이버의 구동상태를 유지하게 된다.
그러나 한번에 4 또는 8개의 데이터를 입출력 할 수 있는 4비트 입출력 모드(X4) 또는 8비트 입출력 모드(X8)에서는 워드라인이 1개만 활성화 되고, 반면에 1GB 이상의 고집적 반도체 메모리에서 뱅크 선택시 한번에 16개의 데이터를 입출력 할 수 있는 16비트 입출력 모드(X16)나 리프레쉬(Refresh) 동작 모드의 경우에는 워드라인이 2개 이상 활성화 되어 센스엠프의 구동수가 달라지게 된다.
따라서 코어전압의 증가량이 달라지게 되는데, 코어전압 디스차지 드라이버는 이와 무관하게 똑같은 동작을 하게 되어 코어전압 레벨의 변화가 동작 모드에 따라 달라지는 경우가 발생한다.
본 발명의 목적은 1GB 이상의 고집적 반도체 메모리에서 데이터 입출력 모드와 리프레쉬 동작에 따라서 복수개의 디스차지 드라이버를 구동시켜 종래 기술이 갖는 문제점을 해결하는데 있다.
본 발명에 따른 반도체 메모리 장치의 디스차지 회로는 데이터 입출력 모드신호와 리프레쉬 동작신호를 입력 받아 상기 신호들을 조합하는 신호 조합부; 코어전압을 분배하여 분배전압을 출력하는 전압 분배부; 상기 분배전압과 기준전압의 레벨을 비교하여 감지신호를 출력하는 비교기; 및 복수개의 디스차지 드라이버를 구비하고, 상기 감지신호 및 상기 신호 조합부의 출력신호에 응답하여 상기 코어전압의 레벨에 따라서 상기 코어전압을 디스차지 하는 멀티 디스차지부; 를 포함한다.
본 발명에 의하면, 1GB 이상의 고집적 반도체 메모리에서 데이터 입출력 모드 및 리프레쉬 동작에 따른 코어전압 레벨 상승 차이에 대하여 멀티 디스차지 드라이버의 수를 구분하여 구동시킴으로써 코어전압 레벨의 변동을 줄이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 디스차지 회로의 블록도는, 도 2에 도시된 것과 같이 신호 조합부(100), 비교기(200), 멀티 디스차지부(300) 및 전압 분배부(400)를 포함한다.
상기 신호 조합부(100)는 데이터 입출력 모드신호(I/O-mode)와 리프레쉬 동작신호(REFRESH)를 입력 받아 코어전압(Vcore)을 어느 정도 디스차지 시킬지 여부를 결정하는 출력신호(EN)를 생성한다.
상기 전압 분배부(400)는 코어전압(Vcore)의 하프레벨을 분배전압(Vfeed)으로 하여 비교기(200)에 전달할 수 있도록 두 개의 동일한 트랜지스터(NE)로 구성되어 있다.
상기 비교기(200)는 기준전압(Vref)과 전압 분배부(400)로부터 피드백 된 분배전압(Vfeed)을 비교하여, 코어전압(Vcore)을 디스차지 시킬지 여부를 결정하는 감지신호(DET)를 생성한다.
상기 멀티 디스차지부(300)는 신호 조합부(100)로부터 인가되는 출력신호(EN), 비교기(200)로부터 인가되는 감지신호(DET)에 응답하여 코어전압(Vcore)을 디스차지 하는 기능을 수행하게 된다.
상기 감지신호(DET)는 멀티 디스차지부(300)의 구동여부를 결정짓는 신호이고, 상기 신호 조합부(100)의 출력신호(EN)는 코어전압(Vcore)을 어느 정도 디스차지 시킬지, 다시 말해서 복수개의 디스차지 드라이버를 가진 멀티 디스차지부(300)에서 몇 개의 디스차지 드라이버를 구동시키는지 여부를 결정짓는 신호가 된다.
상기 멀티 디스차지부(300)의 상세한 구성을 살펴보면 다음과 같다. 멀티 디스차지부는(300) 제 1 디스차지 드라이버(320), 제 2 디스차지 드라이버(340), 감 지신호(DET)를 상기 제 1 디스차지 드라이버(320)에 인가할 것인지 여부를 결정하는 주 제어부(310) 및 신호 조합부(100)의 출력신호(EN)에 응답하여 제 2 디스차지 드라이버(340)에 감지신호(DET)를 인가할 것인지 여부와 제 2 디스차지 드라이버(340)의 구동여부를 결정하는 보조 제어부(330)로 구성된다.
한번에 4개 또는 8개의 데이터를 입출력 할 수 있는 모드를 4비트 입출력모드(X4), 8비트 입출력 모드(X8)라 하고 한번에 16개의 데이터를 입출력 할 수 있는 모드를 16비트 입출력 모드(X16)라고 하는데 신호 조합부(100)에 입력되는 데이터 입출력 모드신호(I/O-mode)는 X4, X8 및 X16 모드 즉 활성화 되는 워드라인(Word Line)의 개수에 따라 달라진다. X4 또는 X8 모드의 경우에 1개의 워드라인이 활성화되고 데이터 입출력 모드신호(I/O-mode)는 로우 레벨의 신호가 되며 X16 모드의 경우에 2개의 워드라인이 활성화되고 데이터 입출력 모드신호(I/O-mode)는 하이 레벨의 신호가 된다. 또 리프레쉬 동작일 때의 리프레쉬 동작신호(REFRESH)는 하이 레벨의 신호이고 리프레쉬 동작이 아닐 때의 리프레쉬 동작신호(REFRESH)는 로우 레벨의 신호이다. 신호 조합부(100)는 상기 데이터 입출력 모드신호(I/O-mode)와 리프레쉬 동작신호(REFRESH)를 조합한 출력신호(EN)를 보조 제어부(330)에 인가하여 제 2 디스차지 드라이버(340)의 구동여부를 제어할 수 있다.
이하 본 발명에 따른 실시예의 구성을 상세하게 살펴보도록 한다.
상기 신호 조합부(100)는 데이터 입출력 모드신호(I/O-mode) 및 리프레쉬 동작이 수행되는지 여부의 리프레쉬 동작신호(REFRESH)를 입력 받는 노어게이트(110)와 노어게이트(110) 출력을 입력 받아 이를 반전시키는 인버터(120) 및 인버 터(120)의 출력과 센스엠프 오버드라이브 동작 이후의 일정 펄스에 해당하는 디스차지 드라이버 인에이블 신호(DE)를 입력으로 하는 낸드게이트(130)로 구성된다. 상기 멀티 디스차지부(300)는 디스차지 드라이버 인에이블 신호(DE)를 입력 받아 이를 반전시키는 인버터(311), 인버터(311)의 출력을 게이트 입력으로 하고, 드레인 단이 비교기(200)로부터 출력되는 감지신호(DET)를 인가 받으며, 소스 단이 접지전압 단으로 연결된 제 1 엔모스 트랜지스터(N1)로 구성된 주 제어부(310), 상기 감지신호(DET)가 게이트 입력이 되고, 소스 단이 접지전압 단과 연결되며, 드레인 단이 코어전압 노드(A)와 연결되는 제 2 엔모스 트랜지스터(N2)로 구성된 제 1 디스차지 드라이버(320), 신호 조합부(100)를 구성하는 낸드게이트(130)의 출력을 게이트 입력으로 하는 제 1 피모스 트랜지스터(P1)와 제 4 엔모스 트랜지스터(N4)로 구성된 보조 제어부(330) 및 게이트 단이 상기 제 1 피모스 트랜지스터(P1)와 상기 제 4 엔모스 트랜지스터(N4)의 드레인 단에 연결되고, 소스 단이 접지전압 단에 연결되며, 드레인 단이 코어전압 노드(A)와 연결되는 제 3 엔모스 트랜지스터(N3)로 이루어진 제 2 디스차지 드라이버(340)로 구성되어 있다.
본 발명의 실시예에 따른 또 다른 반도체 메모리 장치의 디스차지 회로는 비교부(200), 제 1 디스차지 드라이버(320), 제 2 디스차지 드라이버(340), 전압 분배부(400) 및 제어부(500)를 포함한다.
상기 비교부(200), 제 1 다스차지 드라이버(320), 제 2 디스차지 드라이버(340) 및 전압 분배부(400)는 상기 본 발명의 실시예에서 설명한 바와 동일하다. 상기 제어부(500)는 비교부(200)로부터 감지신호(DET)를 인가 받으며, 데이터 입출 력 모드신호(I/O-mode) 및 리프레쉬 동작신호(REFRESH)에 응답하여 상기 감지신호(DET)를 상기 제 2 디스차지 드라이버(340)에 인가 할 지 여부를 결정한다. 즉, 상기 데이터 입출력 모드신호(I/O-mode)가 4비트 데이터 입출력 모드신호 또는 8비트 데이터 입출력 모드신호일 때와 상기 리프레쉬 동작신호가 디스에이블 될 때는 상기 감지신호(DET)를 제 2 디스차지 드라이버에 인가하지 않도록 하여 제 1 디스차지 드라이버만 디스차지 기능을 수행하도록 하고, 상기 데이터 입출력 모드신호(I/O-mode)가 16비트 데이터 입출력 모드신호일 때 또는 상기 리프레쉬 동작신호(REFRESH)가 인에이블 될 때는 상기 감지신호(DET)를 제 2 디스차지 드라이버에 인가하여 제 1 및 제 2 디스차지 드라이버 모두가 디스차지 기능을 수행할 수 있도록 한다.
또한, 본 구성에 더하여, 디스차지 드라이버 인에이블 신호(DE)를 입력 받아 제 1 디스차지 드라이버(320) 및 제어부(500)에 상기 감지신호(DET)의 인가여부를 결정하는 제 2 제어부(310)를 포함하며, 상기 디스차지 드라이버 인에이블 신호(DE)는 상기 비교기(200) 및 상기 제어부(500)로 입력된다.
본 발명에 따른 디스차지 회로의 동작을 살펴 보면 다음과 같다.
먼저 오버드라이브 동작이 행해지지 않을 때에는 펄스가 인가되지 않고 로우 레벨의 디스차지 드라이버 인에이블 신호(DE)가 비교기(200)에 인가된다. 상기 로우 레벨의 신호를 인가 받은 비교기(200)는 동작하지 않게 되고, 상기 로우 레벨의 디스차지 드라이버 인에이블 신호(DE)가 주 제어부(310)의 인버터(311)를 통과하면서 하이 레벨의 신호로 바뀌고, 하이 레벨의 신호를 게이트로 입력 받는 제 1 엔모 스 트랜지스터(N1)는 턴-온 되어 접지전압에 해당하는 로우 레벨의 신호가 제 1 디스차지 드라이버(320)를 이루는 제 2 엔모스 트랜지스터(N2)의 게이트로 입력 되고, 제 2 엔모스 트랜지스터(N2)는 턴-오프 된다. 또한 디스차지 드라이버 인에이블 신호(DE)를 입력으로 하는 신호 조합부(100)의 낸드게이트(130)의 출력은 데이터 입출력 모드 또는 리프레쉬 동작여부와 무관하게 하이 레벨의 신호(EN)를 출력하게 되고, 상기 하이 레벨의 신호(EN)를 게이트 입력으로 하는 보조 제어부(310)의 제 1 피모스 트랜지스터(P1)는 턴-오프 되고, 제 4 엔모스 트랜지스터(N4)는 턴-온 된다. 제 4 엔모스 트랜지스터(N4)가 턴-온 되면 접지전압에 해당하는 로우 레벨의 신호가 제 2 디스차지 드라이버(340)를 이루는 제 3 엔모스 트랜지스터(N3)의 게이트로 입력으로 되고, 제 3 엔모스 트랜지스터(N3)는 턴-오프 된다. 따라서 오버드라이브 동작이 행해지지 않을 때는 멀티 디스차지부(300)가 구동하지 않게 된다.
오버드라이브 동작이 행해지고, 4비트 입출력모드(X4) 또는 8비트 입출력 모드(X8)에서 코어전압 멀티 디스차지 회로의 동작을 살펴보면 다음과 같다.
오버드라이브동작이 행해지면 이후에 일정 구간 동안의 펄스가 인가되고 하이 레벨의 디스차지 드라이버 인에이블 신호(DE)를 입력 받은 비교기(200)는 구동된다. 상기 펄스에 의해 하이 레벨의 디스차지 드라이버 인에이블 신호(DE)가 인버터(311)를 통과하여 로우 레벨의 신호로 바뀌어 멀티 디스차지부(300)의 주 제어부(310)를 구성하는 제 1 엔모스 트랜지스터(N1)의 게이트로 입력되어 제 1 엔모스 트랜지스터(N1)는 턴-오프 된다.
X4 또는 X8 모드에서는 데이터 입출력 모드신호(I/O-mode)와 리프레쉬 동작신호(REFRESH)가 로우 레벨에 해당하고, 신호 조합부(100)의 노어게이트(110)를 통과하면서 하이 레벨의 신호로 바뀌고, 다시 인버터(120)를 통과하면서 로우 레벨의 신호로 바뀌게 된다. 상기 로우 레벨의 신호와 하이 레벨의 디스차지 드라이버 인에이블 신호(BK_OVD)를 입력으로 하는 낸드게이트(130)는 하이 레벨의 제어신호(EN)를 출력하게 되고, 상기 하이 레벨의 제어신호(EN)가 보조 제어부(330)를 구성하는 제 1 피모스 트랜지스터(P1)와 제 4 엔모스 트랜지스터(N4)의 게이트로 입력되어, 제 1 피모스 트랜지스터(P1)를 턴-오프 시키고 제 4 엔모스 트랜지스터(N4)를 턴-온 시킨다. 제 1 피모스 트랜지스터(P1)가 턴-오프 되고 제 4 엔모스 트랜지스터(N4)가 턴-온 됨으로써 접지전압에 해당하는 로우 레벨의 신호가 제 3 엔모스 트랜지스터(N3)의 게이트로 입력되어 제 3 엔모스 트랜지스터(N3)를 턴-오프 시키게 된다.
상기 디스차지 드라이버 인에이블 신호(DE)를 입력 받아 구동된 비교기(200)는 기준전압(Vref)과 전압 분배부(400)로부터 피드백 되는 분배전압(Vfeed)을 입력 받아 이 둘의 레벨을 비교하게 된다. 이 경우 비교기(200)는 기준전압(Vref)의 레벨이 분배전압(Vfeed)의 레벨보다 높은 경우에는 로우 레벨의 신호를 감지신호(DET)로 출력하고, 기준전압(Vref)의 레벨이 분배전압(Vfeed)의 레벨보다 낮은 경우에는 하이 레벨의 신호를 감지신호(DET)로 출력하게 된다.
로우 레벨의 감지신호(DET)가 출력되는 경우에는 제 2 엔모스 트랜지스터(N2)의 게이트로 로우 레벨의 신호가 입력되고, 제 2 엔모스 트랜지스터(N2)는 턴-오프 된다. 따라서 멀티 디스차지부(300)는 구동하지 않게 되고, 코어전압(Vcore)의 레벨이 그대로 유지된다.
하이 레벨의 감지신호(DET)가 출력되는 경우에는 제 2 엔모스 트랜지스터(N2)의 게이트로 하이 레벨의 신호가 입력되고, 제 2 엔모스 트랜지스터(N2)는 턴-온 된다. 멀티 디스차지부(300)의 제 2 엔모스 트랜지스터(N2)가 턴-온 됨으로써, 코어전압 노드(A)와 접지전압 단을 연결시켜 코어전압(Vcore)을 디스차지 시켜서 레벨을 낮추게 된다. 코어전압(Vcore)이 디스차지 되면 비교기(200)가 다시 피드백 된 분배전압(Vfeed)과 기준전압(Vref)의 레벨을 비교하게 되고 위와 같은 동작을 반복함으로써, 분배전압(Vfeed)의 레벨이 기준전압(Vref)의 레벨 이하로 될 때까지 멀티 디스차지부(300)가 구동하게 된다.
오버드라이브동작이 행해지고, 데이터 입출력 모드신호(I/O-mode)와 리프레쉬 동작신호(REFRESH) 중 적어도 어느 하나가 하이 레벨일 경우에는 신호 조합부(100)의 노어게이트(110)와 인버터(120)를 통과하여 하이 레벨의 신호가 출력되고, 상기 하이 레벨의 신호와 디스차지 드라이버 인에이블 신호(DE)를 입력으로 하는 낸드게이트(130)는 로우 레벨의 제어신호(EN)를 출력하게 된다.
출력된 로우 레벨의 제어신호(EN)는 보조 제어부(330)의 제 1 피모스 트랜지스터(P1)와 제 4 엔모스 트랜지스터(N4)의 게이트로 입력되어 제 1 피모스 트랜지스터(P1)를 턴-온 시키고 제 4 엔모스 트랜지스터(N4)를 턴-오프 시킨다. 제 1 피모스 트랜지스터(P1)가 턴-온 되고 제 4 엔모스 트랜지스터(N4)가 턴-오프 됨으로써, 비교기(200)에서 출력되는 감지신호(DET)를 제3 엔모스 트랜지스터(N3)의 게이 트로 입력되게 하여 제 2 디스차지 드라이버(340)를 이루는 제 3 엔모스 트랜지스터(N3)가 디스차지 기능을 수행할 수 있도록 한다.
디스차지 드라이버 인에이블 신호(DE)에 의해 비교기(200)가 구동되면 기준전압(Vref)과 분배전압(Vfeed)의 레벨을 비교하게 된다. 분배전압(Vfeed)의 레벨이 기준전압(Vref)의 레벨보다 높은 경우에는 비교기(200)로부터 하이 레벨의 감지신호(DET)가 출력되고, 제 1 디스차지 드라이버(320)를 이루는 제 2 엔모스 트랜지스터(N2)의 게이트로 입력되어 제 2 엔모스 트랜지스터(N2)를 턴-온 시켜 코어전압 노드(A)와 접지전압 단을 연결해주어 코어전압(Vcore)을 디스차지 한다. 또 상기 비교기(200)에서 출력된 하이 레벨의 감지신호(DET)는 제 2 디스차지 드라이버(340)를 이루는 제 3 엔모스 트랜지스터(N3)의 게이트로 입력되어 제 3 엔모스 트랜지스터(N3)를 턴-온 시키고, 제 2 엔모스 트랜지스터(N2)와 마찬가지로 코어전압 노드(A)와 접지전압 단을 연결해주어 코어전압(Vcore)을 디스차지 한다.
피드백 된 분배전압(Vfeed)이 기준전압(Vref)보다 낮은 레벨일 경우에는 비교기(200)로부터 로우 레벨의 감지신호(DET)가 출력되고, 로우 레벨의 감지신호(DET)는 제 2 엔모스 트랜지스터(N2)와 제 3 엔모스 트랜지스터(N3)를 턴-오프 시켜 멀티 디스차지부(300)가 구동하지 않도록 하여 코어전압(Vcore)의 레벨을 유지하도록 한다.
따라서 본 발명은 16비트 입출력 모드(X16) 또는 리프레쉬 동작의 경우에는 멀티 디스차지부(300)의 제 1 디스차지 드라이버(320)에 해당하는 제 2 엔모스 트랜지스터(N2)와 제 2 디스차지 드라이버(340)에 해당하는 제 3 엔모스 트랜지스 터(N3) 두 개 모두를 턴-온 시켜 코어전압(Vcore)의 레벨을 낮추고, 4비트 입출력 모드(X4) 또는 8비트 입출력 모드(X8) 모드의 경우에는 제 2 엔모스 트랜지스터(N2)만 턴-온 시켜 멀티 디스차지부(300)의 기능을 축소하여 구동할 수 있도록 하는 디스차지 회로에 관한 것으로 이해할 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 코어전압 디스차지 회로,
도 2는 본 발명에 따른 디스차지 회로의 블록도,
도 3은 본 발명의 실시예에 따른 코어전압 멀티 디스차지 회로의 회로도.
<도면의 주요부분에 대한 부호의 설명>
100: 신호 조합부
200: 비교기
300: 멀티 디스차지부
400: 전압 분배부
500: 제어부

Claims (17)

  1. 데이터 입출력 모드신호와 리프레쉬 동작신호를 입력 받아 상기 신호들을 조합하는 신호 조합부;
    코어전압을 분배하여 분배전압을 출력하는 전압 분배부;
    상기 분배전압과 기준전압의 레벨을 비교하여 감지신호를 출력하는 비교기; 및
    복수개의 디스차지 드라이버를 구비하고, 상기 감지신호 및 상기 신호 조합부의 출력에 응답하여 상기 코어전압을 디스차지 하는 멀티 디스차지부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  2. 제 1 항에 있어서,
    상기 멀티 디스차지부는, 상기 코어전압을 디스차지하는 제 1 디스차지 드라이버와 제 2 디스차지 드라이버;
    상기 제 1 디스차지 드라이버에 상기 감지신호 인가여부를 결정하는 주 제어부; 및
    상기 신호 조합부의 출력에 응답하여 상기 제 2 디스차지 드라이버에 상기 감지신호 인가여부를 결정하는 보조 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  3. 제 2 항에 있어서,
    상기 제 1 디스차지 드라이버는 상기 감지신호를 게이트 입력으로 하고 소스 단이 접지전압 단에 연결되며 드레인 단에 상기 코어전압이 인가되는 제 1 엔모스 트랜지스터로 구성되고,
    상기 보조 제어부는 상기 신호 조합부의 출력을 게이트 입력으로 하고 소스 단이 접지전압 단에 연결되는 제 2 엔모스 트랜지스터;
    상기 신호 조합부의 출력을 게이트 입력으로 하고 소스 단과 드레인 단 중 어느 한쪽 단으로 상기 감지신호를 인가 받으며 다른 한쪽 단이 상기 제 2 엔모스 트랜지스터의 드레인 단과 연결되는 제 1 피모스 트랜지스터; 로 구성되며,
    상기 제 2 디스차지 드라이버는 게이트 단이 상기 제 1 피모스 트랜지스터(P1)의 상기 다른 한쪽 단과 연결되고 소스 단이 접지전압 단과 연결되며 드레인 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 3 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  4. 제 1 항에 있어서,
    상기 멀티 디스차지부는, 상기 감지신호 및 상기 신호 조합부의 출력에 응답하여 상기 코어전압을 디스차지 하는 상기 디스차지 드라이버의 수를 조절하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  5. 제 1 항에 있어서,
    상기 멀티 디스차지부, 상기 신호 조합부 및 상기 비교기에 디스차지 드라이버 인에이블 신호가 입력되는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  6. 제 2 항에 있어서,
    상기 데이터 입출력 모드신호가 16비트 입출력 모드신호일 경우 상기 신호 조합부의 출력은 인에이블 되고, 상기 보조 제어부는 상기 감지신호가 상기 제 2 디스차지 드라이버에 인가 되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  7. 제 2 항에 있어서,
    상기 리프레쉬 동작신호가 인에이블 되면 상기 신호 조합부의 출력은 인에이블 되고, 상기 보조 제어부는 상기 감지신호가 제 2 디스차지 드라이버에 인가되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  8. 데이터 입출력 모드신호와 리프레쉬 동작신호를 입력 받아 상기 신호들을 조합하는 신호 조합부;
    코어전압을 분배하여 분배전압을 출력하는 전압 분배부;
    상기 분배 전압과 기준전압의 레벨을 비교하여 감지신호를 출력하는 비교기;
    상기 감지신호에 응답하여 상기 코어전압을 디스차지 하는 제 1 디스차지 드 라이버;
    상기 감지신호에 응답하여 상기 코어전압을 디스차지 하는 제 2 디스차지 드라이버; 및
    상기 신호 조합부의 출력에 응답하여 상기 제 2 디스차지 드라이버에 상기 감지신호의 인가 여부를 결정하는 보조 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  9. 제 8 항에 있어서,
    디스차지 드라이버 인에이블 신호에 응답하여 상기 제 1 디스차지 드라이버에 상기 감지신호 인가 여부를 결정하는 주 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  10. 제 9 항에 있어서,
    상기 신호 조합부 및 상기 비교기에 상기 디스차지 드라이버 인에이블 신호가 입력되는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  11. 제 8 항에 있어서,
    상기 데이터 입출력 모드신호가 16비트 입출력 모드신호일 때 또는 상기 리프레쉬 동작신호가 인에이블 될 때는 상기 신호 조합부의 출력이 인에이블 되고, 상기 보조 제어부는 상기 감지신호를 상기 제 2 디스차지 드라이버에 인가되도록 하여 상기 제 1 및 제 2 디스차지 드라이버가 디스차지 기능을 수행할 수 있도록 하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  12. 제 8 항에 있어서,
    상기 데이터 입출력 모드신호가 4비트 입출력 모드신호 또는 8비트 입출력 모드신호일 때와 상기 리프레쉬 동작신호가 디스에이블 될 때는 상기 신호 조합부의 출력이 디스에이블 되고, 상기 보조 제어부는 상기 감지 신호가 상기 제 2 디스차지 드라이버에 인가되지 않도록 하여 상기 제 1 디스차지 드라이버만 디스차지 기능을 수행할 수 있도록 하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  13. 코어전압을 분배하여 분배전압을 생성하는 전압 분배부;
    상기 분배전압과 기준전압의 레벨을 비교하여 감지신호를 출력하는 비교기;
    상기 감지신호에 응답하여 상기 코어전압을 디스차지 하는 제 1 디스차지 드라이버;
    상기 감지신호에 응답하여 상기 코어전압을 디스차지 하는 제 2 디스차지 드라이버; 및
    상기 감지신호를 입력 받고, 데이터 입출력 모드신호 및 리프레쉬 동작신호에 응답하여 상기 제 2 디스차지 드라이버에 상기 감지신호의 인가여부를 결정하는 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  14. 제 13 항에 있어서,
    디스차지 드라이버 인에이블 신호에 응답하여 상기 제 1 디스차지 드라이버와 상기 제어부에 상기 감지신호 인가여부를 결정하는 제 2 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  15. 제 14 항에 있어서,
    상기 제어부 및 상기 비교기에 상기 디스차지 드라이버 인에이블 신호가 입력되는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  16. 제 13 항에 있어서,
    상기 데이터 입출력 모드신호가 16비트 입출력 모드신호일 때 또는 상기 리프레쉬 동작신호가 인에이블 될 때는, 상기 제어부는 상기 감지신호를 상기 제 2 디스차지 드라이버에 인가하여 상기 제 1 및 제 2 디스차지 드라이버가 디스차지 기능을 수행할 수 있도록 하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
  17. 제 13 항에 있어서,
    상기 데이터 입출력 모드신호가 4비트 입출력 모드신호 또는 8비트 입출력 모드신호일 때와 상기 리프레쉬 동작신호가 디스에이블 될 때는, 상기 제어부는 상기 감지 신호가 상기 제 2 디스차지 드라이버에 인가되지 않도록 하여 상기 제 1 디스차지 드라이버만 디스차지 기능을 수행할 수 있도록 하는 것을 특징으로 하는 반도체 메모리 장치의 디스차지 회로.
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