KR20090022107A - 코아전압 릴리즈 드라이버 - Google Patents

코아전압 릴리즈 드라이버 Download PDF

Info

Publication number
KR20090022107A
KR20090022107A KR1020070087173A KR20070087173A KR20090022107A KR 20090022107 A KR20090022107 A KR 20090022107A KR 1020070087173 A KR1020070087173 A KR 1020070087173A KR 20070087173 A KR20070087173 A KR 20070087173A KR 20090022107 A KR20090022107 A KR 20090022107A
Authority
KR
South Korea
Prior art keywords
voltage
external power
power supply
core voltage
circuit
Prior art date
Application number
KR1020070087173A
Other languages
English (en)
Other versions
KR100889324B1 (ko
Inventor
윤순혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070087173A priority Critical patent/KR100889324B1/ko
Publication of KR20090022107A publication Critical patent/KR20090022107A/ko
Application granted granted Critical
Publication of KR100889324B1 publication Critical patent/KR100889324B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 입력되는 외부 전원전압의 크기에 연동하여 코아전압의 디스차지 양을 조절하여, 코아전압을 안정적으로 제어할 수 있는 코아전압 릴리즈 드라이버에 관한 것이다. 본 발명에 따른 코아전압 릴리즈 드라이버는, 외부 전원전압 레벨을 감지하고, 그 레벨에 따라서 코아전압의 디스차징 정도를 제어해주는 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 로우레벨의 외부 전원전압에서는 코아전압의 드롭(Drop) 유발을 방지하고, 또한 하이레벨의 외부 전원전압에서는 코아전압의 상승을 방지해서 안정적인 코아전압이 발생될 수 있도록 제어하는 것이 가능하게 되는 효과를 얻게 된다.
Figure P1020070087173
코아전압, 디스차징, 외부 전원전압

Description

코아전압 릴리즈 드라이버{VCORE release driver}
본 발명은 반도체 메모리장치의 설계에 관한 것으로, 더욱 상세하게는 코아전압 레벨의 과도한 상승을 막기 위한 코아전압 릴리즈 드라이버에 관한 것이다.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인( Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없다.
한편, 반도체 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코아전압(Vcore)을 사용하고 있다. 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
이와 같이 디램(DRAM)에서 셀에 데이터를 저장하기 위해서는 감지증폭기의 동작에 의해서 비트 라인 또는 반전 비트 라인에 데이터를 가해서 셀의 캐패시터를 차징(charging)하는 레벨을 코아전압 레벨로 정의한다. 그리고 상기 코아전압 레벨을 만들어내는 내부 드라이버를 코아전압 드라이버라 한다. 그런데 디램의 동작이 점점 고속화되어감에 따라 셀의 빠른 작동이 가능해져야 하는데, 셀의 코아전압 레벨도 동작이 점점 고속화됨에 따라 빠른 차징 능력을 필요로 하게 되었다. 따라서 코아전압 레벨을 감지증폭기가 동작하는 전류피크에 맞추어서 코아전압 레벨을 더 높은 전위인 외부 공급전원(VDD) 레벨과 단락하는 오버드라이빙 방법을 사용하게 된다. 또 이 코아전압 레벨이 오버드라이빙에 의해서 높아지는 일을 막기 위해 코아전압 레벨을 디스차지(Discharge)하는 릴리즈(Release) 드라이버를 사용하게 된다.
그러나 종래 코아전압 제어회로에 이용된 릴리즈 드라이버는, 항상 일정한 양을 디스차지해주도록 설계되고 있다. 즉, 종래의 코아전압 제어회로에 이용된 릴리즈 드라이버는, 코아전압 레벨을 분압하여 만들어진 하프 코아전압과 기준전압 을 비교하고, 하프 코아전압이 기준전압보다 높은 경우에서는 코아전압의 디스차징이 이루어지도록 제어하고, 하프 코아전압이 기준전압보다 낮은 경우에서는 코아전압의 디스차징을 중단시키는 제어를 수행하고 있다.
그렇기 때문에 종래의 코아전압 릴리즈 드라이버는, 외부 전원전압(VDD)와 연동되지 않고 항상 일정한 양을 디스차징해주고 있기 때문에, 외부 전원전압의 변화에 따른 코아전압 레벨의 편차를 발생시키는 문제점이 있었다. 다시 말해서, 로우 레벨의 외부 전원전압에서는 정상상태의 코아전압의 디스차지 양(제품 설계시 실험치에 의해서 결정된 정상전원 입력시 코아전압의 디스차지 양)과 비교하여 디스차지 양이 크게 되어 코아전압 레벨의 드롭(Drop)을 불러오게 되고, 반대로 하이 레벨의 외부 전원전압에서는 정상상태의 코어전압의 디스차지 양과 비교하여 디스차지 양이 작게 되어 코아전압 레벨의 목표치보다 높아지는 문제점이 야기되었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 입력되는 외부 전원전압의 크기에 연동하여 코아전압의 디스차지 양을 조절하여, 코아전압을 안정적으로 제어할 수 있는 코아전압 릴리즈 드라이버를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 코아전압 릴리즈 드라이버는, 코아전압을 피드백하여 하프 코아전압을 발생하는 전압발생수단; 상기 전압발생수단의 출력값을 기준값과 차동 비교하는 비교수단; 그리고 코아전압 레벨이 하프 코아전압 레벨보다 높은 상태에서, 외부 전원전압의 레벨을 검출하고, 검출된 레벨에 따라서 코아전압의 디스차징 정도를 제어하는 코아전압 디스차징수단을 포함하는 것을 특징으로 한다.
본 발명의 상기 코아전압 디스차징수단은, 하이레벨의 외부 전원전압이 인가될 때 코아전압의 디스차징 정도를 크게 해주고, 로우레벨의 외부 전원전압이 인가될 때 코아전압의 디스차징 정도를 작게 해주는 것을 특징으로 한다.
본 발명의 상기 코아전압 디스차징수단은, 하이레벨 외부 전원전압을 검출하기 위한 하이레벨 외부 전원전압 검출회로; 로우레벨 외부 전원전압을 검출하기 위한 로우레벨 외부 전원전압 검출회로; 상기 하이레벨 외부 전원전압 검출회로와 로우레벨 외부 전원전압 검출회로의 출력값에 기초해서 코아전압의 디스차징을 위한 스위치를 제어하는 디스차징회로를 포함하는 것을 특징으로 한다.
본 발명의 상기 하이레벨 외부 전원전압 검출회로는, 외부 전원전압을 제 1 저항비에 의해서 분압하는 분압회로; 상기 분압회로에서 분압된 전압값과 기준전압을 차동 비교하는 비교회로; 상기 비교회로의 출력값에 기초해서 제 1 출력과 제 2 출력을 발생하는 인버터회로를 포함하는 것을 특징으로 한다.
본 발명의 상기 로우레벨 외부 전원전압 검출회로는, 외부 전원전압을 제 2 저항비에 의해서 분압하는 분압회로; 상기 분압회로에서 분압된 전압값과 기준전압을 차동 비교하는 비교회로; 상기 비교회로의 출력값에 기초해서 제 3 출력과 제 4 출력을 발생하는 인버터회로를 포함하는 것을 특징으로 한다.
본 발명의 상기 코아전압 디스차징수단은, 상기 하이레벨 외부 전원전압 검출회로와 로우레벨 외부 전원전압 검출회로의 출력값을 조합하여 상기 디스차징회로의 스위치 선택신호를 출력하는 디코딩회로를 더 포함하는 것을 특징으로 한다.
본 발명의 상기 디코딩회로는, 상기 외부 전원전압 검출회로의 제 1 출력 내지 제 4 출력의 조합에 의해서 동작되는 세개의 낸드게이트; 상기 낸드게이트의 출력에 의해서 동작되는 세개의 노아게이트로 구성되는 것을 특징으로 한다.
본 발명의 상기 노아게이트의 또 하나의 입력은, 상기 비교수단의 출력신호를 인버팅한 신호가 되고, 상기 비교수단의 출력신호는, 코아전압 레벨이 하프 코아전압 레벨보다 높은 상태에서 하이신호가 되고, 코아전압 레벨이 하프 코아전압 레벨보다 낮은 상태에서 로우신호가 되는 것을 특징으로 한다.
본 발명의 상기 제 1 저항비는, 제 2 저항비보다 높게 설정되는 것을 특징으 로 한다.
본 발명의 상기 디스차징회로는, 검출된 전압레벨에 따라서 스위칭되어, 코아전압을 디스차징 제어하는 다수개의 NMOS형 스위치로 구성되고, 상기 스위치의 턴-온 특성은, 외부 전원전압이 클수록 높게 설정되는 것을 특징으로 한다.
본 발명은 코아전압의 디스차징을 제어하기 위한 인에이블신호를 발생하는 릴리즈 인에이블 제어수단을 더 포함하고, 상기 릴리즈 인에이블 제어수단에서 인에이블신호가 발생되는 동안 상기 비교수단 및 상기 코아전압 디스차징수단의 동작이 이루어지는 것을 특징으로 한다.
위에서 설명한 바와 같이 본 발명에 따른 코아전압 릴리즈 드라이버는, 외부 전원전압 레벨을 감지하고, 그 레벨에 따라서 코아전압의 디스차징 정도를 제어해주는 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 로우레벨의 외부 전원전압에서는 코아전압의 드롭(Drop) 유발을 방지하고, 또한 하이레벨의 외부 전원전압에서는 코아전압의 상승을 방지해서 안정적인 코아전압이 발생될 수 있도록 제어하는 것이 가능하게 되는 효과를 얻게 된다.
이하 첨부한 도면을 참조하여 본 발명의 일 실시예에 따른 코아전압 릴리즈 드라이버에 대해서 상세하게 살펴보기로 한다.
도 1은 본 발명에 따른 코아전압 릴리즈 드라이버의 블록도를 도시하고 있 다.
도시하고 있는 바와 같이, 본 발명에 따른 코아전압 릴리즈 드라이버는, 오버드라이브(Overdrive) 펄스를 입력하고, 일정시간(약 20ns) 동안 코아전압 릴리즈 드라이버의 인에이블 제어를 위한 인에이블신호를 발생하는 릴리즈 인에이블 제어부(1), 코아전압(VCORE)을 감시하기 위하여 코아전압 레벨을 분할하여 하프 코아전압을 만들어내는 하프 코아전압 발생부(7), 상기 릴리즈 인에이블 제어부(1)에서 인에이블신호를 발생하는 동안 기준전압과 상기 하프 코아전압 발생부(7)에서 발생한 하프 코아전압(Half_VCORE)을 비교하는 비교부(5), 상기 비교부(5)의 비교결과에 기초하여 하프 코아전압이 기준전압보다 높을 때 코아전압의 디스차징을 제어하고, 하프 코아전압이 기준전압보다 낮아지면 코아전압의 디스차징을 중단시키는 코아전압 디스차징부(3)를 포함하여 구성된다.
특히, 본 발명의 코아전압 디스차징부(3)는, 하이레벨의 외부 전원전압 또는 로우레벨의 외부 전원전압을 검출하는 외부 전원전압 레벨 검출회로(10,15), 상기 외부 전원전압 레벨 검출회로에서 검출된 외부 전원전압 레벨 값에 기초해서 선택신호를 만들어내는 디코딩회로(20), 상기 디코딩회로의 출력에 따라서 코아전압의 디스차징을 제어하거나 중단시키는 디스차징회로(25)로 구성되어진다.
도 2는 본 발명에 따른 코아전압 릴리즈 드라이버에서 코아전압 디스차징부의 상세 회로도를 도시하고 있다.
외부 전원전압 레벨을 검출하는 외부 전원전압 레벨 검출회로(10,15)는, 하이레벨의 외부 전원전압을 검출하는 레벨 검출회로(10)와, 로우레벨의 외부 전원전압을 검출하는 레벨 검출회로(15)로 구성되어진다.
상기 하이레벨 외부 전원전압 검출회로(10)는, 외부에서 입력되는 외부 전원전압(VDD)과 접지전원(VSS) 사이에 직렬 연결된 두개의 저항(R1,R2)에 의해서 입력되는 외부 전원전압(VDD)을 분압하는 분압회로를 포함한다. 상기 분압회로를 구성하는 저항비는 1:0.7 정도로 구성하고, 외부 전원전압이 약 1.7볼트일 경우, 상기 분압회로에 의해서 분압된 값은 약 0.7볼트가 되도록 한다.
그리고 상기 하이레벨 외부 전원전압 검출회로(10)는, 상기 분압회로의 분압값에 의해서 턴-온 특성이 결정되어지는 NMOS 트랜지스터(MN1), 기준전압(0.7볼트)(VREFP)을 게이트단자로 입력하여 상기 트랜지스터(MN1)와 차동 비교하는 NMOS 트랜지스터(MN2), 상기 두개의 트랜지스터(MN1,MN2)에 의해 구성된 차동 비교기의 전류원인 NMOS 트랜지스터(MN3), 상기 트랜지스터(MN1)의 드레인단자에 연결되는 노드(a)에 직렬 연결된 PMOS 트랜지스터(MP1), 상기 트랜지스터(MN2)의 드레인단자에 연결되는 노드(b)에 직렬 연결된 PMOS 트랜지스터(MP2)를 포함한다. 상기 두개의 PMOS 트랜지스터(MP1,MP2)의 게이트단자는 연결되고, 그리고 노드(a)에도 연결되어지며, 두개의 트랜지스터(MP1,MP2)의 소스단자는 외부 전원전압(VDD)에 연결되어진다. 그리고 상기 하이레벨 외부 전원전압 검출회로(10)는, 상기 차동 비교값을 출력하는 노드(b)에 두개의 인버터(IV1,IV2)를 직렬 연결하여 구성되어진다. 상기 두개의 인버터(IV1,IV2) 사이에는 노드(B)가 위치하고, 상기 인버터(IV2)의 출력단자는 노드(A)에 연결된다.
상기 로우레벨 외부 전원전압 검출회로(15)는, 외부에서 입력되는 외부 전원전압(VDD)과 접지전원(VSS) 사이에 직렬 연결된 두개의 저항(R3,R4)에 의해서 입력되는 외부 전원전압(VDD)을 분압하는 분압회로를 포함한다. 상기 분압회로를 구성하는 저항비는 0.8:0.5 정도로 구성하고, 외부 전원전압이 약 1.5볼트 이상일 경우, 상기 분압회로에 의해서 분압된 값은 약 0.7볼트가 되도록 한다.
그리고 상기 로우레벨 외부 전원전압 검출회로(15)는, 상기 분압회로의 분압값에 의해서 턴-온 특성이 결정되어지는 NMOS 트랜지스터(MN4), 기준전압(0.7볼트)(VREFP)을 게이트단자로 입력하여 상기 트랜지스터(MN4)와 차동 비교하는 NMOS 트랜지스터(MN5), 상기 두개의 트랜지스터(MN4,MN5)에 의해 구성된 차동 비교기의 전류원인 NMOS 트랜지스터(MN6), 상기 트랜지스터(MN4)의 드레인단자에 연결되는 노드(c)에 직렬 연결된 PMOS 트랜지스터(MP3), 상기 트랜지스터(MN5)의 드레인단자에 연결되는 노드(d)에 직렬 연결된 PMOS 트랜지스터(MP4)를 포함한다. 상기 두개의 PMOS 트랜지스터(MP3,MP4)의 게이트단자는 연결되고, 그리고 노드(c)에도 연결되어지며, 두개의 트랜지스터(MP3,MP4)의 소스단자는 외부 전원전압(VDD)에 연결되어진다. 그리고 상기 로우레벨 외부 전원전압 검출회로(15)는, 상기 차동 비교값을 출력하는 노드(d)에 두개의 인버터(IV3,IV4)를 직렬 연결하여 구성되어진다. 상기 두개의 인버터(IV3,IV4) 사이에는 노드(C)가 위치하고, 상기 인버터(IV4)의 출력단자는 노드(D)에 연결된다.
즉, 외부 전원전압 레벨 검출회로(10,15)는, 저항비에 의해서 결정되는 저항 값에 의해서 외부 입력전원을 분압하고, 그 분압된 전압에 의해서 턴-온 되는 스위치의 동작상태에 따라서 출력이 결정되도록 구성되고 있다. 따라서 실시예에서는 두개의 레벨 검출회로를 도시하고 있으나, 이에 한정되는 것은 아니다. 즉, 저항비를 더 세분화하여 외부 입력전원을 분압하도록 구성하는 것이 가능하다.
상기 디코딩회로(20)는, 상기 외부 전원전압 레벨 검출회로에서 검출된 외부 전원전압 레벨 값에 기초해서 선택신호를 만들어낸다. 상기 디코딩회로(20)는 일 실시예로 세개의 낸드게이트(ND1~ND3)아 세개의 노아게이터(NOR1~NOR3)로 구성된다.
즉, 노드(A)의 출력신호를 제 1 입력으로 하고, 노드(D)의 출력신호를 제 2 입력으로 하는 제 1 낸드게이트(ND1), 노드(B)의 출력신호를 제 1 입력으로 하고, 노드(D)의 출력신호를 제 2 입력으로 하는 제 2 낸드게이트(ND2), 노드(B)의 출력신호를 제 1 입력으로 하고, 노드(C)의 출력신호를 제 2 입력으로 하는 제 3 낸드게이트(ND3)를 포함한다. 또한, 상기 제 1 낸드게이트(ND1)의 출력신호를 제 1 입력으로 하는 제 1 노아게이트(NOR1), 상기 제 2 낸드게이트(ND2)의 출력신호를 제 1 입력으로 하는 제 2 노아게이트(NOR2), 상기 제 3 낸드게이트(ND3)의 출력신호를 제 1 입력으로 하는 제 3 노아게이트(NOR3)를 포함하며, 상기 세개의 노아게이터(NOR1~NOR3)의 제 2 입력은, 코아전압 릴리즈 드라이버에 구성되는 비교부(5)의 출력신호에 기초한 값이 인가되어지는 노드(E)의 출력신호를 입력하고 있다.
즉, 상기 디코딩회로(20)는, 외부 전원전압이 1.7볼트보다 높을 때, 낸드게 이트(ND1)와 노아게이터(NOR1)로 연결되는 제 1 신호출력부로부터 후술되는 코아전압 디스차징을 위한 트랜지스터의 선택신호가 출력되어진다. 또한 외부 전원전압이 1.5볼트와 1.7볼트 사이일 때, 낸드게이트(ND2)와 노아게이터(NOR2)로 연결되는 제 2 신호출력부로부터 후술되는 코아전압 디스차징을 위한 트랜지스터의 선택신호가 출력되어진다. 그리고 외부 전원전압이 1.5볼트보다 작을 때, 낸드게이트(ND3)와 노아게이터(NOR3)로 연결되는 제 3 신호출력부로부터 후술되는 코아전압 디스차징을 위한 트랜지스터의 선택신호가 출력되어진다.
상기 디스차징회로(25)는, 상기 디코딩회로(20)의 출력에 따라서 코아전압의 디스차징을 제어하거나 중단시키는 제어를 수행한다. 즉, 노아게이트(NOR1)의 출력신호에 의해서 턴-온 동작되어 코아전압의 디스차징을 제어하거나 또는 턴-오프 동작되어 코아전압의 디스차징 제어가 차단되는 NMOS 트랜지스터(MN10), 노아게이트(NOR2)의 출력신호에 의해서 턴-온 동작되어 코아전압의 디스차징을 제어하거나 또는 턴-오프 동작되어 코아전압의 디스차징 제어가 차단되는 NMOS 트랜지스터(MN9), 노아게이트(NOR3)의 출력신호에 의해서 턴-온 동작되어 코아전압의 디스차징을 제어하거나 또는 턴-오프 동작되어 코아전압의 디스차징 제어가 차단되는 NMOS 트랜지스터(MN8)를 포함하여 구성된다. 상기 NMOS 트랜지스터(MN10,MN9,MN8)는, 코아전압과 접지전원(VSS) 사이에 병렬 연결되어진다.
즉, 상기 디스차징회로(25)는, 상기 디코딩회로(20)에서 하이신호를 출력하는 신호출력부의 신호를 제공받은 임의의 NMOS 트랜지스터가 턴-온되면서 코아전압 의 디스차징 제어가 이루어진다.
이러한 구성들 외에도 본 발명의 코아전압 릴리즈 드라이버에 구성되는 코아전압 충전부(3)는, 비교부(5)에서 출력되는 신호(ONBO)를 인버팅하는 인버터(IV5)를 더 포함하고, 상기 인버터(IV5)에서 인버팅된 신호는 노드(E)를 통해서 상기 디코딩회로(20)의 세개의 노아게이트(NOR1~NOR3)의 제 2 입력으로 인가되어진다. 또한 릴리즈 인에이블 제어부(1)에서 출력되는 로우레벨상태의 인에이블신호(enable)에 의해서 턴-오프되는 NMOS 트랜지스터(MN7)를 더 포함하고, 상기 트랜지스터(MN7)의 턴-오프 동작시에 코아전압 디스차징부(3)의 동작 제어가 이루어지도록 구성되고 있다.
상기와 같이 구성되어지는 본 발명에 따른 코아전압 릴리즈 드라이버는, 외부 전원전압 레벨에 따라서 코아전압의 디스차징 제어를 조절하므로서 외부 전원전압의 레벨차에도 코아전압 레벨을 안정하게 제어하도록 동작되는데, 그 동작과정을 이하에서 자세하게 살펴보기로 한다.
우선, 본 발명의 반도체 메모리장치는 워드라인이 액티브(Active)되면 일정시간 경과후에 오버드라이브를 수행하게 된다. 그리고 오버드라이빙이 끝난 후, 본 발명의 코아전압 릴리즈 드라이브의 제어가 이루어진다. 즉, 오버드라이빙이 끝난 후, 릴리즈 인에이블 제어부(1)는, 약 20ns를 유지하는 펄스신호를 만들어내고, 이때의 펄스신호가 코아전압 릴리즈 드라이브를 활성상태로 만드는 신호가 된다.
상기 릴리즈 인에이블 제어부(1)에서 인에이블신호를 출력하는 동안, 하프 코아전압 발생부(7)는, 코아전압을 분압하여 코아전압 레벨 감시를 위한 하프 코아전압을 발생한다.
그리고 상기 릴리즈 인에이블 제어부(1)에서 인에이블신호를 출력하는 동안, 비교부(5)는, 상기 하프코아전압 발생부(7)에서 발생된 하프 코아전압(1.3V)과 기준전압(0.65V)을 차동 비교하여, 비교치(ONBO)를 출력한다. 이때 비교부(5)는 코아전압이 하프코아전압보다 높아질 경우, 하이레벨의 신호를 출력하여 코아전압 디스차징부(3)에서 코아전압의 디스차징이 이루어지도록 제어한다. 반대로 상기 코아전압 디스차징부(3)의 디스차징 제어에 의해서 코아전압이 하프 코아전압보다 낮아지면, 상기 비교부(5)는 로우레벨의 신호를 출력하여 코아전압 디스차징부(3)의 코아전압 디스차징 동작을 차단시킨다.
다음은 상기 비교부(5)의 출력신호(ONBO)가 하이신호를 출력하고, 릴리즈 인에이블 제어부(1)에서 인에이블신호를 출력하는 동안 코아전압 디스차징부(3)의 동작과정을 살펴본다.
우선 상기 비교부(5)의 출력신호(ONBO)에서 출력되는 하이신호는 인버터(IV5)에서 인버팅되어 로우신호로 천이되고, 따라서 노드(E)에는 로우신호가 인가되는 상태가 된다. 상기 노드(E)에 인가된 로우신호는 디코딩회로(20)의 세개의 노아게이트(NOR1~NOR3)의 제 2 입력으로 인가되어지나 상기 노아게이트의 출력신호 결정에 아무런 영향을 주지 않게 된다. 따라서 노아게이트들은 제 1 입력에 기초 해서 출력신호를 결정하는 상태가 된다.
또한 릴리즈 인에이블 제어부(1)에서 인가되는 로우레벨의 인에이블신호는 NMOS 트랜지스터(MN7)의 게이트단자에 인가되어진다. 이때 트랜지스터(MN7)는 턴-오프 상태가 되고, 따라서 상기 트랜지스터(MN7)의 드레인단자에 연결되고 있는 노드(E)의 신호에 영향을 주지 않는 상태가 된다.
한편, 외부 전원전압이 1.7V 이상의 전압이 인가되는 경우에, 저항(R1,R2)에 의해서 분압된 전압(0.7V)이 트랜지스터(MN1)를 턴-온시킨다(여기서 전류원(MN3)은 레벨 검출회로의 동작시 턴온 된 상태를 유지한다). 상기 트랜지스터(MN1)의 턴-온 동작으로 노드(a)의 전위가 점차 낮아지고, 이와 연계되어 트랜지스터(MP1,MP2)의 게이트 전위도 낮아진다. 따라서 노드(b)의 전위는 높아지는 상태가 된다. 이 신호가 인버터(IV1)에서 인버팅되어 노드(B)에는 로우신호가 인가되고, 다시 인버터(IV2)에서 인버팅되어 노드(A)에는 하이신호가 인가된다.
즉, 하이레벨 외부전원전압 검출회로(10)에서 노드(A)의 출력은 하이신호, 그리고 노드(B)의 출력은 로우신호를 갖게 된다. 그리고 상기 동작과 마찬가지 형태로 로우레벨 외부전원전압 검출회로(15)에서 노드(D)의 출력은 하이신호, 그리고 노드(C)의 출력은 로우신호를 갖게 된다.
디코딩회로(20)는, 상기 노드(A~D)의 신호를 이용하여 낸드게이트(ND1~ND3)의 출력을 결정한다. 즉, 하이신호의 노드(A)와 노드(D)의 출력을 입력으로 하는 낸드게이트(ND1)의 출력은 로우신호가 되어지나, 로우신호의 노드(B)와 노드(C)의 출력을 하나의 입력으로 갖고 있는 낸드게이트(ND2,ND3)의 출력은 하이신호가 되어진다.
따라서 낸드게이트(ND1)의 로우출력을 제 1 입력으로 하고, 상기에서 설명한 바와 같이 로우상태의 노드(E)의 신호를 제2 입력으로 하는 노아게이트(NOR1)는 하이신호를 출력한다. 이때 낸드게이트(ND2,N3)의 하이출력을 입력하는 노아게이트(NOR2,NOR3)는 로우신호를 출력한다.
디스차징회로(25)는, 상기 하이신호의 노아게이트(NOR1)의 출력에 의해서 NMOS 트랜지스터(MN10)를 턴-온 시킨다. 상기 트랜지스터(MN10)는 다른 트랜지스터(MN9,MN8)과 비교해서 상대적으로 큰 턴-온 특성을 가지고 있다. 따라서 외부 전원전압이 1.7볼트 이상의 하이레벨에서는 큰 턴-온 특성를 갖는 트랜지스터(MN10)를 동작시켜서 코아전압의 디스차징을 더 많이 수행하도록 한다.
다음, 외부 전원전압이 1.7V 보다 낮고 1.5볼트 이상의 전압이 인가되는 경우에, 저항(R1,R2)에 의해서 분압된 전압이 트랜지스터(MN1)의 턴-온 전압(0.7V)보다 낮아져서 트랜지스터를 턴-오프시킨다(여기서 전류원(MN3)은 레벨 검출회로의 동작시 턴온 된 상태를 유지한다). 상기 트랜지스터(MN1)의 턴-오프 동작으로 노드(a)의 전위가 높은 상태를 갖게 되고, 이와 연계되어 트랜지스터(MP1,MP2)의 게이트 전위도 높은 상태이다. 따라서 노드(b)의 전위는 낮은상태가 된다. 이 신호가 인버터(IV1)에서 인버팅되어 노드(B)에는 하이신호가 인가되고, 다시 인버터(IV2)에서 인버팅되어 노드(A)에는 로우신호가 인가된다.
즉, 하이레벨 외부전원전압 검출회로(10)에서 노드(A)의 출력은 로우신호, 그리고 노드(B)의 출력은 하이신호를 갖게 된다.
한편, 1.7V 보다 낮고 1.5볼트 이상의 전압은 로우레벨 외부전원전압 검출회로(15)에서 트랜지스터(MN4)를 턴-온 동작시킨다. 이 동작으로 노드(C)는 출력은 로우신호를 갖게 되고, 노드(D)는 하이신호를 갖게 된다.
디코딩회로(20)는, 상기 노드(A~D)의 신호를 이용하여 낸드게이트(ND1~ND3)의 출력을 결정한다. 즉, 하이신호의 노드(B)와 노드(D)의 출력을 입력으로 하는 낸드게이트(ND2)의 출력은 로우신호가 되어지나, 로우신호의 노드(A)와 노드(C)의 출력을 하나의 입력으로 갖고 있는 낸드게이트(ND1,ND3)의 출력은 하이신호가 되어진다.
따라서 낸드게이트(ND2)의 로우출력을 제 1 입력으로 하고, 상기에서 설명한 바와 같이 로우상태의 노드(E)의 신호를 제2 입력으로 하는 노아게이트(NOR2)는 하이신호를 출력한다. 이때 낸드게이트(ND1,N3)의 하이출력을 입력하는 노아게이트(NOR1,NOR3)는 로우신호를 출력한다.
디스차징회로(25)는, 상기 하이신호의 노아게이트(NOR2)의 출력에 의해서 NMOS 트랜지스터(MN9)를 턴-온 시킨다. 상기 트랜지스터(MN9)는 트랜지스터(MN9)와 비교해서 상대적으로 작은 큰 턴-온 특성, 그리고 트랜지스터(MN8)와 비교해서 상대적으로 큰 턴-온 특성을 가지고 있다. 따라서 외부 전원전압이 1.7볼트 보다 작고 1.5볼트 이상의 레벨에서는 중간 턴-온 특성를 갖는 트랜지스터(MN9)를 동작시켜서 코아전압의 디스차징을 제어하도록 한다.
마지막으로 외부 전원전압이 1.5V 이하의 전압이 인가되는 경우에, 하이레벨 외부 전원전압 검출회로(10)의 분압회로(R1,R2)와 로우레벨 외부 전원전압 검출회로(15)의 분압회로(R3,R4)에 의해서 분압된 전압은 트랜지스터(MN1,MN4)의 턴-온 전압보다 작은 상태를 갖는다. 따라서 트랜지스터(MN1,MN4)는 턴-오프 상태를 갖는다.
상기 트랜지스터(MN1,MN4)의 턴-오프 동작으로 노드(a,c)의 전위가 높은상태가 되고, 이와 연계되어 트랜지스터(MP1,MP2),(MP3,MP4)의 게이트 전위도 높아서 트랜지스터(M01,MP2)(MP3,MP4)를 턴-오프상태로 제어한다. 따라서 노드(b,d)의 전위는 낮은상태가 된다. 노드(b)의 신호가 인버터(IV1)에서 인버팅되어 노드(B)에는 하이신호가 인가되고, 다시 인버터(IV2)에서 인버팅되어 노드(A)에는 로우신호가 인가된다. 또한 노드(d) 신호가 인버터(IV3)에서 인버팅되어 노드(C)에는 하이신호가 인가되고, 다시 인버터(IV4)에서 인버팅되어 노드(D)에는 로우신호가 인가된다.
즉, 하이레벨 외부전원전압 검출회로(10)에서 노드(A)의 출력은 로우신호, 그리고 노드(B)의 출력은 하이신호를 갖게 된다. 그리고 로우레벨 외부전원전압 검출회로(15)에서 노드(D)의 출력은 로우신호, 그리고 노드(C)의 출력은 하이신호를 갖게 된다.
디코딩회로(20)는, 상기 노드(A~D)의 신호를 이용하여 낸드게이트(ND1~ND3)의 출력을 결정한다. 즉, 하이신호의 노드(B)와 노드(C)의 출력을 입력으로 하는 낸드게이트(ND3)의 출력은 로우신호가 되어지나, 로우신호의 노드(A)와 노드(D)의 출력을 하나의 입력으로 갖고 있는 낸드게이트(ND1,ND2)의 출력은 하이신호가 되어진다.
따라서 낸드게이트(ND3)의 로우출력을 제 1 입력으로 하고, 상기에서 설명한 바와 같이 로우상태의 노드(E)의 신호를 제2 입력으로 하는 노아게이트(NOR3)는 하이신호를 출력한다. 이때 낸드게이트(ND1,N2)의 하이출력을 입력하는 노아게이트(NOR1,NOR2)는 로우신호를 출력한다.
디스차징회로(25)는, 상기 하이신호의 노아게이트(NOR3)의 출력에 의해서 NMOS 트랜지스터(MN8)를 턴-온 시킨다. 상기 트랜지스터(MN8)는 다른 트랜지스터(MN10,MN9)과 비교해서 상대적으로 작은 턴-온 특성을 가지고 있다. 따라서 외부 전원전압이 1.5볼트 이하의 로우레벨에서는 작은 턴-온 특성를 갖는 트랜지스터(MN8)를 동작시켜서 코아전압의 디스차징을 제어한다.
그리고 반도체 메모리장치에서 오버드라이빙 동작이 이루어지기 전에는 상기 비교부(5)의 출력신호(ONBO)가 로우상태를 갖는다. 이 로우신호는, 인버터(IV5)에서 인버팅되어 하이신호로 천이되고, 따라서 노드(E)에는 하이신호가 인가되는 상태가 된다. 상기 노드(E)에 인가된 하이신호는 디코딩회로(20)의 세개의 노아게이트(NOR1~NOR3)의 제 2 입력으로 인가되어지고, 상기 노아게이트의 출력신호를 모두 로우레벨로 제어해버리게 된다. 이때의 신호에 의해서 디스차징회로(25)의 모든 트랜지스터는 오프 상태가 되어서 디스차징 동작을 차단한 상태가 된다. 상기 비교부의 출력에 기초한 코아전압 디스차징부의 출력 특성을 도 3에 도시하고 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 외부 전원전압의 변화에 대응하여 코아전압의 디스차징 정도를 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명에 따른 코아전압 릴리즈 드라이버의 블록 구성도.
도 2는 본 발명에 따른 코아전압 디스차징부의 상세 회로도.
도 3은 본 발명에 따른 동작 특성표.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 릴리즈 인에이블 제어부 3 : 코아전압 디스차징부
5 : 비교부 7 : 하프 코아전압 발생부
10,20 : 외부 전원전압 레벨 검출회로 20 : 디코딩회로
25 : 디스차징회로
MN1~MN10 : NMOS 트랜지스터 MP1~MP4 : PMOS 트랜지스터
IV1~IV5 : 인버터 ND1~ND3 : 낸드게이트
NOR1~NOR3 : 노아게이트

Claims (11)

  1. 코아전압을 피드백하여 하프 코아전압을 발생하는 전압발생수단;
    상기 전압발생수단의 출력값을 기준값과 차동 비교하는 비교수단; 그리고
    코아전압 레벨이 하프 코아전압 레벨보다 높은 상태에서, 외부 전원전압의 레벨을 검출하고, 검출된 레벨에 따라서 코아전압의 디스차징 정도를 제어하는 코아전압 디스차징수단을 포함하는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  2. 제 1 항에 있어서,
    상기 코아전압 디스차징수단은, 하이레벨의 외부 전원전압이 인가될 때 코아전압의 디스차징 정도를 크게 해주고, 로우레벨의 외부 전원전압이 인가될 때 코아전압의 디스차징 정도를 작게 해주는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  3. 제2 항에 있어서,
    상기 코아전압 디스차징수단은, 하이레벨 외부 전원전압을 검출하기 위한 하이레벨 외부 전원전압 검출회로;
    로우레벨 외부 전원전압을 검출하기 위한 로우레벨 외부 전원전압 검출회로;
    상기 하이레벨 외부 전원전압 검출회로와 로우레벨 외부 전원전압 검출회로의 출력값에 기초해서 코아전압의 디스차징을 위한 스위치를 제어하는 디스차징회 로를 포함하는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  4. 제 3 항에 있어서,
    상기 하이레벨 외부 전원전압 검출회로는, 외부 전원전압을 제 1 저항비에 의해서 분압하는 분압회로;
    상기 분압회로에서 분압된 전압값과 기준전압을 차동 비교하는 비교회로;
    상기 비교회로의 출력값에 기초해서 제 1 출력과 제 2 출력을 발생하는 인버터회로를 포함하는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  5. 제 4 항에 있어서,
    상기 로우레벨 외부 전원전압 검출회로는, 외부 전원전압을 제 2 저항비에 의해서 분압하는 분압회로;
    상기 분압회로에서 분압된 전압값과 기준전압을 차동 비교하는 비교회로;
    상기 비교회로의 출력값에 기초해서 제 3 출력과 제 4 출력을 발생하는 인버터회로를 포함하는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  6. 제 5 항에 있어서,
    상기 코아전압 디스차징수단은, 상기 하이레벨 외부 전원전압 검출회로와 로우레벨 외부 전원전압 검출회로의 출력값을 조합하여 상기 디스차징회로의 스위치 선택신호를 출력하는 디코딩회로를 더 포함하는 것을 특징으로 하는 코아전압 릴리 즈 드라이버.
  7. 제 6 항에 있어서,
    상기 디코딩회로는, 상기 외부 전원전압 검출회로의 제 1 출력 내지 제 4 출력의 조합에 의해서 동작되는 세개의 낸드게이트;
    상기 낸드게이트의 출력에 의해서 동작되는 세개의 노아게이트로 구성되는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  8. 제 7 항에 있어서,
    상기 노아게이트의 또 하나의 입력은, 상기 비교수단의 출력신호를 인버팅한 신호가 되고, 상기 비교수단의 출력신호는, 코아전압 레벨이 하프 코아전압 레벨보다 높은 상태에서 하이신호가 되고, 코아전압 레벨이 하프 코아전압 레벨보다 낮은 상태에서 로우신호가 되는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  9. 제 5 항에 있어서,
    상기 제 1 저항비는, 제 2 저항비보다 높게 설정되는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  10. 제 3 항에 있어서,
    상기 디스차징회로는, 검출된 전압레벨에 따라서 스위칭되어, 코아전압을 디 스차징 제어하는 다수개의 NMOS형 스위치로 구성되고,
    상기 스위치의 턴-온 특성은, 외부 전원전압이 클수록 높게 설정되는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  11. 제 1 항에 있어서,
    코아전압의 디스차징을 제어하기 위한 인에이블신호를 발생하는 릴리즈 인에이블 제어수단을 더 포함하고,
    상기 릴리즈 인에이블 제어수단에서 인에이블신호가 발생되는 동안 상기 비교수단 및 상기 코아전압 디스차징수단의 동작이 이루어지는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
KR1020070087173A 2007-08-29 2007-08-29 코아전압 릴리즈 드라이버 KR100889324B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070087173A KR100889324B1 (ko) 2007-08-29 2007-08-29 코아전압 릴리즈 드라이버

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070087173A KR100889324B1 (ko) 2007-08-29 2007-08-29 코아전압 릴리즈 드라이버

Publications (2)

Publication Number Publication Date
KR20090022107A true KR20090022107A (ko) 2009-03-04
KR100889324B1 KR100889324B1 (ko) 2009-03-18

Family

ID=40692038

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070087173A KR100889324B1 (ko) 2007-08-29 2007-08-29 코아전압 릴리즈 드라이버

Country Status (1)

Country Link
KR (1) KR100889324B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100925391B1 (ko) * 2008-04-18 2009-11-09 주식회사 하이닉스반도체 반도체 메모리 장치의 디스차지 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193296A (ja) 2002-12-11 2004-07-08 Toshiba Corp 半導体集積回路
KR100548556B1 (ko) * 2003-04-23 2006-02-02 주식회사 하이닉스반도체 메모리 장치용 감지 증폭기의 구동전압 제어 장치
KR100623614B1 (ko) * 2004-10-29 2006-09-19 주식회사 하이닉스반도체 반도체 기억 소자에서의 내부전원 발생기
KR100745072B1 (ko) * 2005-11-09 2007-08-01 주식회사 하이닉스반도체 내부전압 방전회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100925391B1 (ko) * 2008-04-18 2009-11-09 주식회사 하이닉스반도체 반도체 메모리 장치의 디스차지 회로

Also Published As

Publication number Publication date
KR100889324B1 (ko) 2009-03-18

Similar Documents

Publication Publication Date Title
KR101080208B1 (ko) 내부전압 발생회로 및 그를 이용한 반도체 장치
KR100954110B1 (ko) 파워업 신호 생성회로 및 그를 이용한 집적회로
KR100798804B1 (ko) 반도체 메모리 장치
US8553487B2 (en) Internal power supply circuit, semiconductor device, and manufacturing method of semiconductor device
KR100977731B1 (ko) 반도체 메모리 장치의 네거티브 워드라인 전압 발생기
TWI475567B (zh) 核心電壓產生器
KR100889324B1 (ko) 코아전압 릴리즈 드라이버
KR100937950B1 (ko) 내부전압 방전회로 및 제어방법
KR100868254B1 (ko) 코아전압의 디스차지 구동회로
KR100498505B1 (ko) 승압전압 발생회로 및 승압전압 발생방법
KR100958800B1 (ko) 반도체 메모리 소자
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
KR100825021B1 (ko) 내부전압 생성기
KR100641913B1 (ko) 모바일 메모리 장치의 리프레쉬 제어회로
KR20050095052A (ko) 하프 전원 전압 발생 회로
US7671668B2 (en) Core voltage generation circuit
KR20090027378A (ko) 내부전압 발생회로
KR100365943B1 (ko) 내부전원전위를 이용한 번인테스트용 고전압 발생장치
KR100851920B1 (ko) 반도체 메모리 소자
US20090267685A1 (en) Circuit and method for controlling internal voltage
KR100881718B1 (ko) 코아전압 릴리즈 드라이버
KR100859260B1 (ko) 메모리 소자의 전압 제공 회로
KR101103062B1 (ko) 반도체 장치의 내부전압 발생회로
KR20100054349A (ko) 반도체 메모리장치의 내부전압 발생회로 및 제어방법
KR20100026204A (ko) 이퀄라이즈 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee