KR20050095052A - 하프 전원 전압 발생 회로 - Google Patents

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Abstract

전원 전압에 반에 해당하는 전압 레벨을 갖는 하프 전원 전압을 발생하는 회로가 개시된다. 본 발명의 하프 전원 전압 발생 회로는 기준 전압 발생기로부터 제공되는 제1 및 제2 기준 전압과 하프 전원 전압을 비교하여, 그 비교 결과에 따라 하프 전원 전압을 전원 전압으로부터 풀-업 또는 접지 전압으로 풀-다운시켜, 전원 전압 레벨에 반에 해당하는 하프 전원 전압을 발생시킨다. 본 발명에 의하면, 하프 전원 전압 발생을 위한 풀-업 전류 및 풀-다운 전류의 구동 전류가 일정하게 흐르고, 단락 방지 회로에 의해 풀-업 트랜지스터와 풀-다운 트랜지스터가 동시에 턴온되어 전원 전압과 접지 전압이 단락되는 현상을 방지하기 때문에, 하프 전원 전압이 안정적으로 발생된다.

Description

하프 전원 전압 발생 회로{Half power voltage generator}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 전원 전압의 반에 해당하는 하프 전원 전압을 발생하는 회로에 관한 것이다.
반도체 장치에는 외부 전원 전압(VDD)을 수신하여 내부 전원 전압을 발생시켜서 반도체 장치의 내부 회로들로 공급하는 내부 전원 전압 발생 회로들이 있다. 내부 전원 전압으로는 외부 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압과 외부 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 비트라인 프리차아지 전압과 셀 플레이트 전압 등이 있다. 승압 전압(VPP)은 메모리 셀 데이터의 손실 없이 워드라인들을 구동하기 위하여 사용되고, 비트라인 프리차아지 전압과 셀 플레이트 전압은 메모리 셀 데이터의 센싱 효율을 높이기 위하여 사용된다. 비트라인 프리차아지 전압과 셀 플레이트 전압은 통상적으로 외부 전원 전압(VDD) 레벨의 반에 해당하는 하프 전원 전압(VHDD) 레벨을 갖는 데, 하프 전원 전압 발생 회로에 의해 발생된다.
도 1은 종래의 하프 전원 전압 발생 회로를 설명하는 도면이다. 이를 참조하면, 하프 전원 전압 발생 회로(100)는 전압 분배기(110), 바이어스부(120), 푸쉬-풀 전류 미러 증폭기(130), 출력 드러이버부(140)를 포함한다. 전압 분배기(110)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 동일한 저항 값을 갖는 제1 및 제2 저항들(R1, R2)이 직렬 연결되어, 제1 및 제2 저항(R0, R1)의 연결점은 VDD/2 전압 레벨을 갖는다.
바이어스부(120)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제3 저항(R2), 제1 엔모스 트랜지스터(MN0), 제1 피모스 트랜지스터(MP0), 그리고 제4 저항(R3)을 포함한다. 제3 및 제4 저항(R2, R3)은 동일한 저항 값을 갖고, 제1 엔모스 및 피모스 트랜지스터(MN0, MP0) 각각은 그 게이트와 드레인이 연결된다. 제1 엔모스 트랜지스터(MN0)의 게이트는 의 전압 레벨을 갖고 제1 피모스 트랜지스터(MP0)의 게이트는 전압 레벨을 갖는다.
푸쉬-풀 전류 미러 증폭기(130)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 제2 피모스 트랜지스터(MP1), 제2 엔모스 트랜지스터(MN1), 제3 피모스 트랜지스터(MP2), 그리고 제3 엔모스 트랜지스터(MN2)가 연결되고, 전원 전압(VDD)과 접지 전압(VSS) 사이에 제4 피모스 트랜지스터(MP3), 제4 엔모스 트랜지스터(MN3), 제5 피모스 트랜지스터(MP4), 그리고 제5 엔모스 트랜지스터(MN4)가 연결된다. 제2 엔모스 트랜지스터(MN1)의 소스와 제3 피모스 트랜지스터(MP2)의 소스는 하프 전원 전압(VHDD)으로 출력된다.
푸쉬-풀 전류 미러 증폭기(130)는 다수개의 전류 미러들로 이루어지는 데, 제2 피모스 트랜지스터(MP1)의 게이트는 그 드레인과 연결되고 제4 피모스 트랜지스터(MP3)의 게이트와 연결되어 제1 전류 미러를 구성한다, 제1 엔모스 트랜지스터(MN1)의 게이트는 바이어스부(120)의 제1 엔모스 트랜지스터(MN0)의 게이트와 연결되어 제2 전류 미러를 구성한다. 제3 피모스 트랜지스터(MP2)의 게이트는 바이어스부(120)의 제1 피모스 트랜지스터(MP0)의 게이트와 연결되어 제3 전류 미러를 구성한다. 제3 엔모스 트랜지스터(MN2)의 게이트는 그 드레인과 연결되고 제5 엔모스 트랜지스터(MN4)의 게이트와 연결되어 제4 전류 미러를 구성한다. 제4 엔모스 트랜지스터(MN3)의 게이트는 그 드레인과 연결되고, 제5 피모스 트랜지스터(MP4)의 게이트는 그 드레인과 연결된다. 제5 피모스 트랜지스터(MP4)의 게이트는 제6 엔모스 트랜지스터(MN5)의 게이트와 연결되어 제5 전류 미러를 구성한다. 제4 엔모스 트랜지스터(MN3)의 게이트는 제6 피모스 트랜지스터(MP5)의 게이트와 연결되어 제6 전류 미러를 구성한다.
출력 드라이버부(140)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제6 엔모스 트랜지스터(MN5)와 제6 피모스 트랜지스터(MP5)를 포함하고, 제6 엔모스 트랜지스터(MN5)의 소스와 제6 피모스 트랜지스터(MP5)의 소스는 하프 전원 전압(VHDD)으로 발생된다.
이러한 하프 전원 전압 발생 회로(100)에 의해 발생되는 하프 전원 전압(VHDD)은 출력 드라이버부(140)의 제6 엔모스 트랜지스터(MN5)를 통해 흐르는 풀-업 전류와 제6 피모스 트랜지스터(MP5)를 통해 흐르는 풀-다운 전류에 의해 결정된다. 최대 풀-업 전류는 에 비례하고, 최대 풀-다운 전류는 에 비례한다.
한편, 메모리 장치의 용량이 커짐에 따라 비트라인(BL)의 길이가 길어지고 셀 플레이트에 연결되는 메모리 셀들의 수가 증가함에 따라, 비트라인과 셀 플레이트의 부하 커패시턴스가 커진다. 그리고 메모리 장치의 저전원 동작으로 인해 출력 드라이버부(140)의 구동 전류인 풀 업 전류 및 풀 다운 전류가 감소한다. 줄어든 구동 전류로는 큰 부하 커패시턴스를 갖는 비트라인과 셀 플레이트에 연결되는 하프 전원 전압을 발생시키기에 상당한 시간이 소요된다. 즉, 파워-온 시 하프 전원 전압 발생의 응답 특성이 나빠진다.
그러므로, 일정하게 큰 구동 전류로 하프 전원 전압을 발생시키는 하프 전원 전압 발생 회로의 존재가 요구된다.
본 발명의 목적은 큰 구동 전류를 갖는 하프 전원 전압 발생 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 하프 전원 전압 발생 회로는 전원 전압으로부터 제1 및 제2 기준 전압을 발생하는 기준 전압 발생부; 제1 기준 전압과 하프 전원 전압을 비교하는 제1 비교기; 제2 기준 전압과 하프 전원 전압을 비교하는 제2 비교기; 제1 및 제2 비교기 출력에 응답하여 제1 및 제2 구동 신호를 발생하는 단락 방지 회로부; 제1 및 제2 구동 신호에 응답하여 전원 전압 및 접지 전압으로부터 풀-업 및 풀-다운되는 하프 전원 전압을 발생하는 출력 드라이버부; 및 전원 전압을 분배하여 전원 전압 레벨의 반에 해당하는 하프 전원 전압을 발생하는 전압 분배기를 포함한다.
따라서, 본 발명의 하프 전원 전압 발생 회로는 하프 전원 전압 발생을 위한 풀-업 전류 및 풀-다운 전류의 구동 전류가 일정하게 흐르고, 단락 방지 회로에 의해 풀-업 트랜지스터와 풀-다운 트랜지스터가 동시에 턴온되어 전원 전압과 접지 전압이 단락되는 현상을 방지하기 때문에, 하프 전원 전압이 안정적으로 발생된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 하프 전원 전압 발생 회로를 설명하는 도면이다. 이를 참조하면, 하프 전원 전압 발생 회로(200)는 기준 전압 발생 회로(210), 제1 비교기(220), 제2 비교기(222), 단락 방지 회로부(230), 출력 드라이버부(260), 그리고 전압 분배기(270)를 포함한다.
기준 전압 발생 회로(210)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결된 제1 내지 제3 저항들(R1, R2, R3)을 포함한다. 제1 저항(R1)과 제2 저항(R2)의 연결점은 제1 기준 전압(VREFU)으로 발생되고, 제2 저항(R2)과 제3 저항(R3)의 연결점은 제2 기준 전압(VREFL)으로 발생된다. 제1 기준 전압(VREFU)과 제2 기준 전압(VREFL)은 다음과 같이 나타난다.
즉, 제1 기준 전압(VREFU)은 제2 기준 전압(VREFL) 보다 높은 전압 레벨을 갖는다.
제1 비교기(220)는 제1 기준 전압(VREFU)과 하프 전원 전압(VHDD)을 비교하고, 제2 비교기(222)는 제2 기준 전압(VREFL)과 하프 전원 전압(VHDD)을 비교한다. 하프 전원 전압(VHDD) 레벨이 제1 기준 전압(VREFU) 레벨 보다 높으면, 제1 및 제2 비교기(220, 222)는 로직 "H" 레벨의 출력을 발생한다. 하프 전원 전압(VHDD) 레벨이 제2 기준 전압(VREFL) 레벨 보다 낮으면, 제1 및 제2 비교기(220, 222) 출력은 로직 "L" 레벨로 발생된다. 하프 전원 전압(VHDD) 레벨이 제1 기준 전압(VREFU) 레벨과 제2 기준 전압(VREFL) 레벨 사이에 있으면, 제1 비교기(220) 출력은 로직 "L" 레벨로, 제2 비교기(222) 출력은 로직 "H" 레벨로 발생된다.
단락 방지 회로부(240)는 제1 경로부(240)와 제2 경로부(250)를 나뉘어진다. 제1 경로부(240)는 제1 비교기(220) 출력과 제2 비교기(222) 출력의 반전 신호에 응답하여 제1 구동 신호(DS1)를 발생한다. 제2 경로부(250)는 제2 비교기(222) 출력과 제1 비교기(220) 출력의 반전 신호에 응답하여 제2 구동 신호(DS2)를 발생한다.
구체적으로, 제1 경로부(240)는 제1 비교기(220) 출력을 입력하는 제1 인버터(241), 제1 인버터(241) 출력과 반전된 제2 비교기(222) 출력을 입력하는 낸드 게이트(242), 낸드 게이트(242) 출력을 입력하는 제2 인버터(243), 그리고 제2 인버터(243) 출력을 입력하여 제1 구동 신호(DS1)를 출력하는 제3 인버터(244)를 포함한다. 제2 경로부(250)는 제2 비교기(222) 출력을 입력하는 제1 인버터(251), 제1 인버터(251) 출력과 반전된 제1 비교기(220) 출력을 입력하는 낸드 게이트(252), 노아 게이트(252) 출력을 입력하는 제2 인버터(253), 그리고 제2 인버터(253) 출력을 입력하여 제2 구동 신호(DS2)를 출력하는 제3 인버터(254)를 포함한다.
출력 드라이버부(260)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터(261)와 엔모스 트랜지스터(262)를 포함한다. 피모스 트랜지스터(261)의 게이트는 제1 구동 신호(DS1)에 연결되고 엔모스 트랜지스터(262)의 게이트는 제2 구동 신호(DS2)에 연결되며, 피모스 트랜지스터(261)의 드레인과 엔모스 트랜지스터(262)의 드레인은 하프 전원 전압(VHDD)이 된다.
전압 분배기(270)에는 전원 전압(VDD)과 접지 전압(VSS) 사이에 동일한 저항 값을 갖는 다이오드 타입의 피모스 트랜지스터들(271, 272)이 연결된다. 제1 피모스 트랜지스터(271)는 그 소스에 전원 전압(VDD)이 연결되고 그 게이트와 그 드레인이 서로 연결되어 하프 전원 전압(VHDD)에 연결된다. 제2 피모스 트랜지스터(272)는 그 드레인과 그 게이트가 접지 전압(VSS)에 연결되고 그 소스는하프 전원 전압(VHDD)에 연결된다.
하프 전원 전압 발생 회로(200)의 동작은 다음과 같다.
첫번째로, 하프 전원 전압(VHDD) 레벨이 제1 기준 전압(VREFU) 레벨 보다 높은 경우, 제1 비교기(220)의 출력(C1)은 로직 "H" 레벨로 발생되고 제2 비교기(222)의 출력(C2)은 로직 "H" 레벨로 발생된다. 로직 "H" 레벨의 제1 비교기(220) 출력(C1)에 응답하여 단락 방지 회로부(230)의 출력인 제1 구동 신호(DS1)는 로직 "H" 레벨로 발생된다. 로직 "H" 레벨의 제1 구동 신호(DS1)에 응답하여 출력 드라이버부(260)의 피모스 트랜지스터(261)가 턴오프된다. 로직 "H" 레벨의 제2 비교기(222) 출력(C2)에 의해 인버터(251) 출력은 로직 "L" 레벨이 되고, 로직 "H" 레벨의 제1 비교기(220) 출력(C1)에 의해 인버터(241)의 출력은 로직 "L" 레벨이 된다. 로직 "L" 레벨의 인버터들(241, 251)의 출력에 응답하여 단락 방지 회로부(230)의 출력인 제2 구동 신호(DS2)는 로직 "H" 레벨로 발생된다. 로직 "H" 레벨의 제2 구동 신호(DS2)에 응답하여 출력 드라이버부(260)의 엔모스 트랜지스터(262)가 턴온된다. 턴온된 엔모스 트랜지스터(262)에 의해 하프 전원 전압(VHDD)은 풀-다운되어 그 전압 레벨이 낮아진다. 이 때 풀-다운 전류는 에 비례한다.
두번째로, 하프 전원 전압(VHDD) 레벨이 제2 기준 전압(VREFL) 레벨 보다 낮은 경우, 제1 비교기(220)의 출력(C1)은 로직 "L" 레벨로 발생되고 제2 비교기(222)의 출력(C2)은 로직 "L" 레벨로 발생된다. 로직 "L" 레벨의 제2 비교기(222) 출력(C2)에 응답하여 단락 방지 회로부(230)의 출력인 제2 구동 신호(DS2)는 로직 "L" 레벨로 발생된다. 로직 "L" 레벨의 제2 구동 신호(DS2)에 응답하여 출력 드라이버부(260)의 엔모스 트랜지스터(262)가 턴오프된다. 로직 "L" 레벨의 제1 비교기(220) 출력(C1)에 의해 인버터(241) 출력은 로직 "H" 레벨이 되고, 로직 "L" 레벨의 제2 비교기(222) 출력(C2)에 의해 인버터(251)의 출력은 로직 "H" 레벨이 된다. 로직 "H" 레벨의 인버터들(241, 251)의 출력에 응답하여 단락 방지 회로부(230)의 출력인 제1 구동 신호(DS1)는 로직 "L" 레벨로 발생된다. 로직 "L" 레벨의 제1 구동 신호(DS1)에 응답하여 출력 드라이버부(260)의 피모스 트랜지스터(261)가 턴온된다. 턴온된 피모스 트랜지스터(261)에 의해 하프 전원 전압(VHDD)은 풀-업되어 그 전압 레벨이 높아진다. 이 때의 풀-업 전류는 에 비례한다.
세번째로, 하프 전원 전압(VHDD) 레벨이 제1 기준 전압(VREFU) 레벨 보다 낮고 제2 기준 전압(VREFL) 레벨 보다 높은 경우, 제1 비교기(220)의 출력(C1)은 로직 "L" 레벨로 발생되고 제2 비교기(222)의 출력(C2)은 로직 "H" 레벨로 발생된다. 로직 "H" 레벨의 제2 비교기(222) 출력(C2)에 의해 인버터(251) 출력은 로직 "L" 레벨이 되어 단락 방지 회로부(230)의 출력인 제1 구동 신호(DS1)는 로직 "H" 레벨로 발생된다. 로직 "L" 레벨의 제1 비교기(220) 출력(C1)에 의해 인버터(241) 출력은 로직 "H" 레벨이 되어 단락 방지 회로부(230)의 출력인 제2 구동 신호(DS2)는 로직 "L" 레벨로 발생된다. 로직 "H" 레벨의 제1 구동 신호(DS1)에 응답하여 출력 드라이버부(260)의 피모스 트랜지스터(261)가 턴오프되고, 로직 "L" 레벨의 제2 구동 신호(DS2)에 응답하여 출력 드라이버부(260)의 엔모스 트랜지스터(262)가 턴오프된다. 이에 따라, 하프 전원 전압(VHDD)은 전압 분배기(270)에 의해 전원 전압(VDD)의 반에 해당하는 전압 레벨로 발생된다.
한편, 하프 전원 전압(VHDD) 레벨이 제1 기준 전압(VREFU) 레벨과 제2 기준 전압(VREFL) 레벨 사이에 있어서, 정상적으로 제1 비교기(220)의 출력(C1)은 로직 "L" 레벨로 발생되고 제2 비교기(222)의 출력(C2)은 로직 "H" 레벨로 발생되어야 하지만, 비교기들(220, 222)의 오프셋 전압에 영향을 받아 제1 비교기(220)의 출력이 로직 "H" 레벨로, 그리고 제2 비교기(222)의 출력이 로직 "L" 레벨로 비정상적으로 발생될 수도 있다. 이럴 경우에도 단락 방지 회로(230)의 제1 구동 신호(DS1)는 로직 "H" 레벨로, 그리고 제2 구동 신호(DS2)는 로직 "L" 레벨로 발생되어 출력 드라이버부(260)의 동작을 차단한다. 즉, 출력 드라이버부(260)의 피모스 트랜지스터(261)와 엔모스 트랜지스터(262) 둘다 동시에 턴온되어 전원 전압(VDD)과 접지 전압(VSS) 사이에 단락되는 현상을 방지한다.
이러한 하프 전원 전압 발생 회로(200)에 의해 발생되는 하프 전원 전압(VHDD)의 레벨에 따른 풀-업 전류 및 풀-다운 전류 즉, 구동 전류() 분포는 도 3에 도시되어 있다. 이를 참조하면, 전원 전압(VDD)이 1.5V 정도 저전압일 때 하프 전원 전압(VHDD)은 0.75V 정도로 잡힌다. 하프 전원 전압(VHDD)이 0.75V 이하인 구간에서는 150mA 정도의 풀-업 전류가 일정하게 흐르고, 하프 전원 전압(VHDD)이 0.75V 이상인 구간에서는 150mA 정도의 풀-다운 전류가 일정하게 흐른다.
이것은 종래 도 1의 하프 전원 전압 발생 회로(100)에서 하프 전원 전압(VHDD) 발생을 위하여 흐르는 풀-업 전류와 풀-다운 전류가 하프 전원 전압(VHDD)의 레벨이 0.75V로부터 멀리 떨어져 있을수록 많이 흐르고 0.75V 가까이에 있을수록 적게 흘러 구동 능력이 작아지는 것에 비하여, 본 실시예의 하프 전원 전압 발생을 위한 구동 전류가 안정적으로 일정하게 흐른다는 것을 말한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예컨대, 전압 분배기(270) 내 다이오드 연결된 피모스 트랜지스터들(271, 272) 대신에 다이오드 연결되는 엔모스 트랜지스터들로 대체할 수 있음은 물론, 동일한 저항 값을 갖는 수동 소자 또는 능동 소자로 대체할 수 있음은 당업자에게 자명하다. 본 발명의 실시예에서는 회로에 가해지는 전원전압(VDD)에 대하여 설명하였으나 전원전압이 아니라 또 다른 직류전압, 예컨대 내부 전원전압이 가해져도 회로의 동작원리는 같을 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 하프 전원 전압 발생 회로는 하프 전원 전압 발생을 위한 풀-업 전류 및 풀-다운 전류의 구동 전류가 일정하게 흐르고, 단락 방지 회로에 의해 풀-업 트랜지스터와 풀-다운 트랜지스터가 동시에 턴온되어 전원 전압과 접지 전압이 단락되는 현상을 방지하기 때문에, 하프 전원 전압이 안정적으로 발생된다.
도 1은 종래의 하프 전원 전압 발생 회로를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 하프 전원 전압 발생 회로를 설명하는 도면이다.
도 3은 도 1 및 도 2의 하프 전원 전압 발생 회로의 구동 전류를 비교한 그래프이다.

Claims (9)

  1. 전원 전압으로부터 제1 및 제2 기준 전압을 발생하는 기준 전압 발생부;
    상기 제1 기준 전압과 하프 전원 전압을 비교하는 제1 비교기;
    상기 제2 기준 전압과 상기 하프 전원 전압을 비교하는 제2 비교기;
    상기 제1 및 제2 비교기 출력에 응답하여 제1 및 제2 구동 신호를 발생하는 단락 방지 회로부;
    상기 제1 및 제2 구동 신호에 응답하여 상기 전원 전압 및 접지 전압으로부터 풀-업 및 풀-다운되는 상기 하프 전원 전압을 발생하는 출력 드라이버부; 및
    상기 전원 전압을 분배하여 상기 전원 전압 레벨의 반에 해당하는 상기 하프 전원 전압을 발생하는 전압 분배기를 구비하는 것을 특징으로 하는 하프 전원 전압 발생 회로.
  2. 제1항에 있어서, 상기 기준 전압 발생부는
    상기 전원 전압과 상기 접지 전압 사이에 직렬 연결되는 제1 내지 제3 저항을 구비하고,
    상기 제1 저항과 상기 제2 저항 사이의 연결점이 상기 제1 기준 전압이 되고, 상기 제2 저항과 상기 제3 저항 사이의 연결점이 상기 제2 기준 전압이 되는 것을 특징으로 하는 하프 전원 전압 발생 회로.
  3. 제1항에 있어서, 상기 단락 방지 회로는
    상기 제1 비교기 출력 및 상기 반전된 제2 비교기 출력에 응답하여 상기 제1 구동 신호를 발생하는 제1 경로부; 및
    상기 제2 비교기 출력 및 상기 반전된 제1 비교기 출력에 응답하여 상기 제2 구동 신호를 발생하는 제2 경로부를 구비하는 것을 특징으로 하는 하프 전원 전압 발생 회로.
  4. 제3항에 있어서, 상기 제1 경로부는
    상기 제1 비교기의 출력을 입력하는 제1 인버터;
    상기 제1 인버터의 출력과 상기 반전된 제2 비교기 출력을 입력하는 낸드 게이트;
    상기 낸드 게이트의 출력을 입력하는 제2 인버터; 및
    상기 제2 인버터의 출력을 입력하여 상기 제1 구동 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 하프 전원 전압 발생 회로.
  5. 제3항에 있어서, 상기 제2 경로부는
    상기 제2 비교기의 출력을 입력하는 제1 인버터;
    상기 제1 인버터의 출력과 상기 반전된 제1 비교기 출력을 입력하는 노아 게이트;
    상기 노아 게이트의 출력을 입력하는 제2 인버터; 및
    상기 제2 인버터의 출력을 입력하여 상기 제2 구동 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 하프 전원 전압 발생 회로.
  6. 제1항에 있어서, 상기 출력 드라이버부는
    상기 전원 전압과 상기 하프 전원 전압 사이에 연결되고 상기 제1 구동 신호에 응답하는 풀-업 트랜지스터; 및
    상기 하프 전원 전압과 상기 접지 전압 사이에 연결되고 상기 제2 구동 신호에 응답하는 풀 다운 트랜지스터를 구비하는 것을 특징으로 하는 하프 전원 전압 발생 회로.
  7. 제1항에 있어서, 상기 출력 드라이버부는
    상기 전원 전압에 그 소스가 연결되고 상기 제1 구동 신호에 그 게이트가 연결되고 상기 하프 전원 전압에 그 드레인이 연결되는 피모스 트랜지스터;
    상기 접지 전압에 그 소스가 연결되고 상기 제2 구동 신호에 그 게이트가 연결되고 상기 하프 전원 전압에 그 드레인이 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 하프 전원 전압 발생 회로.
  8. 제1항에 있어서, 상기 전압 분배기는
    소정의 저항 값을 갖고 상기 전원 전압과 상기 하프 전원 전압 사이에 연결되는 제1 저항 소자; 및
    상기 제1 저항 소자의 저항 값과 동일한 저항 값을 갖고 상기 하프 전원 전압과 상기 접지 전압 사이에 연결되는 제2 저항 소자를 구비하는 것을 특징으로 하는 하프 전원 전압 발생 회로.
  9. 제1항에 있어서, 상기 전압 분배기는
    상기 전원 전압에 그 소스가 연결되고 상기 하프 전원 전압에 그 게이트 및 그 드레인이 연결되는 제1 피모스 트랜지스터; 및
    상기 접지 전압에 그 소스 및 그 게이트가 연결되고 상기 하프 전원 전압에 그 드레인이 연결되는 제2 피모스 트랜지스터인 것을 특징으로 하는 하프 전원 전압 발생 회로.
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