KR100224760B1 - 입력핀 제어회로를 가지는 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 요지는 입력핀의 비접속시 상기 입력핀 레벨을 논리 하이로 고정시켜 동작시키는 반도체 메모리 장치에 있어서, 전원이 인가되면 그 신호를 감지하여 논리 하이 레벨의 펄스 신호를 만드는 전원 리셋회로와, 제1인버터를 통한 상기 펄스 신호가 게이트로 입력되며 드레인이 상기 입력핀과 접속되는 제1피모오스 트랜지스터와 소오스가 외부전원전압단자에 접속되며 드레인이 상기 제1피모오스 트랜지스터의 소오스와 접속되어 다이오드 접속을 이루는 제2피모오스 트랜지스터와 상기 제2피모오스 트랜지스터의 소오스와 소오스가 접속되며 드레인이 상기 입력핀에 접속되는 제3피모오스 트랜지스터와 상기 입력핀과 입력단이 접속되며 상기 제3피모오스 트랜지스터의 게이트와 출력단이 접속되는 제2인버터로 구성되어 상기 펄스 신호가 인에이블되는 동안 상기 입력핀의 레벨을 논리 하이로 셋팅하기 위한 입력핀 제어회로를 가지는 것이다.

Description

입력핀 제어회로를 가지는 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전원 리셋회로 및 입력핀 제어회로를 가지는 반도체 메모리 장치에 관한 것이다.

일반적으로, 입력핀의 레벨 상태에 따라 동작 모드(Mode)가 달라지는 제품의 경우에 있어 그 모드를 결정하는 입력핀은 반드시 논리 하이(High) 또는 논리 로우(Low) 상태로 고정이 되어야 하며 이것이 비접속(No Contact: 이하 NC라 칭함)이 되어 플로팅(Floating)이 되면 입력핀 레벨이 일정치 않아 주위 환경에 따라 오동작을 일으킬 수가 있다. 이러한 입력핀을 논리 하이 또는 논리 로우로 고정해서 사용하는 사용자들이 있는 반면 그 입력핀을 NC 처리시키고 그 입력핀이 마치 논리 하이 처럼 또는 논리 로우처럼 동작하도록 원하는 사용자들이 있다. 이러한 핀 옵션(Pin Option)을 구현하기 위해, 입력핀이 비접속일 때 논리 하이로 고정하는 NC 논리 하이 옵션의 경우는 도 1a와 같은 회로를 사용하였다. 도 1a 및 도 1b 각각은 종래 기술의 일실시예에 따른 비접속 하이 옵션 회로 및 비접속 로우 옵션 회로의 상세회로도들이다. 도 1a를 참조하면, 입력핀 신호 INO를 입력으로 하여 출력신호 OUT0를 출력하는 회로에서 입력단에 논리 하이 고정부 10을 접속하므로써 예를들면 소오스가 외부전원전압단자에 접속되고 드레인이 상기 입력핀에 접속되며 게이트가 접지전압단자에 접속된 피모오스 트랜지스터 MP1을 접속한다. 따라서 입력핀 신호 IN0이 NC일 때 입력핀 신호 INO에 연결된 피모오스 트랜지스터 MP1이 항상 턴온(Turn On)되어 있으므로 입력핀 신호 IN0의 전압레벨은 외부전원전압 VDD 레벨로 고정된다. 여기서 IN0을 NC 옵션을 사용하지 않고 논리 로우로 고정하여 사용할 경우 피모오스 트랜지스터 MP1이 턴온됨으로 인하여 후술될 도 5a에서 보는 바와 같이 입력핀 누설 전류가 흐르게 되고 또한 논리 하이로 고정하여 사용할 경우에도 외부전원전압 VDD의 레벨보다 입력핀 INO의 입력레벨이 더 낮을 경우 입력핀에 전류가 계속 흐르게 되는 문제점이 있다. 도 5a의 종래기술 곡선인 A에서 나타나는 바와 같이 외부전원전압 VDD가 3.3V이고 IN0이 2.5V일 때 전류가 흐르는 것을 보면 알 수 있다. 전술한 경우와 반대로 입력핀이 NC일 때 논리 로우로 고정하는 NC 논리 로우 옵션의 경우는 도 1b와 같은 회로를 사용하였다. 도 1b를 참조하면, 입력핀 신호 IN1이 NC일 때 IN1에 연결된 엔모오스 트랜지스터 MN1이 항상 턴온되어 있으므로 IN1의 레벨은 그라운드 GND로 고정된다. 여기서 IN1을 NC 옵션을 사용하지 않고 논리 하이로 고정하여 사용할 경우 엔모오스 트랜지스터 MN1이 턴온이므로 후술될 도 5b에서의 종래기술 곡선 A'에서 보는 바와 같은 입력핀 누설전류가 흐르게 되고 또한 논리 로우로 고정하여 사용할 경우에도 그라운드 GND 레벨보다 IN1의 입력레벨이 더 높을 경우 입력핀에 누설전류가 계속 흐르게 되는 문제점이 있다. 여기서 도 5b의 종래기술 곡선 A'에서 IN1이 0.2V일 때 전류가 흐르는 것을 보면 알 수 있다.

본 발명의 목적은 입력핀 비접속 옵션을 구현할 때 전원 리셋회로를 사용하여 입력레벨을 논리 하이 또는 논리 로우로 고정시켜주고 이 고정된 레벨을 래치하여 유지하고 입력레벨이 비접속이 아니고 논리 하이 또는 논리 로우로 사용할 경우 직류 전류가 흐르는 것을 방지하여 입력핀 누설 전류가 흐르는 것을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.

도 1a 및 도 1b 각각은 종래 기술의 일실시예에 따른 비접속 하이 옵션 회로 및 비접속 로우 옵션 회로의 상세회로도들.

도 2a 및 도 2b 각각은 본 발명의 일실시예에 따른 비접속 하이 옵션 회로 및 비접속 로우 옵션 회로의 상세회로도.

도 3은 도 2a 및 도 2b의 전원 리셋회로의 상세회로도.

도 4a 및 도 4b 각각은 종래 기술 및 본 발명의 시간에 따른 전압 비교도.

도 5a 및 도 5b 각각은 종래 기술 및 본 발명의 전압에 따른 전류 비교도.

상기한 본 발명의 기술적 사상에 따르면, 입력핀의 비접속시 상기 입력핀 레벨을 논리 하이로 고정시켜 동작시키는 반도체 메모리 장치에 있어서, 전원이 인가되면 그 신호를 감지하여 논리 하이 레벨의 펄스 신호를 만드는 전원 리셋회로와, 제1인버터를 통한 상기 펄스 신호가 게이트로 입력되며 드레인이 상기 입력핀과 접속되는 제1피모오스 트랜지스터와 소오스가 외부전원전압단자에 접속되며 드레인이 상기 제1피모오스 트랜지스터의 소오스와 접속되어 다이오드 접속을 이루는 제2피모오스 트랜지스터와 상기 제2피모오스 트랜지스터의 소오스와 소오스가 접속되며 드레인이 상기 입력핀에 접속되는 제3피모오스 트랜지스터와 상기 입력핀과 입력단이 접속되며 상기 제3피모오스 트랜지스터의 게이트와 출력단이 접속되는 제2인버터로 구성되어 상기 펄스 신호가 인에이블되는 동안 상기 입력핀의 레벨을 논리 하이로 셋팅하기 위한 입력핀 제어회로를 가짐을 특징으로 한다.

또한, 비접속시 상기 입력핀 레벨을 논리 로우로 고정시켜 동작시키는 반도체 메모리 장치에 있어서도, 전원 리셋 상기 펄스신호가 인에이블 되는 동안 상기 입력핀의 레벨을 논리 로우로 셋팅하기 위한 입력핀 제어회로를 가짐을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.

도 2a 및 도 2b 각각은 본 발명의 일실시예에 따른 비접속 하이 옵션 회로 및 비접속 로우 옵션 회로의 상세회로도이다. 도 2a 및 도 2b를 참조하면, 도 2a는 입력핀 IN0이 NC일 때 그 입력핀 IN0이 논리 하이로 고정되는 NC 논리 하이 옵션을 구현하는 회로를 보여준다. 도 2a를 참조하면, 전원 리셋회로 100과, 상기 전원 리셋회로 100의 출력신호 PWRESET를 입력으로 하는 제1인버터 T9와, 입력핀 신호 IN0를 입력으로 하여 반전하는 제2인버터 T1과, 상기 제1인버터 T9의 출력단과 게이트단이 접속되며 입력핀 노드에 드레인이 접속된 제1피모오스 트랜지스터 MP2와, 상기 제1피모오스 트랜지스터 MP2의 소오스와 드레인이 접속되며 소오스가 외부전원전압 VDD 단자에 접속되고 게이트가 드레인에 다이오드 접속되는 제2피모오스 트랜지스터 MP3와, 상기 제1피모오스 트랜지스터 MP2의 소오스 및 제2피모오스 트랜지스터의 드레인에 소오스가 접속되며 드레인이 상기 입력핀 IN0에 접속되며 게이트가 상기 제2인버터 T1의 출력단에 접속된 제3피모오스 트랜지스터 MP4와, 상기 제2인버터 T1의 출력단에 입력단이 접속되어 출력신호 OUT0를 출력하는 제3인버터 T10으로 구성되어 있다. 여기서 제1,제2,제3 피모오스 트랜지스터들 MP2,MP3,MP4 및 제2인버터 T1는 입력핀 제어회로 10-1을 구성한다. IN0 입력이 NC일 때 전원이 온되면 그 신호를 감지하여 후술될 도 4a에서 보는 바와 같이 전원 리셋신호 PWRESET 논리 하이 펄스를 만들고 그 신호는 피모오스 트랜지스터 MP2를 턴온시키게 되고 알 수 없는 레벨로 있던 IN0은 이 펄스구간동안 도 4a에서 보듯이 논리 하이로 고정되고 펄스구간 이후에는 논리 하이로 고정된 IN0 신호가 제1 및 제3 피모오스 트랜지스터 MP2 및 MP4을 각각 턴오프(turn off)시켜 입력핀 전류가 흐르지 않는다. IN0 레벨을 0V부터 증가시킬 경우, IN0 레벨이 증가하여 제1인버터(Inverter) T1의 문턱전압에 이르기 까지 제3피모오스 트랜지스터 MP4가 턴오프되므로 전류가 흐르지 않는다. IN0이 제1인버터 T1의 문턱전압 이상이 되면 제3피모오스 트랜지스터 MP4를 턴온시켜 전류가 흐르게 되고 IN0이 계속 증가하면 전류는 점점 줄어든다. 입력핀 IN0을 논리 하이 또는 논리 로우로 고정시켜 사용하는 경우 이 전류가 흐르는 구간은실제 사용 영역이 아니므로 입력핀에 흐르는 전류와는 무관한 영역이다. 한편 IN0신호를 논리 하이로 고정시켜 사용할 경우 IN0 레벨이 VDD보다 낮을 경우 도 5a에서 보듯이 종래에는 전류가 흐르지만 본 발명에서는 2a의 피모오스 트랜지스터 MP4가 턴온되어 있어도 피모오스 트랜지스터 MP3이 VDD레벨을 문턱전압만큼 강하시키므로 IN0의 레벨이 VDD보다 얼마간 낮아져도 핀 전류는 흐르지 않는다. 도 2b는 입력핀 IN1이 NC일 때 그 핀이 논리 로우로 고정이 되는 NC 논리 로우 옵션을 구현하는 회로도이다. 전원 리셋회로 100과, 상기 전원 리셋회로 100으로부터의 출력신호 PWRESET이 게이트단자로 입력되며 소오스가 접지전압단자에 접속되고 드레인이 입력핀 IN1에 접속되어 있는 제1엔모오스 트랜지스터 MN2와, 소오스가 접지전압단자와 접속되며 게이트와 드레인이 다이오드 접속된 제2엔모오스 트랜지스터 MN4와, 상기 입력핀 IN1에 입력단이 접속되는 인버터 T2와, 소오스가 상기 제2엔모오스 트랜지스터 MN4의 드레인에 접속되며 드레인이 상기 입력핀 IN1에 접속되고 게이트가 상기 인버터 T2의 출력단에 접속되는 제3엔모오스 트랜지스터 MN3와, 상기 인버터 T2의 출력단에 입력단이 접속되어 출력신호 OUT1을 출력하는 인버터 T11으로 구성되어 있다. 여기서 제1,제2,제3 엔모오스 트랜지스터 MP2,MP4,MP3와 인버터 T2는 입력핀 제어회로 20-1을 구성한다. 한편 동작을 살펴보면, IN1 입력이 NC일 때 전원이 온(ON)되면 그 신호를 감지하여 후술될 도 4b에서 보는 바와 같이 PWRESET 논리 하이 펄스신호를 만들고 그 신호는 제1엔모오스 트랜지스터 MN2를 턴온시키게 되고 알 수 없는 레벨로 있던 IN1은 이 펄스 구간동안 도 4b에서 보듯이 논리 로우로 고정되고 펄스 구간후에는 논리 로우로 고정된 IN1 신호가 인버터 T2를 거쳐 제3엔모오스 트랜지스터 MN3를 턴온시켜 IN1 레벨을 계속 논리 로우로 래치시켜 유지한다. 또한 IN1 신호를 논리 하이로 고정시켜 사용할 경우 후술될 도 5b의 종래기술 곡선 A'에서와 같이 계속 전류가 흐르지만 여기서는 제1엔모오스 트랜지스터 MN2와 제3엔모오스 트랜지스터 MN3가 턴오프되므로 입력핀 INO에 전류가 흐르지 않고 IN1 레벨이 감소하여 인버터 T2의 문턱전압에 이르기까지 제3엔모오스 트랜지스터 MN3가 턴오프되므로 전류가 흐르지않는, IN1이 인버터 T2의 문턱전압이하가 되면 제3엔모오스 트랜지스터 MN3를 턴온시켜 전류가 조금 흐르게 되고 IN1이 계속 감소하여 다이오드(Diode) 턴온 전압 이하로 되면 전류는 흐르지 않게 된다. 입력핀을 논리 하이 또는 논리 로우로 고정시켜 사용하는 경우 이 전류가 흐르는 구간은 실제 사용영역이 아니므로 입력핀에 흐르는 전류와는 무관한 영역이다. 한편 IN1 신호를 논리 로우로 고정시켜 사용할 경우 IN1 레벨이 그라운드(Ground)보다 높을 경우 후술될 도 5b의 종래기술 곡선 A'에서 보이는 바와 같은 전류가 흐르지만 여기서는 제3엔모오스 트랜지스터 MN3가 턴온되어 있어도 제2엔모오스 트랜지스터 MN4의 문턱전압 이상이 되어야 전류가 흐르게 되므로 IN1의 레벨이 그라운드보다 얼마간 높아져도 입력핀에 전류는 흐르지 않는다.

도 3은 도 2a 및 도 2b의 전원 리셋회로의 상세회로도이다. 도 3을 참조하면, 외부전원전압 VDD 단자에 소오스가 접속되며 게이트와 드레인이 다이오드 접속된 피모오스 트랜지스터 MP5와, 소오스가 접지전압 VSS 단자에 접속되며 드레인이 상기 피모오스 트랜지스터 MP5의 드레인과 접속되고 게이트가 외부전원전압 VDD 단자에 접속되는 엔모오스 트랜지스터 MN6과, 상기 피모오스 트랜지스터 MP5 및 엔모오스 트랜지스터 MN6의 드레인에 입력단이 공통접속되며 반전된 신호를 출력하는 인버터 T12 및 인버터 T13과, 일입력단이 인버터 T14 및 지연회로 17을 통하여 접속되며 타입력단이 상기 인버터 T13에 접속되어 반전논리곱한 신호를 출력하는 낸드게이트(NAND Gate) 15와, 상기 낸드게이트 15의 출력단에 입력단이 접속되어 반전된 신호를 출력하여 상기 전원 리셋신호 PWRESET를 펄스 신호로 출력하는 인버터 T15로 구성되어 있다. 이러한 전원 리셋(Reset)회로는 전원이 온(ON)될 때 그것을 감지하여 펄스(pulse)를 만드는데 상기 인버터들과 낸드게이트 15는 일반적인 펄스발생회로를 보여준다.

도 4a 및 도 4b 각각은 종래 기술 및 본 발명의 시간에 따른 전압 비교도이다. 도 4a를 참조하면, 전원 리셋신호 PWRESET가 논리 하이상태의 펄스로 발생되어 알 수 없는 레벨로 있던 IN0은 이 펄스 구간동안 논리 하이로 고정됨을 보여준다. 도 4b를 참조하면, IN1 입력이 NC일 때 전원이 온(ON)되면 그 신호를 감지하여 전원 리셋신호 PWRESET가 논리 하이상태의 펄스 신호가 되어 알 수 없는 레벨로 있던 IN1은 이 펄스 구간동안 논리 로우로 고정되고 펄스 구간후에는 논리 로우로 고정된 IN1 신호가 계속 논리 로우로 래치되어 유지됨을 보여준다.

도 5a 및 도 5b 각각은 종래 기술 및 본 발명의 전압에 따른 전류 비교도이다. 도 5a를 참조하면, IN0로부터의 신호를 논리 하이로 고정시켜 사용할 경우 IN0 레벨이 외부전원전압 VDD보다 낮을 경우, 종래기술의 특성곡선 A에서와 같이 전류가 흐르지만 본 발명의 특성곡선 B에서는 IN0의 레벨이 외부전원전압 VDD보다 얼마간 낮아져도 입력핀에 전류가 흐르지 않음을 보여준다. 예를들면 2.5V에서 여전히 종래기술 곡선 A에서는 24정도의 전류가 흐르고 있지만 본 발명의 곡선 B에서는 0에 가까운 거의 전류가 흐르지 않음을 보여준다. 도 5b를 참조하면, IN1 신호를 논리 하이로 고정시켜 사용할 경우 종래기술 곡선 A'에서와 같이 계속 전류가 흐르지만 여기서는 입력핀 INO에 전류가 흐르지 않고 IN1 레벨이 감소하여 전류가 흐르지 않는다. 한편 IN1 신호를 논리 로우로 고정시켜 사용할 경우 IN1 레벨이 그라운드(Ground)보다 높을 경우 종래기술 곡선 A'에서 보이는 바와 같은 전류가 흐르지만 본 발명의 곡선 B'에서는 IN1의 레벨이 그라운드보다 얼마간 높아져도 입력핀에 전류는 흐르지 않는다.

상기한 본 발명에 따르면, 입력핀 비접속 옵션을 구현할 때 전원 리셋회로를 사용하여 입력레벨을 논리 하이 또는 논리 로우로 고정시켜주고 이 고정된 레벨을 래치하여 유지하고, 입력레벨이 비접속이 아니고 논리 하이 또는 논리 로우로 사용할 경우 직류 전류가 흐르는 것을 방지하여 입력핀 누설 전류가 흐르는 것을 방지할 수 있는 효과가 있다.

Claims (6)

1. 입력핀의 비접속시 상기 입력핀 레벨을 논리 하이로 고정시켜 동작시키는 반도체 메모리 장치에 있어서, 전원이 인가되면 그 신호를 감지하여 논리 하이 레벨의 펄스 신호를 만드는 전원 리셋회로와, 제1인버터를 통한 상기 펄스 신호가 게이트로 입력되며 드레인이 상기 입력핀과 접속되는 제1피모오스 트랜지스터와 소오스가 외부전원전압단자에 접속되며 드레인이 상기 제1피모오스 트랜지스터의 소오스와 접속되어 다이오드 접속을 이루는 제2피모오스 트랜지스터와 상기 제2피모오스 트랜지스터의 소오스와 소오스가 접속되며 드레인이 상기 입력핀에 접속되는 제3피모오스 트랜지스터와 상기 입력핀과 입력단이 접속되며 상기 제3피모오스 트랜지스터의 게이트와 출력단이 접속되는 제2인버터로 구성되어 상기 펄스 신호가 인에이블되는 동안 상기 입력핀의 레벨을 논리 하이로 셋팅하기 위한 입력핀 제어회로를 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제2피모오스 트랜지스터가 전원전압 레벨을 강하시키거나 상기 입력핀의 레벨에 따른 전류의 흐름을 방지하기 위하여 한 개 이상 직렬접속됨을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 입력핀 제어회로는 상기 입력핀의 레벨을 논리 하이로 계속 유지함을 특징으로 하는 반도체 메모리 장치.
4. 입력핀이 비접속시 상기 입력핀 레벨을 논리 로우로 고정시켜 동작시키는 반도체 메모리 장치에 있어서, 전원이 인가되면 그 신호를 감지하여 논리 하이 레벨의 펄스 신호를 만드는 전원 리셋회로와, 상기 펄스 신호가 게이트로 입력되며 드레인이 상기 입력핀과 접속되고 소오스가 접지전압단자에 접속되는 제1엔모오스 트랜지스터와 소오스가 접지전압단자에 접속되며 게이트와 드레인이 다이오드 접속되는 제2엔모오스 트랜지스터와 상기 입력핀에 입력단이 접속되어 반전을 위한 인버터와 상기 제2엔모오스 트랜지스터의 드레인과 소오스가 접속되며 드레인이 상기 입력핀에 접속되며 상기 인버터의 출력단에 게이트가 접속되는 제3엔모오스 트랜지스터로 구성되어 상기 펄스 신호가 인에이블되는 동안 상기 입력핀의 레벨을 논리 로우로 셋팅하기 위한 입력핀 제어회로를 구비함을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 제2엔모오스 트랜지스터가 전원전압 레벨을 강하시키거나 상기 입력핀의 레벨에 따른 전류의 흐름을 방지하기 위하여 한 개 이상 직렬접속됨을 특징으로 하는 반도체 메모리 장치.
6. 제4항에 있어서, 상기 입력핀 제어회로는 상기 입력핀의 레벨을 논리 로우로 계속 유지함을 특징으로 하는 반도체 메모리 장치.