KR100277866B1 - 반도체 소자의 출력 드라이버 - Google Patents

반도체 소자의 출력 드라이버 Download PDF

Info

Publication number
KR100277866B1
KR100277866B1 KR1019980044552A KR19980044552A KR100277866B1 KR 100277866 B1 KR100277866 B1 KR 100277866B1 KR 1019980044552 A KR1019980044552 A KR 1019980044552A KR 19980044552 A KR19980044552 A KR 19980044552A KR 100277866 B1 KR100277866 B1 KR 100277866B1
Authority
KR
South Korea
Prior art keywords
pmos transistor
node
gate
voltage
bulk
Prior art date
Application number
KR1019980044552A
Other languages
English (en)
Other versions
KR20000026835A (ko
Inventor
최견규
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980044552A priority Critical patent/KR100277866B1/ko
Publication of KR20000026835A publication Critical patent/KR20000026835A/ko
Application granted granted Critical
Publication of KR100277866B1 publication Critical patent/KR100277866B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 출력 라인의 전압이 공급 전압보다 높을 때 발생하는 래치 업(Latch-up)을 방지할 수 있도록한 반도체 소자의 출력 드라이버에 관한 것으로,제 1 입력 신호(DO)가 드레인에 입력되는 제 1 NMOS 트랜지스터(MN1), 출력 신호(Dout)가 게이트에 입력되고 드레인에 제 1 입력 신호(DO)가 인가되는 제 1 PMOS 트랜지스터(MP1)와;상기 제 1 NMOS 트랜지스터(MN1)의 소오스가 연결되는 노드 A에 소오스가 연결되고 드레인이 출력 단자(Dout)에 연결되는 제 2 PMOS 트랜지스터(MP2)와;드레인이 PMOS 트랜지스터의 벌크 노드에 연결되는 제 3 PMOS 트랜지스터(MP3),소오스가 제 3 PMOS 트랜지스터(MP3)의 게이트에 연결되는 제 4 PMOS 트랜지스터(MP4),제 3 PMOS 트랜지스터(MP3)의 게이트와 제 4 PMOS 트랜지스터(MP4)의 소오스가 연결된 노드 C에 게이트와 드레인이 연결되는 제 5 PMOS 트랜지스터(MP5)로 이루어져 벌크 노드의 턴온을 제어하는 제 1 벌크 노드 턴온 제어부와;드레인이 PMOS 트랜지스터의 벌크 영역에 연결되는 제 7 PMOS 트랜지스터(MP7),게이트와 드레인이 공통으로 제 7 PMOS 트랜지스터(MP7)의 게이트에 연결되는 제 6 PMOS 트랜지스터(MP6)로 이루어져 벌크 노드의 턴온을 제어하는 제 2 벌크 노드 턴온 제어부 를 포함하여 구성된다.

Description

반도체 소자의 출력 드라이버
본 발명은 반도체 소자의 출력 드라이버에 관한 것으로, 특히 출력 라인의 전압이 공급 전압보다 높을 때 발생하는 래치 업(Latch-up)을 방지할 수 있도록한 반도체 소자의 출력 드라이버에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 출력 드라이버에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 출력 드라이버의 회로 구성도이다.
종래 기술의 출력 드라이버는 두 개의 제 1,2 입력 신호(DO)(DOB)를 받아 출력 신호(Dout)으로 출력하는 것으로, 먼저 게이트에 전원 전압(Vdd)이 인가되고 제 1 입력 신호(DO)가 드레인에 입력되는 제 1 NMOS 트랜지스터(MN1), 출력 신호(Dout)가 게이트에 입력되고 드레인에 제 1 입력 신호(DO)가 인가되는 제 1 PMOS 트랜지스터(MP1)와, 상기 제 1 NMOS 트랜지스터(MN1),제 1 PMOS 트랜지스터(MP1)의 소오스가 공통으로 연결된 노드A(node A)에 게이트가 연결되고 소오스에 전원 전압이 공급되는 제 2 PMOS 트랜지스터(MP2)와, 드레인과 게이트에 공통으로 전원 전압이 인가되는 제 2 NMOS 트랜지스터(MN2)와, 노드 A에 게이트가 연결되고 소오스에 전원 전압이 인가되는 제 3 PMOS 트랜지스터(MP3)와, 게이트에 전원 전압이 인가되고 소오스가 노드 A에 연결되고 드레인이 출력 단자(Dout)에 연결되는 제 4 PMOS 트랜지스터(MP4)와, 상기 제 2 PMOS 트랜지스터(MP2)의 드레인,제 2 NMOS 트랜지스터(MN2)의 소오스가 연결된 노드 B(node B)에 드레인이 연결되고 소오스에는 전원 전압이 공급되고 게이트는 출력 단자(Dout)에 연결되는 제 5 PMOS 트랜지스터(MP5)와, 게이트가 제 5 PMOS 트랜지스터(MP5)의 게이트와 공통으로 전원 전압 단자에 연결되고 소오스는 노드 B에 연결되어 드레인이 출력 단자(Dout)에 연결되는 제 6 PMOS 트랜지스터(MP6)와, 게이트에 제 2 입력 신호(DOB)가 인가되고 소오스가 접지 단자에 연결되어 드레인이 제 3 PMOS 트랜지스터(MP3)의 드레인과 공통으로 출력 단자(Dout)에 연결되는 제 3 NMOS 트랜지스터(MN3)로 구성된다.
이와 같은 출력 회로에서 제 1,3,4,5,6 PMOS 트랜지스터(MP1)(MP3) (MP4)(MP5)(MP6)의 벌크 노드는 N-well인 노드 B에 연결된다.
이와 같은 종래 기술의 CMOS 출력 드라이버의 데이터 출력 동작은 다음과 같다.
출력 드라이버는 3-상태 버퍼(tri-state buffer)로 동작한다.
3-상태 버퍼는 로직 High, 로직 Low와 High 임피던스의 출력 상태를 갖는다.
제 1,2 입력 신호(DO)(DOB)가 모두 로직 High일 때 출력 신호(Dout)는 로직 Low가되고, 제 1,2 입력 신호(DO)(DOB)가 모두 로직 Low일 때 출력 신호(Dout)는 로직 High 상태가 된다.
그리고 제 1 입력 신호(DO)가 로직 High, 제 2 입력 신호(DOB)가 로직 Low일 때 출력 신호(Dout)는 로직 High 상태가 된다.
그리고 제 1 입력 신호(DO)가 로직 Low, 제 2 입력 신호(DOB)가 로직 High일때는 제 3 PMOS트랜지스터(MP3)와 제 3 NMOS 트랜지스터(MN3)가 모두 턴 온되어 전원 전압(Vdd)과 접지전압(Vss)가 쇼트(short)상태가 되어 이러한 입력 조건은 존재하지 않는다.
이와 같은 종래 기술의 출력 드라이버의 동작을 더 상세히 설명하면 다음과같다.
제 1,2 입력 신호(DO)(DOB)가 모두 로직 High일때는 제 3 PMOS 트랜지스터(MP3)는 턴 오프되고 제 3 NMOS 트랜지스터(MN3)는 턴 온되어 출력 신호(Dout)는 로직 Low가된다.
로직 Low의 출력 신호(Dout)는 제 1 PMOS 트랜지스터(MP1)를 턴 온시켜 Vdd - Vt(MP1)였던 노드 A의 전압을 Vdd까지 상승시킨다. 이는 제 5 PMOS 트랜지스터(MP5)를 턴 온시켜 PMOS 트랜지스터들의 벌크 노드가 되는 노드 B의 전압이 Vdd 레벨이 되도록한다.
제 1,2 입력 신호(DO)(DOB)가 모두 Low일 경우에는 노드 A는 로직 Low가되어 제 2 PMOS 트랜지스터(MP2)를 턴 온시켜 PMOS 트랜지스터들의 벌크 노드를 Vdd 레벨이 되도록한다. 이는 제 3 PMOS 트랜지스터(MP3)를 턴 온시켜 출력 신호(Dout)를 로직 High 상태로 만들고 제 3 NMOS 트랜지스터(MN3)가 턴 오프 상태가 되도록한다.
출력 신호(Dout)가 High가 되면 제 1,4,5,6 PMOS 트랜지스터(MP1)(MP4)(MP5)(MP6)는 모두 턴 오프된다.
그리고 제 1 입력 신호(DO)가 로직 High, 제 2 입력 신호(DOB)가 로직 Low일 때 노드 A는 Vdd - Vt(MN1)이되고 이때, 제 1 NMOS 트랜지스터(MN1)의 문턱 전압(Vt(N1))은 Low 레벨의 문턱 전압으로 제 3 PMOS 트랜지스터(MP3)의 문턱 전압보다 낮아야 한다.
이때, PMOS 트랜지스터들의 벌크 노드의 전압 레벨은 제 2 NMOS트랜지스터(MN2)에 의해 Vdd - Vt(MN2)가 된다. 이때, 제 2 NMOS 트랜지스터(MN2)의 문턱 전압(Vt(MN2))도 Low 레벨이 된다.
일반적으로 집적 회로(IC)와 데이터 입출력 시스템은 같은 전압으로 동작하지만, 경우에 따라서는 집적 회로는 3.3V 입출력 시스템은 5V와 같이 다른 전압으로 동작할 수도 있다.
이때는 출력 전압(Dout)이 집적 회로의 공급 전압보다 높아지고 CMOS 출력 드라이버에 구성되는 PMOS트랜지스터의 PN 다이오드가 턴 온되어 래치 업에 걸릴 수 있다.
이와 같은 경우가 아니라도 출력 신호(Dout)의 전압 레벨이 외부 환경으로 인하여 집적 회로의 공급 전압보다 높아져서 CMOS 출력 드라이버를 구성하는 PMOS 트랜지스터의 PN 다이오드를 턴 온시켜 래치 업에 걸릴 수 있다.
예를들면, High 임피던스 상태인 경우(DO = High, DOB = Low)에 출력 전압은 Vdd보다 높아 질 수 있다.
그리고 , (여기서, VTP는 드라이버를 구성하는 제 1,2,4,5,6 PMOS 트랜지스터(MP1)(MP2)(MP4)(MP5)(MP6)의 문턱 전압)일 경우 제 5 PMOS 트랜지스터(MP5)가 턴 온되어 제 1,2,3,4,5,6 PMOS 트랜지스터(MP1)(MP2)(MP3)(MP4)(MP5)(MP6)들의 벌크 노드 전압은 Vdd가 되어 벌크에 순방향 바이어스(forward bias0가 걸리는 것을 방지한다.
일 경우는 제 1,4,5,6 PMOS 트랜지스터(MP1)(MP4)(MP5)(MP6)가 턴 오프되어 출력 드라이버를 구성하는 PMOS 트랜지스터들의 벌크 전압은 Vdd - Vt(MN2)가 된다.
그리고 일 경우는 제 1,6 PMOS 트랜지스터(MP1)(MP6)가 턴 오프되어 노드 A와 벌크 노드 전압은 출력 신호(Dout)의 전압과 같게되어 벌크에 순방향 바이어스(forward bias)가 걸리는 것을 막아준다.
이때, 노드 A의 전압은 출력 신호(Dout)의 전압 레벨과 같도록해주는 이유는 제 3 PMOS 트랜지스터(MP3)가 턴온되는 것을 방지하기 위해서이다.
이와 같은 종래 기술의 반도체 소자의 출력 드라이버는 데이터 출력 동작에서 다음과 같은 문제가 있다.
첫째, 출력신호(Dout)의 전압이 인 경우 벌크 노드의 전압 레벨은 Vdd - Vt(MN2)이 된다. 이 경우 Dout과 벌크의 전압차는 가 된다.
만약 이 전압 차이가 PN 다이오드의 순방향 바이어스 전압보다 높으면 제 3 PMOS 트랜지스터(MP3)의 PN 다이오드가 턴 온되어 래치 업에 걸리게 된다.
Vt(MN2)의 레벨이 Low이지만 는 제 3 PMOS 트랜지스터(MP3)의 PN 다이오드를 턴 온시키기에 충분한 전압이 된다.
본 발명은 이와 같이 출력 드라이버를 구성하는 PMOS 트랜지스터의 벌크 전압의 제어가 이루어지지않아 발생하는 래치 업 문제를 해결하기 위한 것으로, 출력 라인의 전압이 공급 전압보다 높을 때 발생하는 래치 업(Latch-up)을 방지할 수 있도록한 반도체 소자의 출력 드라이버를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 출력 드라이버의 회로 구성도
도 2는 본 발명에 따른 출력 드라이버의 회로 구성도
도면의 주요부분에 대한 부호의 설명
21. 제 1 벌크 다이오드 턴온 제어부
22. 제 2 벌크 다이오드 턴온 제어부
MN1,MN2 : 제 1,2 NMOS 트랜지스터
MP1,MP2,MP3,MP4,MP5,MP6,MP7,MP8 : 제 1,2,3,4,5,6,7,8 PMOS 트랜지스터
출력 드라이버를 구성하는 PMOS 트랜지스터들의 벌크 잔압을 제어하여 출력 라인의 전압이 공급 전압보다 높을 때 발생하는 래치 업(Latch-up)을 방지할 수 있도록한 본 발명의 반도체 소자의 출력 드라이버는 제 1 입력 신호(DO)가 드레인에 입력되는 제 1 NMOS 트랜지스터(MN1), 출력 신호(Dout)가 게이트에 입력되고 드레인에 제 1 입력 신호(DO)가 인가되는 제 1 PMOS 트랜지스터(MP1)와;상기 제 1 NMOS 트랜지스터(MN1)의 소오스가 연결되는 노드 A에 소오스가 연결되고 드레인이 출력 단자(Dout)에 연결되는 제 2 PMOS 트랜지스터(MP2)와;드레인이 PMOS 트랜지스터의 벌크 노드에 연결되는 제 3 PMOS 트랜지스터(MP3),소오스가 제 3 PMOS 트랜지스터(MP3)의 게이트에 연결되는 제 4 PMOS 트랜지스터(MP4),제 3 PMOS 트랜지스터(MP3)의 게이트와 제 4 PMOS 트랜지스터(MP4)의 소오스가 연결된 노드 C에 게이트와 드레인이 연결되는 제 5 PMOS 트랜지스터(MP5)로 이루어져 벌크 노드의 턴온을 제어하는 제 1 벌크 노드 턴온 제어부와;드레인이 PMOS 트랜지스터의 벌크 영역에 연결되는 제 7 PMOS 트랜지스터(MP7),게이트와 드레인이 공통으로 제 7 PMOS 트랜지스터(MP7)의 게이트에 연결되는 제 6 PMOS 트랜지스터(MP6)로 이루어져 벌크 노드의 턴온을 제어하는 제 2 벌크 노드 턴온 제어부와;게이트가 노드 A에 연결되고 드레인이 출력 단자에 연결되는 제 8 PMOS 트랜지스터(MP8),게이트에 제 2 입력 신호(DOB)가 인가되고 드레인이 출력 단자에 연결되는 제 2 NMOS 트랜지스터(MN2)를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 출력 드라이버에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 출력 드라이버의 회로 구성도이다.
본 발명에 따른 반도체 소자의 출력 드라이버는 두 개의 제 1,2 입력 신호(DO)(DOB)를 받아 출력 신호(Dout)으로 출력하는 것으로, 먼저 게이트에 전원 전압(Vdd)이 인가되고 제 1 입력 신호(DO)가 드레인에 입력되는 제 1 NMOS 트랜지스터(MN1), 출력 신호(Dout)가 게이트에 입력되고 드레인에 제 1 입력 신호(DO)가 인가되는 제 1 PMOS 트랜지스터(MP1)와, 게이트가 전원 전압 단자에 연결되고 소오스에 제 1 NMOS 트랜지스터(MN1)의 소오스가 연결되는 노드 A에 연결되고 드레인이 출력 단자(Dout)에 연결되는 제 2 PMOS 트랜지스터(MP2)와, 소오스가 전원 전압 단자에 연결되고 드레인이 PMOS 트랜지스터의 벌크 노드(B 노드)에 연결되는 제 3 PMOS 트랜지스터(MP3)와, 출력 단자에 게이트와 드레인이 연결되고 소오스가 제 3 PMOS 트랜지스터(MP3)의 게이트에 연결되는 제 4 PMOS 트랜지스터(MP4)와, 제 3 PMOS 트랜지스터(MP3)의 게이트와 제 4 PMOS 트랜지스터(MP4)의 소오스가 연결된 노드 C에 게이트와 드레인이 연결되고 소오스가 출력 단자에 연결되는 제 5 PMOS 트랜지스터(MP5)와, 드레인이 PMOS 트랜지스터의 벌크 영역에 연결되고 소오스가 출력 단자에 연결되는 제 7 PMOS 트랜지스터(MP7)와, 소오스가 전원 전압 단자에 연결되고 게이트와 드레인이 공통으로 제 7 PMOS 트랜지스터(MP7)의 게이트에 연결되는 제 6 PMOS 트랜지스터(MP6)와, 소오스에 전원 전압이 인가되고 게이트가 노드 A에 연결되고 드레인이 출력 단자에 연결되는 제 8 PMOS 트랜지스터(MP8)와, 상기 제 8 PMOS 트랜지스터(MP8)의 드레인과 출력 단자에 공통으로 드레인이 연결되고 게이트에는 제 2 입력 신호(DOB)가 인가되고 소오스는 접지 단자에 연결되는 제 2 NMOS 트랜지스터(MN2)로 구성된다.
여기서, 출력 드라이버를 구성하는 PMOS 트랜지스터들은 벌크 노드인 B 노드에 한쪽 전극들이 공통으로 연결된다.
그리고 제 3,4,5 PMOS 트랜지스터(MP3)(MP4)(MP5)가 출력 신호(Dout)의 레벨이 0V보다 크고 보다 작을때와 출력 신호(Dout)의 전압 크기가 보다 크고 Vdd보다 작을 때 제 3 PMOS 트랜지스터(MP3)의 게이트 전압이 ~ 의 범위에 있도록하여 벌크 노드에 Vdd 전압이 공급될수 있도록하는 제 1 벌크 노드 턴온 제어부(21)이고, 제 6,7 PMOS 트랜지스터(MP6)(MP7)가 출력 신호(Dout)의 전압 크기가 Vdd보다 클 때 제 7 PMOS 트랜지스터(MP7)의 게이트 전압이 Vdd - Vt(MP6)범위에 있도록하여 벌크 노드에 Vdd보다 큰 출력 신호(Vout)의 전압이 공급되도록 하는 제 2 벌크 노드 턴온 제어부(22)이다.
이와 같은 본 발명에 따른 출력 드라이버의 데이터 출력 동작은 다음과 같다.
먼저, 제 1,2 입력 신호(DO)(DOB)가 모두 로직 High가 되면 제 2 NMOS 트랜지스터(MN2)가 턴 온되어 노드 A는 로직 High가 되어 제 8 PMOS 트랜지스터(MP8)을 턴 오프시켜 출력 신호(Dout)는 로직 Low가 된다.
이때, 노드 C의 전압 레벨은 Vt(MP4)가 된다.
따라서, 제 3 PMOS 트랜지스터(MP3)가 턴 온되어 PMOS 트랜지스터의 벌크가되는 노드 B의 전압 레벨은 Vdd가 되어 제 8 PMOS 트랜지스터(MP8)의 PN 다이오드에 순방향 바이어스가 걸리지 않는다. 이때, 제 1 PMOS 트랜지스터(MP1)도 턴 온되어 노드 A의 전압은 Vdd가 된다.
그리고 제 1,2 입력 신호(DO)(DOB)가 모두 로직 Low가 되면 노드 A는 로직 Low가 되고 제 8 PMOS 트랜지스터(MP8)는 턴 온되고 제 2 NMOS 트랜지스터(MN2)는 턴 오프되어 출력 신호(Dout)는 Vdd 레벨 즉, 로직 High 레벨이 된다.
이때, 노드 C의 전압은 Dout - Vt(MP5) = Vdd - Vt(MP5)가 되어 제 3 PMOS 트랜지스터(MP3)는 턴 온되어 노드 B(N-Well)의 전압은 Vdd의 레벨이된다.
여기서, 제 3 PMOS 트랜지스터(MP3)는 제 4,5 PMOS 트랜지스터(MP4)(MP5)보다 낮은 문턱전압을 갖는 트랜지스터를 사용한다.
그리고 노드 D의 전압은 Vdd - Vt(MP6), 여기서 Vt(MP6)는 제 6 PMOS 트랜지스터(MP6)의 문턱 전압이다.
상기 제 6 PMOS 트랜지스터(MP6)는 제 7 PMOS 트랜지스터(MP7)보다 낮은 문턱 전압을 갖는다. 따라서, 제 7 PMOS 트랜지스터(MP7)는 턴 오프 상태가 된다.
또한, 제 1 입력 신호(DO)가 High이고, 제 2 입력 신호(DOB)가 Low 이면 출력 신호(Dout)는 High 임피던스 상태가 된다.
이와 같은 데이터 출력 동작을 출력 신호(Dout)의 전압 범위에 따라서 구분하여 설명하면 다음과 같다.
첫째, 출력 신호(Dout)의 레벨이 0V보다 크고 보다 작으면 제 3 PMOS 트랜지스터가 턴 온되어 노드 B(PMOS 트랜지스터의 벌크)의 전압은 Vdd가 되기 때문에 벌크 다이오드는 턴 온되지 않는다.
여기서, VTP는 제 3,6 PMOS 트랜지스터들을 제외한 PMOS 트랜지스터들의 문턱 전압을 말한다.
둘째, 출력 신호(Dout)의 전압 크기가 보다 크고 Vdd보다 작을때는 노드 C의 전압이 보다 크고 보다 작기 때문에 제 3 PMOS 트랜지스터(MP3)가 턴 온되어 노드 B의 전압은 Vdd가 되어 역시 벌크 다이오드는 턴 온되지 않는다.
셋째, 출력 신호(Dout)의 전압 크기가 Vdd보다 클때는 노드 D의 전압이 Vdd - Vt(MP6)이기 때문에 제 7 PMOS 트랜지스터(MP7)가 턴 온되어 노드 B의 전압은 출력 신호(Dout)의 전압 크기와 같기 때문에 벌크 다이오드는 턴 온되지 못한다.
이와 같은 데이터 출력 동작에서 보면, PMOS 트랜지스터들의 벌크 전압은 출력 신호(Dout)의 전압에 따라 출력 드라이버의 PN 다이오드에 순방향 바이어스가 걸리지 않도록하는 것을 알 수 있다.
이는 CMOS 프로세스에서 발생할 수 있는 래치 업 현상의 발생을 억제한다.
이와 같은 본 발명에 따른 반도체 소자의 출력 드라이버는 PMOS 트랜지스터의 벌크 전압을 출력 전압에 따라서 변하도록 제어하므로써 벌크 다이오드에 순방향 바이어스가 걸리는 것을 막아 CMOS 프로세스에서 발생하는 래 치업 현상의 발생을 억제한다.
이는 소자의 데이터 출력 동작을 안정화하여 신뢰성을 높이는 효과가 있다.

Claims (7)

  1. 제 1 입력 신호(DO)가 드레인에 입력되는 제 1 NMOS 트랜지스터(MN1), 출력 신호(Dout)가 게이트에 입력되고 드레인에 제 1 입력 신호(DO)가 인가되는 제 1 PMOS 트랜지스터(MP1)와;
    상기 제 1 NMOS 트랜지스터(MN1)의 소오스가 연결되는 노드 A에 소오스가 연결되고 드레인이 출력 단자(Dout)에 연결되는 제 2 PMOS 트랜지스터(MP2)와;
    드레인이 PMOS 트랜지스터의 벌크 노드에 연결되는 제 3 PMOS 트랜지스터(MP3),소오스가 제 3 PMOS 트랜지스터(MP3)의 게이트에 연결되는 제 4 PMOS 트랜지스터(MP4),제 3 PMOS 트랜지스터(MP3)의 게이트와 제 4 PMOS 트랜지스터(MP4)의 소오스가 연결된 노드 C에 게이트와 드레인이 연결되는 제 5 PMOS 트랜지스터(MP5)로 이루어져 벌크 노드의 턴온을 제어하는 제 1 벌크 노드 턴온 제어부와;
    드레인이 PMOS 트랜지스터의 벌크 영역에 연결되는 제 7 PMOS 트랜지스터(MP7),게이트와 드레인이 공통으로 제 7 PMOS 트랜지스터(MP7)의 게이트에 연결되는 제 6 PMOS 트랜지스터(MP6)로 이루어져 벌크 노드의 턴온을 제어하는 제 2 벌크 노드 턴온 제어부와;
    게이트가 노드 A에 연결되고 드레인이 출력 단자에 연결되는 제 8 PMOS 트랜지스터(MP8),게이트에 제 2 입력 신호(DOB)가 인가되고 드레인이 출력 단자에 연결되는 제 2 NMOS 트랜지스터(MN2)를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  2. 제 1 항에 있어서, 제 1 벌크 노드 턴온 제어부는 출력 신호(Dout)의 레벨이 0V보다 크고 보다 작을때와 출력 신호(Dout)의 전압 크기가 보다 크고 Vdd보다 작을 때 제 3 PMOS 트랜지스터(MP3)의 게이트 전압이 ~ 의 범위에 있도록하여 벌크 노드에 Vdd 전압이 공급될수 있도록하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  3. 제 1 항에 있어서, 제 2 벌크 노드 턴온 제어부는 출력 신호(Dout)의 전압 크기가 Vdd보다 클 때 제 7 PMOS 트랜지스터(MP7)의 게이트 전압이 Vdd - Vt(MP6)범위에 있도록하여 벌크 노드에 Vdd보다 큰 출력 신호(Vout)의 전압이 공급되도록 하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  4. 제 1 항에 있어서, 출력 드라이버를 구성하는 PMOS 트랜지스터들은 벌크 노드에 한쪽 전극들이 공통으로 연결되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  5. 제 1 항에 있어서, 제 1,2 입력 신호(DO)(DOB)가 모두 로직 High가 되면 제 2 NMOS 트랜지스터(MN2)가 턴 온되어 노드 A는 로직 High가 되어 제 8 PMOS 트랜지스터(MP8)을 턴 오프시켜 출력 신호(Dout)는 로직 Low가 되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  6. 제 1 항에 있어서, 제 1,2 입력 신호(DO)(DOB)가 모두 로직 Low가 되면 노드 A는 로직 Low가 되고 제 8 PMOS 트랜지스터(MP8)는 턴 온되고 제 2 NMOS 트랜지스터(MN2)는 턴 오프되어 출력 신호(Dout)는 Vdd 레벨이 되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  7. 제 1 항에 있어서, 제 1 입력 신호(DO)가 High이고, 제 2 입력 신호(DOB)가 Low 이면 출력 신호(Dout)는 High 임피던스 상태가 되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
KR1019980044552A 1998-10-23 1998-10-23 반도체 소자의 출력 드라이버 KR100277866B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980044552A KR100277866B1 (ko) 1998-10-23 1998-10-23 반도체 소자의 출력 드라이버

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980044552A KR100277866B1 (ko) 1998-10-23 1998-10-23 반도체 소자의 출력 드라이버

Publications (2)

Publication Number Publication Date
KR20000026835A KR20000026835A (ko) 2000-05-15
KR100277866B1 true KR100277866B1 (ko) 2001-02-01

Family

ID=19555144

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980044552A KR100277866B1 (ko) 1998-10-23 1998-10-23 반도체 소자의 출력 드라이버

Country Status (1)

Country Link
KR (1) KR100277866B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112382325B (zh) * 2020-12-11 2024-03-05 北京中科芯蕊科技有限公司 一种亚阈值sram读写辅助电路

Also Published As

Publication number Publication date
KR20000026835A (ko) 2000-05-15

Similar Documents

Publication Publication Date Title
US5736869A (en) Output driver with level shifting and voltage protection
US7205820B1 (en) Systems and methods for translation of signal levels across voltage domains
US7501876B2 (en) Level shifter circuit
US8643425B2 (en) Level shifter circuit
US7372765B2 (en) Power-gating system and method for integrated circuit devices
KR100733407B1 (ko) 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
US6724226B2 (en) Signal transmission circuit capable of tolerating high-voltage input signal
US20060279346A1 (en) Semiconductor integrated circuit
EP1603239B1 (en) A voltage tolerant input protection circuit for buffer
KR100363381B1 (ko) 반도체 칩, 반도체 인터페이스 회로, 반도체 칩의 회로보호 방법 및 그 보호 회로
US7656210B2 (en) Semiconductor integrated circuit
KR20100014730A (ko) 3볼트 어시스트를 갖는 5볼트 허용 집적회로 신호 패드
TWI528718B (zh) 輸出緩衝器
US6313661B1 (en) High voltage tolerant I/O buffer
JPH0865135A (ja) 出力バッファ回路
KR20080021176A (ko) 시스템 초기 전압 공급시 또는 슬립모드시 고정된 값을갖는 입/출력 장치
KR20180061862A (ko) 플로팅 n웰 회로 및 이를 포함하는 전자 소자
KR100277866B1 (ko) 반도체 소자의 출력 드라이버
KR100391991B1 (ko) 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치
KR20190085305A (ko) 입출력 회로 및 이를 포함하는 전자 소자
US20110032028A1 (en) Voltage variation reducing circuit and semiconductor device using the same
US6184715B1 (en) Bus-hold input circuit adapted for receiving input signals with voltage levels higher than the voltage supply thereof
JP4469798B2 (ja) 集積回路装置、およびインバータ段の出力で出力信号を駆動するための方法
KR100732432B1 (ko) 반도체 집적 회로
KR100253647B1 (ko) 전력감소회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081006

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee