KR100806120B1

KR100806120B1 - 내부 전원전압 발생회로 및 내부 전원전압 발생방법

Info

Publication number: KR100806120B1
Application number: KR1020060079224A
Authority: KR
Inventors: 민영선
Original assignee: 삼성전자주식회사
Priority date: 2006-08-22
Filing date: 2006-08-22
Publication date: 2008-02-22
Also published as: US20080052547A1; US8151123B2

Abstract

파워-업 모드 및 딥 파워-다운 탈출 모드에서 내부 초기화 신호의 유지시간이 충분히 길게 유지할 수 있는 내부 전원전압 발생회로가 개시된다. 내부 전원전압 발생회로는 내부 전원전압 전처리부, 내부 전원전압 발생부, 및 초기화 신호 발생부를 포함한다. 내부 전원전압 전처리부는 파워-업 모드 및 딥 파워-다운 탈출 모드에서 외부 전원전압에 응답하여 제 1 내부 전원전압을 발생시켜 제 1 노드에 제공하고, 제 1 내부 전원전압의 천이시간을 결정하는 피드백 회로를 가진다. 내부 전원전압 발생부는 외부 전원전압에 응답하여 안정된 제 2 내부 전원전압을 발생시켜 제 1 노드에 제공한다. 초기화 신호 발생부는 상기 제 1 내부 전원전압 및 제 2 내부 전원전압에 응답하여 내부 초기화 신호를 발생시킨다. 따라서, 내부 전원전압 발생회로는 내부회로에 포함되어 있는 논리회로들을 완전히 리셋시킬 수 있고 노이즈를 줄일 수 있다.

Description

내부 전원전압 발생회로 및 내부 전원전압 발생방법{CIRCUIT AND METHOD OF GENERATING AN INTERNAL SUPPLY VOLTAGE}

도 1은 본 발명의 하나의 실시예에 따른 내부 전원전압 발생회로를 나타내는 회로도이다.

도 2는 도 1의 내부 전원전압 발생회로에 포함되어 있는 내부 전원전압 전처리부의 제 1 실시예를 나타내는 회로도이다.

도 3은 도 1의 내부 전원전압 발생회로에 포함되어 있는 내부 전원전압 발생부의 하나의 실시예를 나타내는 회로도이다.

도 4는 도 1의 내부 전원전압 발생회로에 포함되어 있는 초기화 신호 발생회로의 하나의 실시예를 나타내는 회로도이다.

도 5는 도 2의 내부 전원전압 전처리부의 주요 부분의 파형을 나타내는 타이밍도이다.

도 6은 종래 기술과 본 발명에 따른 내부 전원전압 및 내부 초기화 신호의 파형을 함께 나타낸 도면이다.

도 7은 도 1의 내부 전원전압 발생회로에 포함되어 있는 내부 전원전압 전처리부의 제 2 실시예를 나타내는 회로도이다.

도 8은 도 1의 내부 전원전압 발생회로에 포함되어 있는 내부 전원전압 전처 리부의 제 3 실시예를 나타내는 회로도이다.

도 9는 도 8에 도시된 내부 전원전압 전처리부에 있는 스위칭 트랜지스터의 출력 노드의 전압에 의해 제어되는 MOS 트랜지스터들이 가지는 문턱전압(threshold voltage)들을 나타내는 회로도이다.

도 10은 도 8에 도시된 내부 전원전압 전처리부를 포함하는 내부 전원전압 발생회로에 의해 발생된 내부 전원전압의 천이 과정을 나타내는 도면이다.

도 11은 도 1에 도시된 내부 전원전압 발생회로를 포함하는 반도체 메모리 장치의 하나의 실시예를 나타내는 블록도이다.

*도면의 주요부분에 대한 부호의 설명*

100 : 내부 전원전압 발생회로

110, 210, 310 : 내부 전원전압 전처리부

112, 212, 311, 312, 313, 314 : 스위치 제어신호 발생부

116, 216, FB1, FB2, FB3, FB4 : 피드백 회로

130 : 내부 전원전압 발생부

150 : 초기화 신호 발생회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 전원전압 발생회로에 관한 것이다.

반도체 메모리 장치가 사용하는 전원전압에는 외부 전원전압과 내부 전원전압이 있다. 외부 전원전압은 반도체 메모리 장치의 외부에서 발생되어 반도체 메모리 장치에 공급되는 전원전압이며, 내부 전원전압은 외부 전원전압을 이용하여 반도체 메모리 장치 내부에서 발생되어 반도체 메모리 장치 내부에 존재하는 회로 블럭들에 공급되는 전원전압이다.

최근, 휴대용 전자기기에 장착되는 반도체 메모리 장치들은 딥 파워-다운(deep power-down; DPD) 모드를 가진다. 딥 파워-다운(DPD) 모드는 외부 전원전압은 인가되고 있고 내부 전원전압은 오프된 동작 모드를 말한다. 전자기기에 장착되는 반도체 메모리 장치들 중 일부를 사용하지 않을 경우, 사용하지 않는 반도체 메모리 장치(들)를 딥 파워-다운 모드에서 동작시키며, 이 때 사용하지 않는 반도체 메모리 장치의 내부 전원전압은 오프 상태에 있게 된다. 따라서, 딥 파워-다운(DPD) 모드를 이용하면 불필요하게 전력이 소모되는 것을 방지할 수 있다.

반도체 메모리 장치의 시동(start) 모드에는 파워-업(power-up) 모드와 딥 파워-다운 탈출 모드가 있다. 파워-업 모드는 외부 전원전압과 내부 전원전압이 모두 오프인 상태에서 반도체 메모리 장치에 전원전압이 다시 공급되기 시작하는 모드이다. 딥 파워-다운 탈출 모드는 외부 전원전압은 존재하고 내부 전원전압이 오프된 상태에서 반도체 메모리 장치에 전원전압이 다시 공급되기 시작하는 모드이다.

그런데, 종래에는 파워-업 모드에서는 외부 초기화 신호를 이용하여 외부 전원전압으로부터 내부 전원전압을 발생시켰지만, 딥 파워-다운 탈출 모드에서는 내 부 전원전압 발생기를 이용하여 내부 전원전압을 발생시켰기 때문에 짧은 시간 내에 내부 전원전압의 천이가 이루어지고, 따라서 내부 초기화 신호의 유지시간이 지나치게 짧아지는 경우가 있었다. 따라서, 딥 파워-다운 상태에서 탈출할 때 반도체 메모리 장치의 내부회로에 포함되어 있는 논리회로들이 완전히 리셋이 되지 않는 경우가 있었다.

따라서, 반도체 메모리 장치의 내부회로에 포함되어 있는 논리회로들이 완전히 리셋될 수 있도록 내부 초기화 신호의 유지시간이 충분히 긴 내부 전원전압 발생회로가 요구된다.

본 발명의 목적은 파워-업 모드 및 딥 파워-다운 탈출 모드에서 내부회로에 포함되어 있는 논리회로들이 완전히 리셋될 수 있도록 내부 초기화 신호의 유지시간이 충분히 긴 내부 전원전압 발생회로를 제공하는 것이다.

본 발명의 다른 목적은 파워-업 모드 및 딥 파워-다운 탈출 모드에서 내부회로에 포함되어 있는 논리회로들이 완전히 리셋될 수 있도록 내부 초기화 신호의 유지시간이 충분히 긴 내부 전원전압 발생회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 파워-업 모드 및 딥 파워-다운 탈출 모드에서 내부회로에 포함되어 있는 논리회로들이 완전히 리셋될 수 있도록 내부 초기화 신호의 유지시간이 충분히 긴 내부 전원전압 발생방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 내부 전원전압 발생회로는 내부 전원전압 전처리부, 내부 전원전압 발생부, 및 초기화 신호 발생부를 포함한다.

내부 전원전압 전처리부는 파워-업 모드 및 딥 파워-다운 탈출 모드에서 외부 전원전압에 응답하여 제 1 내부 전원전압을 발생시켜 제 1 노드에 제공하고, 상기 제 1 내부 전원전압의 천이시간을 결정한다. 내부 전원전압 발생부는 상기 외부 전원전압에 응답하여 안정된 제 2 내부 전원전압을 발생시켜 상기 제 1 노드에 제공한다. 초기화 신호 발생부는 상기 제 1 내부 전원전압 및 상기 제 2 내부 전원전압에 응답하여 내부 초기화 신호를 발생시킨다.

본 발명의 하나의 실시예에 의하면, 상기 내부 전원전압 발생부는 파워-업 모드 및 딥 파워-다운 탈출 모드에서 상기 외부 전원전압을 이용하여 상기 제 1 내부 전원전압 및 상기 제 2 내부 전원전압을 발생시킨다.

본 발명의 하나의 실시예에 의하면, 상기 내부 전원전압 전처리부는 스위칭 회로, 스위치 제어신호 발생회로 및 피드백 회로를 구비한다.

스위칭 회로는 스위치 제어신호 및 상기 외부 전원전압에 응답하여 상기 제 1 내부 전원전압을 발생시킨다. 스위치 제어신호 발생회로는 외부 초기화 신호 및 딥 파워-다운 신호에 응답하여 상기 스위치 제어신호를 발생시킨다. 피드백 회로는 상기 스위치 제어신호 발생회로에 결합되어 있고, 상기 제 1 내부 전원전압에 응답하여 동작하며 상기 제 1 내부 전원전압의 천이시간을 결정한다.

본 발명의 하나의 실시예에 의하면, 상기 피드백 회로는 상기 제 1 내부 전 원전압에 응답하여 동작하는 MOS 트랜지스터를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 내부 전원전압의 천이시간은 상기 MOS 트랜지스터의 문턱전압에 기초하여 결정될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 MOS 트랜지스터의 상기 문턱전압이 작을 때는 상기 제 1 내부 전원전압의 천이시간이 짧고, 상기 MOS 트랜지스터의 상기 문턱전압이 클 때는 상기 제 1 내부 전원전압의 천이시간이 길다.

본 발명의 하나의 실시예에 의하면, 상기 피드백 회로는 상기 내부 전원전압에 응답하여 동작하며, 상기 스위치 제어신호 발생회로와 저전원전압(VSS) 사이에 직렬 연결된 복수의 전계효과 트랜지스터를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 스위치 제어신호 발생회로는 NOR 게이트, 제 1 트랜지스터, 제 2 트랜지스터, 인버터, 제 3 트랜지스터, 및 OR 게이트를 포함한다.

NOR 게이트는 상기 외부 초기화 신호 및 상기 딥 파워-다운 신호에 대해 비논리합 연산을 수행한다. 제 1 트랜지스터는 제 1 도전형을 가지고 상기 NOR 게이트의 출력단자에 연결된 입력단자와 상기 외부 전원전압이 인가되는 제 1 출력단자와 제 2 노드에 연결된 제 2 출력단자를 가진다. 제 2 트랜지스터는 제 2 도전형을 가지고 상기 NOR 게이트의 출력단자에 연결된 입력단자와 상기 제 2 노드에 연결된 제 1 출력단자를 가진다. 인버터는 상기 제 2 노드의 신호의 위상을 반전시킨다. 제 3 트랜지스터는 상기 인버터의 출력단자에 연결된 입력단자와 상기 외부 전원전압이 인가되는 제 1 출력단자와 상기 제 2 노드에 연결된 제 2 출력단자를 가진다. OR 게이트는 상기 인버터의 출력단자의 신호와 상기 딥 파워-다운 신호에 대해 논리합 연산을 수행하고 상기 스위치 제어신호를 출력한다.

본 발명의 하나의 실시예에 의하면, 상기 피드백 회로는 상기 제 1 내부 전원전압이 인가되는 입력단자와 상기 제 2 트랜지스터의 제 2 출력단자에 연결된 제 1 출력단자와 저 전원전압(VSS)에 연결된 제 2 출력단자를 가지는 제 4 트랜지스터를 포함한다.

본 발명의 하나의 실시예에 의하면, 내부 전원전압 전처리부는 스위칭 회로, 복수의 스위치 제어신호 발생회로, 및 복수의 피드백 회로를 포함한다.

스위칭 회로는 복수의 스위치 제어신호 및 외부 전원전압에 응답하여 제 1 내부 전원전압을 발생시킨다. 복수의 스위치 제어신호 발생회로 각각은 외부 초기화 신호 및 딥 파워-다운 신호에 응답하여 복수의 스위치 제어신호를 발생시킨다. 복수의 피드백 회로는 각각 상기 복수의 스위치 제어신호 발생회로 각각에 결합되어 있고, 상기 제 1 내부 전원전압에 응답하여 동작하며 상기 제 1 내부 전원전압의 천이시간을 결정한다.

본 발명의 하나의 실시예에 의하면, 상기 복수의 피드백 회로 각각은 상기 제 1 내부 전원전압에 응답하여 동작하는 MOS 트랜지스터를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 복수의 피드백 회로 각각에 포함된 MOS 트랜지스터는 서로 다른 문턱전압을 가진다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 내부 전원전압의 천이시간은 상기 MOS 트랜지스터들 각각의 문턱전압에 기초하여 결정될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 MOS 트랜지스터들은 문턱전압이 낮은 MOS 트랜지스터에서 문턱전압이 높은 MOS 트랜지스터의 순서로 턴온될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 내부 전원전압이 천이하는 동안 상기 제 1 내부 전원전압의 파형은 상기 NMOS 트랜지스터들의 개수만큼 포화 점(saturation point)을 가질 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 스위치 제어신호 발생회로들 각각은 NOR 게이트, 제 1 트랜지스터, 제 2 트랜지스터, 인버터, 제 3 트랜지스터, 및 OR 게이트를 포함한다.

본 발명의 하나의 실시예에 의하면, 상기 피드백 회로들 각각은 상기 제 1 내부 전원전압이 인가되는 입력단자와 상기 제 2 트랜지스터의 제 2 출력단자에 연 결된 제 1 출력단자와 저 전원전압(VSS)에 연결된 제 2 출력단자를 가지는 제 4 트랜지스터를 포함한다.

본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 내부 전원전압 발생회로 및 내부회로를 포함한다.

내부 전원전압 발생회로는 파워-업 모드 및 딥 파워-다운 탈출 모드에서 외부 전원전압에 응답하여 내부 전원전압을 발생시키고, 상기 내부 전원전압에 응답하여 동작하며 상기 내부 전원전압의 천이시간을 결정하는 피드백 회로를 가진다. 내부회로는 상기 내부 전원전압을 사용하여 동작한다.

본 발명의 하나의 실시형태에 따른 내부 전원전압 발생방법은 외부 초기화 신호 및 딥 파워-다운 신호에 응답하여 스위치 제어신호를 발생시키는 단계, 상기 스위치 제어신호 및 외부 전원전압에 응답하여 제 1 내부 전원전압을 발생시키는 단계, 상기 제 1 내부 전원전압에 응답하여 상기 제 1 내부 전원전압의 천이시간을 결정하는 단계; 및 상기 외부 전원전압에 응답하여 제 2 내부 전원전압을 발생시키는 단계를 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.

삭제

도 1은 본 발명의 제 1 실시예에 따른 내부 전원전압 발생회로를 나타내는 회로도이다.

도 1을 참조하면, 내부 전원전압 발생회로(100)는 내부 전원전압 전처리부(110), 내부 전원전압 발생부(130), 및 초기화 신호 발생회로(150)를 포함한다.

내부 전원전압 전처리부(110)는 파워-업 모드 및 딥 파워-다운 탈출 모드에서 외부 전원전압(VEXT)에 응답하여 내부 전원전압(VINT)을 발생시키고, 내부 전원전압(VINT)의 천이시간을 결정하는 피드백 회로를 가진다. 내부 전원전압 발생부(130)는 외부 전원전압(VEXT)에 응답하여 내부 전원전압(VINT)을 발생시킨다. 초기화 신호 발생부(150)는 내부 전원전압(VINT)에 응답하여 내부 초기화 신호(VCCH_IVC)를 발생시킨다. 내부 전원전압(VINT)은 노드(NO)를 통해 반도체 메모리 장치의 내부회로(미도시)에 제공된다.

도 2를 참조하면, 내부 전원전압 전처리부(110)는 스위치 제어신호 발생부(112), 피드백 회로(116), 및 스위칭 회로(114)를 구비한다.

스위칭 회로(114)는 스위치 제어신호(PSC) 및 외부 전원전압(VEXT)에 응답하여 내부 전원전압(VINT)을 발생시켜 노드(NO)에 제공한다. 스위치 제어신호 발생부(112)는 외부 초기화 신호(VCCHB_EVC) 및 딥 파워-다운 신호(PDPDE)에 응답하여 스위치 제어신호(PSC)를 발생시킨다. 피드백 회로(116)는 스위치 제어신호 발생회로(112)에 결합되어 있고, 내부 전원전압(VINT)에 응답하여 동작하며 내부 전원전압(VINT)의 천이시간을 결정한다.

스위칭 회로(114)는 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터(MP3)로 구성될 수 있다. PMOS 트랜지스터(MP3)는 외부 전원전압(VEXT)이 인가되는 소스 단자와 스위치 제어신호(PSC)가 인가되는 게이트 단자와 내부 전원전압(VINT)이 출력되는 드레인 단자를 가진다.

피드백 회로(116)는 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터(MN2)로 구성될 수 있다. NMOS 트랜지스터(MN2)는 내부 전원전압(VINT)이 인가되는 게이트 단자와 접지전압(VSS)이 인가되는 소스 단자를 가진다.

스위치 제어신호 발생회로(112)는 NOR 게이트들(NOR1, NOR2), PMOS 트랜지스터들(MP1, MP2), NMOS 트랜지스터(MN1), 및 인버터들(INV1, INV2)을 구비한다.

NOR 게이트(NOR1)는 외부 초기화 신호(VCCHB_EVC) 및 딥 파워-다운 신호(PDPDE)에 대해 비논리합 연산을 수행한다. NOR 게이트(NOR1)의 출력신호는 노드(N1)에 제공된다. PMOS 트랜지스터(MP1)는 노드(N1)에 연결된 게이트 단자와 외부 전원전압(VEXT)이 인가되는 소스 단자와 노드(N2)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(MN1)는 노드(N1)에 연결된 게이트 단자와 노드(N2)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(MN1)의 소스 단자는 피드백 회로(116)를 구성하는 NMOS 트랜지스터(MN2)의 드레인 단자에 연결되어 있다. 인버터(INV1)는 노드(N2)의 신호의 위상을 반전시킨다. 인버터(INV1)의 출력신호는 노드(N3)에 제공된다. PMOS 트랜지스터(MP2)는 노드(N3)에 연결된 게이트 단자와 외부 전원전압(VEXT)이 인가되는 소스 단자와 노드(N2)에 연결된 드레인 단자를 가진다. NOR 게이트(NOR2)는 노드(N3)의 신호와 상기 딥 파워-다운 신호(PDPDE)에 대해 비논리합 연산을 수행한다. 인버터(INV2)는 NOR 게이트(NOR2)의 출력신호의 위상을 반전시키고 스위치 제어신호(PSC)를 출력한다.

피드백 회로(116)는 내부 전원전압(VINT)이 인가되는 입력단자와 스위치 제어신호 발생회로(112)를 구성하는 NMOS 트랜지스터(MN1)의 소스 단자에 연결된 드레인 단자와 접지전압(VSS)에 연결된 소스 단자를 가진다.

도 3은 도 1의 내부 전원전압 발생회로(100)에 포함되어 있는 내부 전원전압 발생부(130)의 하나의 실시예를 나타내는 회로도이다.

도 3을 참조하면, 내부 전원전압 발생부(130)는 차동증폭기(131), PMOS 트랜지스터(MP4), 및 저항들(RFB1, RFB2)을 구비한다.

차동증폭기(131)는 기준전압(VIREF)과 피드백 신호(VFB)의 차 성분을 증폭한다. PMOS 트랜지스터(MP4)는 차동증폭기(131)의 출력단자에 연결된 게이트와 내부 전원전압(VINT)에 연결된 소스와 노드(NO)에 연결된 드레인을 가진다. 노드(NO)의 전압이 내부 전원전압(VINT)이다. 내부 전원전압(VINT)은 저항들(RFB1, RFB2)에 의해 분배되어 피드백 신호(VFB)가 발생된다.

예를 들면, 외부 전원전압(VEXT)은 1.8V이고, 내부 전원전압(VINT)은 1.45V일 수 있다.

도 4는 도 1의 내부 전원전압 발생회로에 포함되어 있는 초기화 신호 발생회로(150)의 하나의 실시예를 나타내는 회로도이다.

도 4를 참조하면, 초기화 신호 발생회로(150)는 저항들(R1, R2, R3), NMOS 트랜지스터(MN5), 및 인버터들(INV5, INV6)을 포함한다.

저항(R1)은 내부 전원전압(VINT)이 인가되는 제 1 단자를 가진다. 저항(R2)은 저항(R1)의 제 2 단자에 연결된 제 1 단자와 접지전압(VSS)이 인가되는 제 2 단자를 가진다. 저항(R3)은 내부 전원전압(VINT)이 인가되는 제 1 단자를 가진다. NMOS 트랜지스터(MN5)는 저항(R1)의 제 2 단자에 연결된 게이트 단자와 저항(R3)의 제 2 단자에 연결된 드레인과 접지전압(VSS)이 인가되는 소스 단자를 가진다. 인버터(INV5)는 NMOS 트랜지스터(MN5)의 드레인 단자의 신호를 반전시킨다. 인버터(INV6)는 인버터(INV5)의 출력 신호를 단자의 신호를 반전시키고 내부 초기화 신호(VCCHB_IVC)를 발생시킨다.

이하, 도 4의 초기화 신호 발생회로(150)의 동작을 설명한다.

내부 전원전압(VINT)이 0V에서 출발하여 증가하기 시작하면, NMOS 트랜지스터(MN5)의 드레인 단자의 전압이 증가하기 시작한다. 내부 전원전압(VINT)이 저항(R1)과 저항(R2)에 의해 분배된 전압이 NMOS 트랜지스터(MN5)의 게이트 단자에 인가된다. 내부 전원전압(VINT)이 증가하다가 NMOS 트랜지스터(MN5)의 게이트 단자에 인가되는 전압이 증가하여 NMOS 트랜지스터(MN5)의 문턱전압(threshold voltage; Vth)에 도달하면 NMOS 트랜지스터(MN5)가 턴온되고 NMOS 트랜지스터(MN5)의 드레인 단자의 전압은 풀다운(pull-down) 된다. 내부 초기화 신호(VCCHB_IVC)는 NMOS 트랜지스터(MN5)의 드레인 단자의 전압에 따라 변화되므로, 짧은 유지시간을 가지는 펄스 형태의 파형을 가진다.

도 5는 도 2의 내부 전원전압 전처리부의 주요 부분의 파형을 나타내는 타이 밍도이다. 도 5에서, REG1은 파워-업(POWER-UP)이 진행되는 구간을 나타내며 REG2는 딥 파워다운 진입(DPD ENTER)하는 구간을 나타내며 REG3은 딥 파워다운 탈출(DPD EXIT) 구간을 나타낸다. 또한, 도 5에서, V(N1)는 도 1의 노드(N1)의 전압을 나타내고 V(N2)는 도 1의 노드(N2)의 전압을 나타낸다.

도 6은 도 1의 내부 전원전압 발생회로가 종래 기술의 내부 전원전압 발생회로에 비해 향상된 내부 전원전압 및 내부 초기화 신호를 발생함을 보여준다.
VINT1과 VCCHB_IVC1은 각각 종래의 내부 전원전압 및 내부 초기화 신호의 파형을 나타내고, VINT2와 VCCHB_IVC2는 각각 본 발명의 내부 전원전압 및 내부 초기화 신호의 파형을 나타낸다.

이하, 도 1 내지 도 6을 참조하여 도 1에 도시되어 있는 본 발명의 하나의 실시예에 따른 내부 전원전압 발생회로(100)의 동작을 설명한다.

파워-업 모드(POWER-UP) 동안(REG1), 즉 외부 초기화 신호(VCCHB_EVC)가 발생할 때, 노드(N1)의 전압 신호는 로직 "로우" 상태가 되고, PMOS 트랜지스터(MP1)는 턴온되고 노드(N2)의 전압 신호는 로직 "하이" 상태가 된다. 노드(N3)의 전압 신호는 로직 "로우" 상태가 되고, NOR 게이트(NOR2)의 출력신호는 로직 "하이" 상태가 된다. 인버터(INV2)의 출력신호인 스위치 제어신호(PSC)는 로직 "로우" 상태가 되고, PMOS 트랜지스터(MP3)는 턴온된다. 이 때 외부 전원전압(VEXT)이 PMOS 트랜지스터(MP3)를 통해 노드(NO)에 제공된다. 노드(NO)의 전압이 내부 전원전압(VINT)이며, 노드(NO)는 내부회로(미도시)에 연결된다. 도 5에 도시된 바와 같이, 외부 초기화 신호(VCCHB_EVC)는 외부 전원전압(VEXT)이 증가함에 따라 증가하다가 외부 전원전압(VEXT)이 일정 레벨에 이르면 접지전압(VSS)으로 풀다운되는 전압 신호이다. 외부 전원전압(VEXT)은 약 1.8V의 값을 가질 수 있다. 외부 전원전압(VEXT)이 로직 "로우" 상태로 떨어지면, NOR 게이트(NOR1)의 출력신호, 즉 노드(N1)의 전압 신호는 로직 "하이" 상태를 가진다. 이 때, PMOS 트랜지스터(MP1)는 턴오프되고 NMOS 트랜지스터(MN1)는 턴온된다. 그러나, NMOS 트랜지스터(MN2)가 턴온되기까지는 노드(N2)의 전압 신호는 로직 "하이" 상태를 유지하고, 스위치 제어신호(PSC)는 로직 "로우" 상태를 유지한다. 내부 전원전압(VINT)의 크기가 증가하여 NMOS 트랜지스터(MN2)의 문턱전압 이상으로 증가하면, NMOS 트랜지스터(MN2)가 턴온된다. NMOS 트랜지스터(MN2)가 턴온되면, 노드(N2)의 전압 신호는 로직 "로우" 상태가 되고, 스위치 제어신호(PSC)는 로직 "하이" 상태가 된다. 따라서, PMOS 트랜지스터(MP3)는 턴오프되고 외부 전원전압(VEXT)은 노드(NO)에 공급되지 않는다. 따라서, 내부 전원전압(VINT)은 더 이상 증가하지 않고 일정한 값을 유지한다.

딥 파워-다운 탈출 모드(DPD EXIT) 동안(REG3), 즉 딥 파워-다운 신호(PDPDE)가 로직 "하이" 상태에 있다가 로직 "로우" 상태로 변화될 때 내부 전원전압 발생회로(100)의 동작은 다음과 같다. 도 5를 참조하면, 딥 파워-다운(deep power-down) 모드(DPD ENTER)(REG2)에서, 딥 파워-다운 신호(PDPDE)는 로직 "하이" 상태를 가지고, 딥 파워-다운 탈출(deep power-down exit) 모드(DPD EXIT)에서 로직 "로우" 상태를 가지는 신호이다.

딥 파워-다운 신호(PDPDE)가 로직 "하이" 상태일 때, 노드(N1)의 전압 신호는 로직 "로우" 상태를 가지고 PMOS 트랜지스터(MP1)는 턴온되고 노드(N2)의 전압 신호는 로직 "하이" 상태가 된다. 노드(N3)의 전압 신호는 로직 "로우" 상태가 된다. 그러나, NOR 게이트(NOR2)의 입력신호가 로직 "하이" 상태이므로 NOR 게이트(NOR2)의 출력신호는 로직 "로우" 상태가 된다. 인버터(INV2)의 출력신호인 스위 치 제어신호(PSC)는 로직 "하이" 상태가 되고, PMOS 트랜지스터(MP3)는 턴오프된다. 이 때 외부 전원전압(VEXT)이 노드(NO)에 제공되지 않는다. 딥 파워-다운 신호(PDPDE)가 로직 "로우" 상태로 떨어지면, NOR 게이트(NOR2)의 한 입력신호가 로직 "로우" 상태이고 노드(N3)의 전압신호가 로직 "로우" 상태를 유지하므로 NOR 게이트(NOR2)의 출력신호는 로직 "하이" 상태가 된다. 인버터(INV2)의 출력신호인 스위치 제어신호(PSC)는 로직 "로우" 상태가 되고, PMOS 트랜지스터(MP3)는 턴온된다. 이 때 외부 전원전압(VEXT)이 PMOS 트랜지스터(MP3)를 통해 노드(NO)에 제공된다. 딥 파워-다운 신호(PDPDE)가 로직 "로우" 상태이므로, NOR 게이트(NOR1)의 출력신호, 즉 노드(N1)의 전압 신호는 로직 "하이" 상태를 가진다. 이 때, PMOS 트랜지스터(MP1)는 턴오프되고 NMOS 트랜지스터(MN1)는 턴온된다. 그러나, NMOS 트랜지스터(MN2)가 턴온되기까지는 노드(N2)의 전압 신호는 로직 "하이" 상태를 유지하고, 노드(N3)는 로직 "로우" 상태를 유지한다. 스위치 제어신호(PSC)는 로직 "로우" 상태를 유지한다. 내부 전원전압(VINT)의 크기가 증가하여 NMOS 트랜지스터(MN2)의 문턱전압 이상으로 증가하면, NMOS 트랜지스터(MN2)가 턴온된다. NMOS 트랜지스터(MN2)가 턴온되면, 노드(N2)의 전압 신호는 로직 "로우" 상태가 되고, 스위치 제어신호(PSC)는 로직 "하이" 상태가 된다. 따라서, PMOS 트랜지스터(MP3)는 턴오프되고 외부 전원전압(VEXT)은 노드(NO)에 공급되지 않는다. 따라서, 내부 전원전압(VINT)은 더 이상 증가하지 않고 일정한 값을 유지한다. NMOS 트랜지스터(MN2)의 문턱전압이 0.7V일 때 내부 전원전압(VINT)은 내부 전원전압 전처리부(110)에 의해 0.7V까지 상승하고 0.7V에서 포화전압까지는 내부 전원전압 발생 부(130)에 의해 승압된다.

따라서, 도 1의 내부 전원전압 발생회로(100)가 발생시키는 내부전원전압(VINT)이 0V에서 증가하여 포화(saturation)될 때까지 걸리는 천이시간은 피드백 회로(116)를 구성하는 NMOS 트랜지스터(MN2)의 문턱전압에 의해 결정된다. 현재 일반적으로 집적회로의 설계에 사용되는 NMOS 트랜지스터의 문턱전압은 약 0.45V이다. 따라서, 내부전원전압(VINT)이 포화될 때까지 걸리는 천이시간(transition time)을 증가시키기 위해서는 피드백 회로(116)를 구성하는 NMOS 트랜지스터(MN2)의 문턱전압을 보통의 MOS 트랜지스터가 가지는 문턱전압보다 높은 값을 가지게 설계한다. 예를 들면, MOS 트랜지스터의 게이트 산화막(OXIDE)의 두께를 증가시키면 문턱전압이 증가한다. 내부전원전압(VINT)이 포화될 때까지 걸리는 천이시간이 증가하면, 초기화 신호 발생회로(150)의 출력인 내부 초기화 신호(VCCHB_IVC)의 펄스 유지시간을 길게 할 수 있다.

도 5를 참조하면, 딥 파워-다운 탈출 모드(DPD EXIT)에서 내부 전원전압(VINT)이 포화될 때까지 걸리는 천이시간(REG5)은 파워-업(POWER-UP) 모드에서 내부 전원전압(VINT)이 포화될 때까지 걸리는 천이시간(REG4)보다 짧음을 알 수 있다. 그러나, 도 1에 도시된 내부 전원전압 발생회로(100)는 일반 NMOS 트랜지스터보다 높은 값의 문턱전압을 가지는 NMOS 트랜지스터를 피드백 회로(116)를 사용함으로써 종래 기술에 비해 천이시간이 긴 내부 전원전압(VINT)을 발생시킬 수 있다. 또한, 도 1에 도시된 내부 전원전압 발생회로(100)는 도 6에 도시된 바와 같이 종래의 펄스 유지시간(T1)보다 긴 펄스 유지시간(T2)을 가지는 내부 초기화 신 호(VCCHB_IVC)를 발생시킬 수 있다.

도 5에 도시된 바와 같이, 외부 전원전압(VEXT)은 1.8V이고, 내부 전원전압(VINT)은 1.45V일 수 있다. 도 1의 내부 전원전압 발생회로의 노드(NO)의 전압, 즉 내부 전원전압(VINT)은 피드백 회로(116)를 구성하는 NMOS 트랜지스터(MN2)의 문턱전압까지는 내부 전원전압 전처리부(110)에 의해 발생되고, 그 이후에는 내부 전원전압 발생부(130)에 의해 발생된다. 즉, NMOS 트랜지스터(MN2)의 문턱전압이 0.7V일 때 내부 전원전압(VINT)은 내부 전원전압 전처리부(110)에 의해 0.7V까지 상승하고 0.7V에서 포화전압까지는 도 2에 도시된 내부 전원전압 발생부(130)에 의해 승압된다.

도 7을 참조하면, 내부 전원전압 전처리부(210)는 스위치 제어신호 발생부(212), 피드백 회로(216), 및 스위칭 회로(214)를 구비한다.

스위칭 회로(214)는 스위치 제어신호(PSC) 및 외부 전원전압(VEXT)에 응답하여 내부 전원전압(VINT)을 발생시켜 노드(NO)에 제공한다. 스위치 제어신호 발생부(212)는 외부 초기화 신호(VCCHB_EVC) 및 딥 파워-다운 신호(PDPDE)에 응답하여 스위치 제어신호(PSC)를 발생시킨다. 피드백 회로(216)는 스위치 제어신호 발생회로(112)에 결합되어 있고, 내부 전원전압(VINT)에 응답하여 동작하며 내부 전원전압(VINT)의 천이시간을 결정한다.

스위칭 회로(214)는 PMOS 트랜지스터(MP3)로 구성될 수 있다. PMOS 트랜지스 터(MP3)는 외부 전원전압(VEXT)이 인가되는 소스 단자와 스위치 제어신호(PSC)가 인가되는 게이트 단자와 내부 전원전압(VINT)이 출력되는 드레인 단자를 가진다.

피드백 회로(216)는 NMOS 트랜지스터들(MN7, MN8, MN9)로 구성될 수 있다. NMOS 트랜지스터들(MN7, MN8, MN9)은 내부 전원전압(VINT)에 응답하여 동작하며, 스위치 제어신호 발생부(212)와 저전원전압(VSS) 사이에 직렬 연결되어 있다.

스위치 제어신호 발생부(212)는 NOR 게이트들(NOR1, NOR2), PMOS 트랜지스터들(MP1, MP2), NMOS 트랜지스터(MN1), 및 인버터들(INV1, INV2)을 구비한다.

NOR 게이트(NOR1)는 외부 초기화 신호(VCCHB_EVC) 및 딥 파워-다운 신호(PDPDE)에 대해 비논리합 연산을 수행한다. NOR 게이트(NOR1)의 출력신호는 노드(N1)에 제공된다. PMOS 트랜지스터(MP1)는 노드(N1)에 연결된 게이트 단자와 외부 전원전압(VEXT)이 인가되는 소스 단자와 노드(N2)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(MN1)는 노드(N1)에 연결된 게이트 단자와 노드(N2)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(MN1)의 소스 단자는 피드백 회로(216)를 구성하는 NMOS 트랜지스터(MN7)의 드레인 단자에 연결되어 있다. 인버터(INV1)는 노드(N2)의 신호의 위상을 반전시킨다. 인버터(INV1)의 출력신호는 노드(N3)에 제공된다. PMOS 트랜지스터(MP2)는 노드(N3)에 연결된 게이트 단자와 외부 전원전압(VEXT)이 인가되는 소스 단자와 노드(N2)에 연결된 드레인 단자를 가진다. NOR 게이트(NOR2)는 노드(N3)의 신호와 상기 딥 파워-다운 신호(PDPDE)에 대해 비논리합 연산을 수행한다. 인버터(INV2)는 NOR 게이트(NOR2)의 출력신호의 위상을 반전 시키고 스위치 제어신호(PSC)를 출력한다.

이하, 도 7에 도시되어 있는 내부 전원전압 전처리부(210)의 동작을 설명한다.

도 7에 도시된 내부 전원전압 전처리부(210)는 도 2에 도시된 내부 전원전압 전처리부(210)와 구성이 유사하고, 피드백 회로(216)의 구성만이 도 2의 회로와 다르다. 도 7의 회로에서 피드백 회로(216)는 NMOS 트랜지스터들(MN7, MN8, MN9)을 포함하므로 1 개의 NMOS 트랜지스터(MN2)로 구성된 도 1의 피드백 회로(116)에 비해 문턱전압(Vth)을 높일 수 있다. 따라서, 도 7에 도시된 내부 전원전압 전처리부(210)를 구비한 내부전원전압 발생회로는 내부 전원전압(VINT)의 천이시간을 증가시킬 수 있고, 내부 초기화 신호(VCCHB_IVC)의 펄스 유지시간을 증가시킬 수 있다.

도 8은 도 1의 내부 전원전압 발생회로에 포함되어 있는 내부 전원전압 전처리부의 제 3 실시예를 나타내는 회로도이다.

도 8을 참조하면, 내부 전원전압 전처리부(310)는 스위칭 회로(315), 스위치 제어신호 발생부들(311, 312, 313, 314), 및 피드백 회로들(FB1, FB2, FB3, FB4)을 구비한다.

스위칭 회로(315)는 복수의 스위치 제어신호(PSC1, PSC2, PSC3, PSC4) 및 외부 전원전압(VEXT)에 응답하여 내부 전원전압(VINT)을 발생시킨다. 스위치 제어신호 발생부들(311, 312, 313, 314) 각각은 외부 초기화 신호(VCCHB_EVC) 및 딥 파워-다운 신호(PDPDE)에 응답하여 스위치 제어신호들(PSC1, PSC2, PSC3, PSC4)을 발생 시킨다. 피드백 회로들(FB1, FB2, FB3, FB4) 각각은 스위치 제어신호 발생부들(310, 320, 330, 340) 각각에 결합되어 있고, 내부 전원전압(VINT)에 응답하여 동작하며 내부 전원전압(VINT)의 천이시간을 결정한다.

스위칭 회로(315)는 PMOS 트랜지스터(MP11)로 구성될 수 있다. PMOS 트랜지스터(MP11)는 외부 전원전압(VEXT)이 인가되는 소스 단자와 스위치 제어신호(PSC)가 인가되는 게이트 단자와 내부 전원전압(VINT)이 출력되는 드레인 단자를 가진다.

피드백 회로(FB1)는 내부 전원전압(VINT)이 인가되는 게이트 단자와 접지전압(VSS)이 인가되는 소스 단자를 가지는 NMOS 트랜지스터(MN11)로 구성될 수 있다. 피드백 회로(FB2)는 내부 전원전압(VINT)이 인가되는 게이트 단자와 접지전압(VSS)이 인가되는 소스 단자를 가지는 NMOS 트랜지스터(MN12)로 구성될 수 있다. 피드백 회로(FB3)는 내부 전원전압(VINT)이 인가되는 게이트 단자와 접지전압(VSS)이 인가되는 소스 단자를 가지는 NMOS 트랜지스터(MN13)로 구성될 수 있다. 피드백 회로(FB4)는 내부 전원전압(VINT)이 인가되는 게이트 단자와 접지전압(VSS)이 인가되는 소스 단자를 가지는 NMOS 트랜지스터(MN14)로 구성될 수 있다.

도 9를 참조하면, NMOS 트랜지스터(MN11)는 0.7V의 문턱전압(Vth)을 가지고, NMOS 트랜지스터(MN12)는 0.5V의 문턱전압(Vth)을 가지고, NMOS 트랜지스터(MN13) 는 0.45V의 문턱전압(Vth)을 가지고, NMOS 트랜지스터(MN12)는 0.3V의 문턱전압(Vth)을 가진다.

도 10을 참조하면, 4 개의 스위치 제어신호 발생부들(311, 312, 313, 314) 및 4 개의 피드백 회로들(FB1, FB2, FB3, FB4)을 구비한 도 8의 내부 전원전압 전처리부(310)를 구비한 내부 전원전압 발생회로에서 내부 전원전압(VINT)은 0.7V까지 4 개의 포화 점(saturation point)을 가진다. 각 포화점들은 4 개의 피드백 회로들(FB1, FB2, FB3, FB4)이 턴온되는 시점이 다르기 때문에 발생된다. NMOS 트랜지스터(MN11)의 문턱전압이 0.7V일 때 내부 전원전압(VINT)은 내부 전원전압 전처리부(310)에 의해 0.7V까지 상승하고 0.7V에서 포화전압까지는 도 1에 도시된 내부 전원전압 발생부(130)에 의해 승압된다.

영역(REG6)은 피드백 회로(FB4)를 구성하는 NMOS 트랜지스터(MN14)가 턴온되면서 첫 번째 포화점이 발생하는 구간이고, 영역(REG7)은 피드백 회로(FB3)를 구성하는 NMOS 트랜지스터(MN13)가 턴온되면서 두 번째 포화점이 발생하는 구간이고, 영역(REG8)은 피드백 회로(FB2)를 구성하는 NMOS 트랜지스터(MN12)가 턴온되면서 세 번째 포화점이 발생하는 구간이고, 영역(REG9)은 피드백 회로(FB1)를 구성하는 NMOS 트랜지스터(MN11)가 턴온되면서 네 번째 포화점이 발생하는 구간이다.

도 8내지 도 10을 참조하여 도 8에 도시되어 있는 내부 전원전압 전처리부(310)를 포함하는 전원전압 발생회로의 동작을 설명한다.

도 8의 내부 전원전압 전처리부(310)는 복수의 스위치 제어신호 발생회로와 여기에 결합된 복수의 피드백 회로를 구비하여 도 10에 도시된 바와 같은 파형의 내부 전원전압(VINT)을 발생시킨다. 도 10에 도시된 바와 같이, 내부 전원전압(VINT)은 피드백 회로들(FB1, FB2, FB3, FB4)의 개수만큼의 포화 점(saturation point)을 가진다. 즉, 내부 전원전압(VINT)은 피드백 회로들(FB1, FB2, FB3, FB4)을 구성하는 NMOS 트랜지스터들(MN11, MN12, MN13, MN14)이 탄온되면서 만들어 내는 영역들(REG6, REG7, REG8, REG9)을 가진다. 예를 들면, NMOS 트랜지스터들(MN11, MN12, MN13, MN14)은 도 9에 도시된 바와 같은 문턱전압들을 가질 수 있다.

따라서, 도 8의 내부 전원전압 전처리부(310)를 포함하는 전원전압 발생회로는 전원전압(VINT)의 천이시간을 증가시킬 수 있고, 내부 초기화 신호(VCCHB_IVC)의 펄스 유지시간을 증가시킬 수 있다.

도 11을 참조하면, 반도체 메모리 장치(400)는 내부 전원전압 발생회로(410) 및 내부회로(420)를 구비한다.

내부 전원전압 발생회로(410)는 파워-업 모드 및 딥 파워-다운 탈출 모드에서 외부 전원전압(VEXT)에 응답하여 내부 전원전압(VINT)을 발생시키고, 내부 전원전압(VINT)에 응답하여 동작하며 내부 전원전압(VINT)의 천이시간을 결정하는 피드백 회로를 가진다. 내부회로(420)는 상기 내부 전원전압(VINT)을 사용하여 동작한다. 내부 전원전압 발생회로(410)는 외부 초기화 신호(VCCHB_EVC), 외부 전원전압(VEXT), 및 딥 파워-다운 신호(PDPDE)에 응답하여 내부 전원전압(VINT)과 내부 초기화 신호(VCCHB_IVC)를 발생시켜 내부회로(420)에 제공한다. 내부회로(420)는 내부 초기화 신호(VCCHB_IVC)에 응답하여 초기화되며, 내부 전원전압(VINT)을 전원전압으로 사용하여 동작한다.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 내부 전원전압 발생회로는 MOS 트랜지스터의 문턱전압에 의해 내부 초기화 신호의 유지시간을 조절할 수 있으므로 파워-업 모드 및 딥 파워-다운 탈출 모드에서 내부회로에 포함되어 있는 논리회로들을 완전히 리셋시킬 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 내부 전원전압 발생회로는 서지 전류(surge current)등의 노이즈의 발생을 방지할 수 있다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

파워-업 모드 및 딥 파워-다운 탈출 모드에서 외부 전원전압에 응답하여 제 1 내부 전원전압을 발생시켜 제 1 노드에 제공하고, 상기 제 1 내부 전원전압의 천이시간을 결정하는 내부 전원전압 전처리부;

상기 외부 전원전압에 응답하여 안정된 제 2 내부 전원전압을 발생시켜 상기 제 1 노드에 제공하는 내부 전원전압 발생부; 및

상기 제 1 내부 전원전압 및 상기 제 2 내부 전원전압에 응답하여 내부 초기화 신호를 발생시키는 초기화 신호 발생부를 포함하는 내부 전원전압 발생회로.
제 1 항에 있어서, 상기 내부 전원전압 발생회로는

상기 파워-업 모드 및 상기 딥 파워-다운 탈출 모드에서 상기 외부 전원전압을 이용하여 상기 제 1 내부 전원전압 및 상기 제 2 내부 전원전압을 발생시키는 것을 특징으로 하는 내부 전원전압 발생회로.
제 1 항에 있어서, 상기 내부 전원전압 전처리부는

스위치 제어신호 및 상기 외부 전원전압에 응답하여 상기 제 1 내부 전원전압을 발생시키는 스위칭 회로;

외부 초기화 신호 및 딥 파워-다운 신호에 응답하여 상기 스위치 제어신호를 발생시키는 스위치 제어신호 발생회로; 및

상기 스위치 제어신호 발생회로에 결합되어 있고, 상기 제 1 내부 전원전압에 응답하여 동작하며 상기 제 1 내부 전원전압의 천이시간을 결정하는 피드백 회로를 포함하는 내부 전원전압 발생회로.
제 3 항에 있어서,

상기 피드백 회로는 상기 제 1 내부 전원전압에 응답하여 동작하는 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 내부 전원전압 발생회로.
제 4 항에 있어서,

상기 전계효과 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 내부 전원전압 발생회로.
제 5 항에 있어서,

상기 제 1 내부 전원전압의 천이시간은 상기 MOS 트랜지스터의 문턱전압에 기초하여 결정되는 것을 특징으로 하는 내부 전원전압 발생회로.
제 6 항에 있어서,

상기 MOS 트랜지스터의 상기 문턱전압이 작을 때는 상기 제 1 내부 전원전압의 천이시간이 짧고, 상기 MOS 트랜지스터의 상기 문턱전압이 클 때는 상기 제 1 내부 전원전압의 천이시간이 긴 것을 특징으로 하는 내부 전원전압 발생회로.
제 3 항에 있어서,

상기 피드백 회로는 상기 제 1 내부 전원전압에 응답하여 동작하며, 상기 스위치 제어신호 발생회로와 저전원전압(VSS) 사이에 직렬 연결된 복수의 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 내부 전원전압 발생회로.
제 8 항에 있어서,

상기 복수의 전계효과 트랜지스터 전부를 턴온시키는 데 필요한 상기 제 1 내부 전원전압의 값은 상기 복수의 전계효과 트랜지스터 중 어느 하나를 턴온시키는 데 필요한 상기 제 1 내부 전원전압의 값보다 큰 것을 특징으로 하는 내부 전원전압 발생회로.
제 3 항에 있어서, 상기 스위치 제어신호 발생회로는

상기 외부 초기화 신호 및 상기 딥 파워-다운 신호에 대해 비논리합 연산을 수행하는 NOR 게이트;

상기 NOR 게이트의 출력단자에 연결된 입력단자와 상기 외부 전원전압이 인가되는 제 1 출력단자와 제 2 노드에 연결된 제 2 출력단자를 가지는 제 1 도전형의 제 1 트랜지스터;

상기 NOR 게이트의 출력단자에 연결된 입력단자와 상기 제 2 노드에 연결된 제 1 출력단자를 가지는 제 2 도전형의 제 2 트랜지스터;

상기 제 2 노드의 신호의 위상을 반전시키는 인버터;

상기 인버터의 출력단자에 연결된 입력단자와 상기 외부 전원전압이 인가되는 제 1 출력단자와 상기 제 2 노드에 연결된 제 2 출력단자를 가지는 상기 제 1 도전형의 제 3 트랜지스터; 및

상기 인버터의 출력단자의 신호와 상기 딥 파워-다운 신호에 대해 논리합 연산을 수행하고 상기 스위치 제어신호를 출력하는 OR 게이트를 포함하는 것을 특징으로 하는 내부 전원전압 발생회로.
제 10 항에 있어서, 상기 피드백 회로는

상기 제 1 내부 전원전압이 인가되는 입력단자와 상기 제 2 트랜지스터의 제 2 출력단자에 연결된 제 1 출력단자와 저 전원전압(VSS)에 연결된 제 2 출력단자를 가지는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 내부 전원전압 발생회로.
제 11 항에 있어서,

상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 PMOS 트랜지스터로 구성되고 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 내부 전원전압 발생회로.
제 1 항에 있어서, 상기 내부 전원전압 전처리부는

복수의 스위치 제어신호 및 상기 외부 전원전압에 응답하여 제 1 내부 전원 전압을 발생시키는 스위칭 회로;

외부 초기화 신호 및 딥 파워-다운 신호에 응답하여 상기 복수의 스위치 제어신호를 발생시키는 복수의 스위치 제어신호 발생회로; 및

상기 복수의 스위치 제어신호 발생회로 각각에 결합되어 있고, 상기 제 1 내부 전원전압에 응답하여 동작하며 상기 제 1 내부 전원전압의 천이시간을 결정하는 복수의 피드백 회로를 포함하는 내부 전원전압 발생회로.
제 13 항에 있어서,

상기 복수의 피드백 회로 각각은 상기 제 1 내부 전원전압에 응답하여 동작하는 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 내부 전원전압 발생회로.
제 14 항에 있어서,

상기 전계효과 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 내부 전원전압 발생회로.
제 15 항에 있어서,

상기 복수의 피드백 회로 각각에 포함된 MOS 트랜지스터는 서로 다른 문턱전압을 가지는 것을 특징으로 하는 내부 전원전압 발생회로.
제 16 항에 있어서,

상기 제 1 내부 전원전압의 천이시간은 상기 MOS 트랜지스터들 각각의 문턱전압에 기초하여 결정되는 것을 특징으로 하는 내부 전원전압 발생회로.
제 17 항에 있어서,

상기 MOS 트랜지스터들은 문턱전압이 낮은 MOS 트랜지스터에서 문턱전압이 높은 MOS 트랜지스터의 순서로 턴온되는 것을 특징으로 하는 내부 전원전압 발생회로.
제 18 항에 있어서,

상기 제 1 내부 전원전압이 천이하는 동안 상기 제 1 내부 전원전압의 파형은 상기 NMOS 트랜지스터들의 개수만큼 포화 점(saturation point)을 가지는 것을 특징으로 하는 내부 전원전압 발생회로.
제 13 항에 있어서, 상기 스위치 제어신호 발생회로들 각각은

상기 외부 초기화 신호 및 상기 딥 파워-다운 신호에 대해 비논리합 연산을 수행하는 NOR 게이트;

상기 NOR 게이트의 출력단자에 연결된 입력단자와 상기 외부 전원전압이 인가되는 제 1 출력단자와 제 2 노드에 연결된 제 2 출력단자를 가지는 제 1 도전형의 제 1 트랜지스터;

상기 NOR 게이트의 출력단자에 연결된 입력단자와 상기 제 2 노드에 연결된 제 1 출력단자를 가지는 제 2 도전형의 제 2 트랜지스터;

상기 제 2 노드의 신호의 위상을 반전시키는 인버터;

상기 인버터의 출력단자에 연결된 입력단자와 상기 외부 전원전압이 인가되는 제 1 출력단자와 상기 제 2 노드에 연결된 제 2 출력단자를 가지는 상기 제 1 도전형의 제 3 트랜지스터; 및

상기 인버터의 출력단자의 신호와 상기 딥 파워-다운 신호에 대해 논리합 연산을 수행하고 상기 스위치 제어신호를 출력하는 OR 게이트를 포함하는 것을 특징으로 하는 내부 전원전압 발생회로.
제 20 항에 있어서, 상기 피드백 회로들 각각은

상기 제 1 내부 전원전압이 인가되는 입력단자와 상기 제 2 트랜지스터의 제 2 출력단자에 연결된 제 1 출력단자와 저 전원전압(VSS)에 연결된 제 2 출력단자를 가지는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 내부 전원전압 발생회로.
파워-업 모드 및 딥 파워-다운 탈출 모드에서 외부 전원전압에 응답하여 내부 전원전압을 발생시키고, 상기 내부 전원전압에 응답하여 상기 내부 전원전압의 천이시간을 결정하는 내부 전원전압 발생회로; 및

상기 내부 전원전압을 사용하여 동작하는 내부회로를 포함하는 반도체 메모리 장치.
제 22 항에 있어서, 내부 전원전압 발생회로는

상기 파워-업 모드 및 상기 딥 파워-다운 탈출 모드에서 상기 외부 전원전압에 응답하여 제 1 내부 전원전압을 발생시켜 제 1 노드에 제공하고, 상기 제 1 내부 전원전압의 천이시간을 결정하는 피드백 회로를 가지는 내부 전원전압 전처리부;

상기 외부 전원전압에 응답하여 안정된 제 2 내부 전원전압을 발생시켜 상기 제 1 노드에 제공하는 내부 전원전압 발생부; 및

상기 제 1 내부 전원전압 및 상기 제 2 내부 전원전압에 응답하여 내부 초기화 신호를 발생시키는 초기화 신호 발생부를 포함하는 반도체 메모리 장치.
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외부 초기화 신호 및 딥 파워-다운 신호에 응답하여 스위치 제어신호를 발생시키는 단계;

상기 스위치 제어신호 및 외부 전원전압에 응답하여 제 1 내부 전원전압을 발생시키는 단계;

상기 제 1 내부 전원전압에 응답하여 상기 제 1 내부 전원전압의 천이시간을 결정하는 단계; 및

상기 외부 전원전압에 응답하여 제 2 내부 전원전압을 발생시키는 단계를 포함하는 내부 전원전압 발생방법.
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