KR100571651B1

KR100571651B1 - 파워다운 모드의 안정적인 탈출을 위한 제어회로

Info

Publication number: KR100571651B1
Application number: KR1020030098490A
Authority: KR
Inventors: 곽종태
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-29
Filing date: 2003-12-29
Publication date: 2006-04-17
Also published as: TWI253086B; US7518940B2; US7130237B2; US20050141321A1; TW200522086A; KR20050067505A; US20070008789A1

Abstract

본 발명은 클럭인에이블 신호를 이용하여 초기셋팅된 파워다운모드 상태를 탈출하는 메모리 장치에 있어서, 전원전압이 공급되기 시작하는 초기동작시 클럭인에이블 신호가 불안정한 전압레벨을 가지는 상태로 메모리 장치에 입력되더라도, 내부적으로 정해진 정확한 시점에 파워다운 모드를 탈출할 수 있는 파워모드 탈출 제어회로를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭인에이블 신호의 활성화 또는 비활성화 상태를 감지하여 출력하기 위한 클럭인에이블 신호 감지수단; 상기 클럭인에이블 신호의 비활성화인 상태를 저장한 이후에, 상기 감지수단에 의해 감지된 상기 클럭인에이블 신호의 활성화 상태에 대응하여 파워다운 모드 탈출신호를 활성화시켜 출력하는 파워다운 모드 탈출신호생성부를 구비하는 파워다운 모드 탈출 제어회로를 제공한다.

반도체, 메모리, 클럭인에이블 신호, 파워다운 모드, 파워업펄스.

Description

파워다운 모드의 안정적인 탈출을 위한 제어회로{CONTROL CIRCUIT FOR ESCAPING POWER-DOWN MODE CONFIDENTIALLY}

도1은 통상적인 반도체 메모리 장치를 나타내는 블럭구성도.

도2는 종래기술에 의한 파워다운 모드 탈출제어부를 나타내는 회로도.

도3은 도2에 도시된 파워다운 모드 탈출제어부의 정상적인 동작을 나타내는 파형도.

도4는 도2에 도시된 파워다운 모드 탈출제어부의 비정상적인 동작을 나타내는 파형도.

도5는 본 발명의 바람직한 실시예에 따른 파워다운 모드 탈출제어회로를 나타내는 블럭구성도.

도6은 도5에 도시된 파워다운 모드 탈출제어회로를 구체적으로 나타내는 회로도.

도7은 도5에 도시된 파워다운 모드 탈출제어회로가 클럭인에이블 신호를 정상적으로 감지하는 경우의 동작을 나타내는 파형도.

도8은 도5에 도시된 파워다운 모드 탈출제어회로가 클럭인에이블 신호를 정상적으로 감지하지 못하는 경우의 동작을 나타내는 파형도.

* 도면의 주요부분에 대한 부호의 설명 *

MN1 ~ MN8 : 앤모스트랜지스터

MP1 ~ MP6 : 피모스트랜지스터

I1 ~ I13 : 인버터

ND1 ~ ND5 : 낸드게이트

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 클럭인에이블 신호를 입력받아 반도체 메모리 장치의 파워다운 모드(power down mode)를 해제하기 위한 파워다운 모드 탈출제어회로에 관한 것이다.

반도체 메모리 장치는 적은 전원을 소모하면서도 높은 셀 용량과 빠른 속도를 가지는 것을 목적으로 설계된다. 따라서 대부분의 반도체 메모리 장치는 데이터 억세스 동작을 수행하지 않을 때에는 구동전류를 최소한으로 소모하는 파워다운 모드를 가지고 있다.

통상적으로 전원이 공급하기 시작할 때에는 메모리 장치는 파워다운 모드로 유지하고 있다가 클럭인에이블 신호가 인에이블 상태로 입력되면 파워다운 모드를 해제 하게 된다.

클럭인에이블 신호는 메모리 장치가 파운다운모드인 경우에도 외부의 칩셋과 인터페이싱을 하는 신호이며, 외부의 칩셋으로부터 메모리 장치로 입력되는 클럭신호를 메모리 코어영역으로 전달할 지 여부를 정하는 기준신호이다.

따라서 메모리 장치는 클럭인에이블 신호가 활성화인 상태에서만 클럭신호를 메모리 코어영역으로 전달하고, 클럭인에이블 신호가 비활성화인 경우에는 입력되는 클럭신호를 메모리 코어영역으로 전달하지 않는다. 클럭신호가 메모리 코어영역으로 전달되어야 메모리 장치에서는 데이터 억세스 동작이 수행된다.

도1은 통상적인 반도체 메모리 장치를 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, 반도체 메모리 장치는 파워업신호(pwrup)를 생성하여 출력하는 파워업신호생성부(30)와, 클럭인에이블신호(CKE)를 기준신호(Vref)와 비교하여 버퍼링된 클럭인에이블신호(CKE_in)를 출력하는 클럭인에이블신호 입력버퍼(20)와, 클럭인에이블 입력버퍼(20)에서 출력되는 버퍼링된 클럭인에이블신호(CKE_in)에 인에이블되어 클럭신호(CK)를 버퍼링하여 메모리코어영역(50)으로 출력하는 클럭버퍼(40)와, 파워업신호(pwrup)와 클럭인에이블신호(CKE)에 응답하여 파워다운모드 탈출신호(pdesc)를 활성화시켜 출력하는 파워다운 모드 탈출제어부(10)와, 파워다운모드 탈출신호(pdesc)에 응답하여 파워다운 모드에서 탈출하여 버퍼링된 클럭신호(CK_in)에 동기되어 데이터억세스 동작을 수행하는 메모리 코어영역(50)을 구비한다.

전술한 바와 같이 클럭인에이블신호 입력버퍼(20)에서는 기준신호(Vref)에 대응하여 클럭인에이블신호(CKE)를 입력받아 버퍼링된 클럭인에이블신호(CKE_in)를 활성화시켜 출력하고, 클럭버퍼(40)는 버퍼링된 클럭인에이블신호(CKE_in)가 활성 화된 경우에 클럭신호(CK)를 버퍼링하여 메모리 코어영역으로 전달하게 된다.

도2는 종래기술에 의해 파워다운 모드 탈출제어부(10)를 나타내는 회로도이다.

도2를 참조하여 살펴보면, 종래기술에 의한 파워다운 모드 탈출제어부(10)는 클럭인에이블신호(CKE)를 입력받는 신호입력부(11)와, 신호 입력부(11)의 출력신호(dn)과 파워업신호(pwrup)를 입력받아 래치하여 출력하는 래치부(12)와 래치부의 출력(sz)을 버퍼링하여 파워다운 탈출신호(pdesc)를 출력하는 제1 버퍼부(14)와, 래치부(12)의 출력(sz)을 버퍼링하여 신호입력부(11)를 비활성화시키기 위한 피드백신호(fd)로 출력하는 제2 버퍼부(13)을 구비한다.

여기서 파워업신호(pwrup)는 파워업신호생성부(30)에서 출력되는 신호로서, 메모리 장치에 전원전압이 공급되기 시작할 때에 일정한 레벨의 안정적인 전원전압이 인가되면 활성화되어 출력되는 신호이다. 메모리 장치는 파워업신호(pwrup)가 활성화되어 생성되면 정상적인 동작을 수행하기 위한 전원전압이 입력되고 있다는 것을 감지하게 되는 것이다.

도3은 도2에 도시된 파워다운 모드 탈출제어부(10)의 정상적인 동작을 나타내는 파형도이다. 이하 도2와 도3을 참조하여 종래기술에 의한 파워다운 모드 탈출제어부(10)의 동작을 살펴본다.

파워다운 모드 탈출제어부(10)는 메모리 장치에 전원이 공급되는 파워-업 상태에서 단 한번만 사용되는 회로로서, 파워업신호(pwrup)와 클럭인에이블신호(CKE)를 입력받아 파워다운 모드를 탈출하기 위한 파워다운 모드 탈출신호(pdesc)를 활 성화시켜 출력한다.

메모리 장치는 전원이 처음 공급되는 순간에는 파워다운 모드 상태를 유지하고 있다가, 파워다운 모드 탈출신호(pdesc)가 로우레벨로 활성화되어 출력되면 파워다운 모드를 해제하게 되고, 정상적인 데이터 억세스동작을 시작하게 된다.

도3에 도시된 바와 같이 메모리 장치의 초기동작시 전원전압이 인가되기 시작하여 일정한 레벨(여기서는 전원전압이 1.0V정도인 경우)이 되면, 이를 감지하여 파워업신호(pwrup)를 하이레벨로 활성화시켜 출력한다. 전원전압 레벨은 1.8V로 입력되는 상태가 완전한 상태이기는 하지만, 그보다 낮은 약 1.0v에서 파워업신호를 활성화시켜 출력하는 이유는 메모리 장치의 내부 전원회로등이 미리 동작을 시작하여 원하는 다양한 레벨의 구동전압을 생성하여 출력해야 하기 때문이다.

계속해서 살펴보면, 이 때의 클럭인에이블신호(CKE)는 로우레벨로 비활성화인 상태로 입력되고 있기 때문에 신호입력부(11)의 출력신호(dn)은 로우레벨을 유지하고 있다. 따라서 A 노드는 파워업신호(pwrup)의 상태에 관계없이 하이레벨을 유지하고 있게 되며, 래치부(12)의 출력도 하이레벨로 출력되어, 파워다운 모드 탈출신호(pdesc)는 하이레벨의 비활성화상태로 출력된다. 메모리 장치는 이 구간에 파워다운 모드를 유지하게 되는 것이다.

상기의 상태가 일정시간 지속되다가, 전원전압이 구동전압 레벨(1.8V)로 메모리 장치에 공급되고 난 후 수십~ 수백 마이크로초가 지난 시점에 클럭인에이블신호(CKE)가 하이레벨로 활성화되어 입력된다.

따라서 신호입력부(11)의 출력도 하이레벨로 되고, A 노드도 로우레벨로 상 태가 반전된다. 이로 인하여 래치부(12)의 출력이 로우레벨로 반전되어 출력되어, 파워다운 모드 탈출신호(pdesc)가 로우레벨로 활성화되어 출력된다.

이 때부터는 파워다운 모드가 해제되어 메모리 장치가 정상적인 동작을 수행하게 되는 것이다. 이 시점 이후부터는 클럭인에이블신호(CKE)에 의해 인에이블된 클럭인에이블 신호 입력버퍼(20)가 동작하여 클럭신호(CK)를 기준신호(Vref)와 비교하여 메모리 코어영역으로 전달하기 시작한다.

아래의 표1은 도3에 나타난 바와 같이 정상적인 동작이 이루어질 때 종래기술에 의한 파워다운 모드 탈출제어부(10)의 각 노드별 동작을 도표로 나타낸 것이다.

입력상태	CKE	pwrup	dn	A	sz	pdsec
최초상태	0	0	0	1	1	1
pwrup신호 활성화시점	0	1	0	1	1	1
CKE신호 활성화시점	1	1	1	0	0	0

표1에도 도시되어 있듯이 정상적인 동작상태에서는 파워업신호(pwrup)가 활성화된 상태에서 클럭인에이블신호(CKE)가 활성화되는 시점에 파워다운 모드 탈출신호(pdesc)가 로우레벨로 활성화되어 출력되는 것을 알 수 있다

도4는 도2에 도시된 파워다운 모드 탈출제어부의 비정상적인 동작을 나타내는 파형도이다. 이하에 도2와 도4를 참조하여 종래기술에 의한 파워다운 탈출제어부(10)의 동작상 문제점을 살펴본다.

클럭인에이블신호(CKE)는 로우레벨로 디스에이블상태로 입력이 된다고 하더 라도 0.4V정도의 전압레벨을 가지고 입력되는 신호이다.

전원전압이 메모리 장치에 처음입력될 때에는 전원전압 공급단의 전압이 도3에 도시된 바와 같이 서서히 증가하게 된다. 파워업신호(pwrup)는 어느 정도의 전압레벨(도3의 경우에는 1.0v)을 감지하여 하이레벨의 활성화된 신호를 출력한다.

따라서 파워업신호(pwrup)가 하이레벨로 활성화되는 시점에, 신호입력부(11)의 피모스트랜지스터(MP2)의 상태를 살펴보면, 게이트단은 0.4V 레벨 정도의 디스에이블상태를 유지하는 클럭인에이블신호(CKE)가 입력되고 전원전압단(VDD)의 전압레벨은 1.0V정도이다.

피모스트랜지스터(MP2)의 소스-게이트단 전압차이가 -0.6V정도가 된다. 피모스트랜지스터(MP2)가 턴온되기 위해서는 소스-게이트단의 전압차이가 문턱전압(Vth, 약-0.7V)보다 작아야하는데, -0.6V 정도의 소스-게이트단의 전압으로는 피모스트랜지스터(MP2)가 제대로 턴온이 되지 못할 수 도 있다.

따라서 이 시점(파워업신호(pwrup이 하이레벨로 활성호되는 순간)에서 피모스트랜지스터(MP2)가 불완전하게 턴온되는 상태에서는 N 노드의 전압레벨이 불완전한 전압레벨이 인가되고, 이로 인하여 신호입력부(11)의 출력신호(dn)이 불완전하기는 하지만 하이레벨을 유지할 수 있다.(도4의 X 참조)

이 경우에 래치부(12)의 낸드게이트(ND1)에 입력되는 두신호(pwrup,dn)가 모두 하이레벨인 경우에는 A 노드가 로우레벨로 변하게 된다. A 노드가 로우레벨로 변화하게 되면 래치부(12)의 출력신호도 로우레벨로 변화하게 되어, 파워다운 모드 탈출신호(pdesc)가 로우레벨로 활성화되어 출력되어 버린다.

아직 클럭인에이블신호(CKE)가 하이레벨로 활성화되어 입력되지도 않았는데, 파워다운 모드 탈출신호(pdesc)가 로우레벨로 활성화되어 출력되는 것이다.

파워다운 모드 탈출신호(pdesc)가 활성화되어 출력되면 메모리 장치는 외부로부터 명령어를 입력받아 데이터 억세스를 위한 관련동작을 수행하기 시작하는데, 이 시점에는 아직 전원전압(VDD)이 완전한 레벨로 입력되는 상태가 아니기 때문에 각종 데이터 억세스 동작에서 에러가 발생할 수 있다. 상기의 에러는 결국 전원전압이 처음 입력되기 시작하는 특수한 상황에 발생되는 에러이다.

아래의 표2에는 도4에 도시된 파형도와 같이, 종래기술의 파워다운 모드 탈출제어부(10)가 에러로 인해 정해진 타이밍보다 이전 시점에 파워다운 모드 탈출신호를 로우레벨로 활성화시켜 출력할 때의 각 노드별 동작상태를 나타낸 것이다.

입력상태	CKE	pwrup	dn	A	sz	pdsec
최초상태	0	0	1(error)	1	1	1
pwrup활성화시점	0	1	1(error)	0(error)	0(error)	0(error)
CKE활성화시점	1	1	1	0	0	0

표2에 나타난 바와 같이, 전원전압이 공급되기 시작할 때에는 로우레벨이지만 일정한 전압레벨을 유지하면서 입력되는 클럭인에이블신호(CKE)으로 인하여 신호입력부(11)의 출력신호(dn)이 하이레벨로 에러상태를 유지하게 되고, 이로 인하여 파워다운 모드 탈출신호(pdesc)가 정해진 타이밍보다 이전 시점에 -파워다운모드가 활성화되는 타이밍에- 활성화되어 버리는 것을 알 수 있다. 표2에서 error 표시된 부분은 오동작을 나타내는 것이다.

메모리 장치에 관한 기술이 개발되면서, 메모리 장치의 구동전압 레벨은 더 욱 낮아지고 있는 추세이다. 따라서 종래기술에 의한 파워다운 탈출제어부(10)를 1.8V보다 더 낮은 구동전압을 사용하는 저전압 메모리 장치에 적용하게 되면, 파워업신호(pwrup)의 감지 전압레벨은 더욱 낮아지게 된다.

이 경우에는 신호입력부(11)의 피모스트랜지스터(MP2)가 더욱 불완전하게 턴온되어 클럭인에이블신호가 로우레벨의 디스에이블된 상태로 입력되어도 출력신호는 에러상태인 하이레벨로 출력될 수 있다. 이로 인해 정해진 시점보다 더 이른 시간에 파워다운 탈출신호(pdesc)가 로우레벨로 활성화되어 출력될 수 있다.

따라서 종래기술에 의한 파워다운 탈출제어부를 계속 사용하게 되면, 구동전압이 낮아질수록 더 많은 에러를 유발할 수 있다.

본 발명은 상기의 과제를 해결하기 위해 제안된 것으로, 클럭인에이블신호를 이용하여 초기셋팅된 파워다운모드 상태를 탈출하는 메모리 장치에 있어서, 전원전압이 공급되기 시작하는 초기동작시 클럭인에이블 신호가 불안정한 전압레벨을 가지는 상태로 메모리 장치에 입력되더라도, 내부적으로 정해진 정확한 시점에 파워다운 모드를 탈출할 수 있는 파워모드 탈출 제어회로를 제공함을 목적으로 한다.

또한, 전원전압이 공급되기 시작하는 초기동작시 클럭인에이블 신호가 불안정한 전압레벨로 메모리 장치에 입력되는 상태에서, 메모리장치가 아무리 저전압으로 구동하게 되더라도 내부적으로는 정해진 정확한 시점에 파워다운 모드를 탈출할 수 있는 파워모드 탈출 제어회로를 제공함을 목적으로 한다.

본 발명은 상기의 과제를 해결하기 위하여, 클럭인에이블 신호의 활성화 또는 비활성화 상태를 감지하여 출력하기 위한 클럭인에이블 신호 감지수단; 상기 클럭인에이블 신호의 비활성화인 상태를 저장한 이후에, 상기 감지수단에 의해 감지된 상기 클럭인에이블 신호의 활성화 상태에 대응하여 파워다운 모드 탈출신호를 활성화시켜 출력하는 파워다운 모드 탈출신호생성부를 구비하는 파워다운 모드 탈출 제어회로를 제공한다.

또한, 본 발명은 전원전압이 공급되기 시작하는 초기셋팅시 파워업신호 및 클럭인에이블 신호에 응답하여 파워다운 모드를 탈출하는 메모리 장치의 구동방법에 있어서, 상기 전원전압의 공급이 시작될 때에 파워다운모드로 셋팅하는 단계: 공급되는 상기 전원전압이 소정 레벨까지 증가되었을 때 활성화되는 상기 파워업신호를 감지하는 단계; 상기 전원전압이 상기 소정레벨일 때 상기 클럭인에이블 신호의 비활성화를 감지하여 상기 파워다운모드를 유지시키는 단계; 및 활성화된 상기 파워업신호 및 활성화되어 입력되는 상기 클럭인에이블 신호에 대응하여 상기 파워다운 모드를 탈출시키는 단계를 포함하는 메모리 장치의 구동방법를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도5는 본 발명의 바람직한 실시예에 따른 파워다운 모드 탈출제어회로를 나 타내는 블럭구성도이다.

도5를 참조하여 살펴보면, 본 실시예에 따른 파워다운 모드 탈출제어회로는 클럭인에이블 신호(CKE)의 활성화 또는 비활성화 상태를 감지하여 출력하기 위한 클럭인에이블 신호 감지부(100)와, 클럭인에이블 신호(CKE)의 비활성화인 상태를 저장한 이후에, 상기 감지부(CKE)에 의해 감지된 클럭인에이블 신호(CKE)의 활성화 상태에 대응하여 출력신호(S)를 활성화시켜 출력하는 파워다운 모드 탈출신호생성부(200)를 구비한다.

여기서 파워다운 모드 탈출신호생성부(200)는 클럭인에이블 신호(CKE)의 활성화 상태와 활성화된 파워업신호(pwrup)에 대응하여 출력신호(S)를 활성화시켜 출력한다.

또한, 본 실시예에 따른 파워다운 모드 탈출제어회로는 파워다운 모드 탈출신호생성부(200)의 출력(S)을 반전하여 파워다운 모드 탈출신호(pdesc)로 출력하기 위한 신호출력부(400)를 구비한다.

또한, 본 실시예에 따른 파워다운 모드 탈출제어회로는 활성화된 파워다운 모드 탈출신호생성부(200)의 출력신호에 응답하여 피드백신호(fd)를 활성화시켜 출력하는 피드백신호 출력부(300)를 구비하고, 클럭인에이블 신호 감지부(100)는 활성화된 피드백신호(fd)에 응답하여 디스에이블되도록 구성된다.

도6은 도5에 도시된 파워다운 모드 탈출제어회로를 구체적으로 나타내는 회로도이다.

도6을 참조하여 살펴보면, 파워다운 모드 신호생성부(200)는 클럭인에이블 신호 감지부(100)의 출력신호를 래치한 상태에서 하이레벨로 활성화된 파워업신호(pwrup)에 응답하여 출력신호(B)를 로우레벨로 활성화시켜 출력하고, 그 상태를 유지하기 위한 래치부(210)와, 로우레벨로 활성화된 상태로 출력되고 있는 래치부(210)의 출력신호(B)와 클럭인에이블 신호 감지부(100)에서 하이레벨로 활성화되어 출력되는 출력신호(dn)를 조합하여 출력신호(S)를 하이레벨로 활성화시켜 출력하기 위한 신호조합부(220)를 구비한다.

래치부(210)는 일측으로 클럭인에이블 신호 감지부(100)의 출력신호(dn)와 파워업신호(pwrup)를 각각 입력받으며 타측으로 서로의 출력을 크로스커플된 형태로 입력받는 낸드게이트(ND4,ND5)를 구비한다.

신호조합부(220)는 클럭인에이블 신호 감지부(100)의 출력을 반전하여 출력하는 인버터(I14)와, 낸드게이트(ND5)의 출력과 인버터(I14)의 출력을 입력받는 노어게이트(NOR1)를 구비한다.

클럭인에이블 신호 감지부(100)는 하이레벨로 비활성화된 피드백신호(fd)에 응답하여 인에이블되어, 클럭인에이블 신호(CKE)를 입력받아 반전하여 출력하는 제1 신호 인버팅부(120)와, 하이레벨로 비활성화된 피드백신호(fd)에 응답하여 인에이블되어, 제1 신호 인버팅부(120)의 출력을 반전하여 파워다운 모드 탈출신호생성부(200)로 출력하는 제2 신호 인버팅부(130)와, 로우레벨로 활성화된 피드백신호(fd)에 턴온되어, 클럭인에이블 신호(CKE)의 입력상태에 관계없이 하이레벨의 출력신호(dn)(즉, 하이레벨로 인에이블된 클럭인에이블 신호(CKE)에 대응하는 출력신호(dn))가 파워다운 모드 탈출신호생성부(200)로 출력되도록 하는 신호전 달부(110)를 구비한다.

제1 신호 인버팅부(120)는 게이트로 클럭인에이블 신호(CKE)를 입력받고, 전원전압(VDD)에 일측이 접속된 피모스트랜지스터(MP5)와, 게이트로 클럭인에이블 신호(CKE)를 입력받고, 일측이 피모스트랜지스터(MP5)의 타측에 접속된 앤모스트랜지스터(MN5)와, 게이트로 피드백신호(fd)를 입력받고, 앤모스트랜지스터(MN5)의 타측과 접지전압(VSS) 사이에 접속된 앤모스트랜지스터(MN7)를 구비한다.

제2 신호 인버팅부(130)는 게이트로 클럭인에이블 신호(CKE)를 입력받고, 전원전압(VDD)에 일측이 접속된 피모스트랜지스터(MP6)와, 게이트로 클럭인에이블 신호(CKE)를 입력받고, 일측이 피모스트랜지스터(MP6)의 타측에 접속된 앤모스트랜지스터(MN6)와, 게이트로 피드백신호(fd)를 입력받고, 앤모스트랜지스터(MN6)의 타측과 접지전압(VSS) 사이에 접속된 앤모스트랜지스터(MP4)를 구비한다.

신호전달부(110)는 피드백신호(fd)를 게이트로 입력받아, 하이레벨의 신호를 파워다운 모드 탈출신호생성부(200)로 출력하기 위한 피모스트랜지스터(MP4)를 구비한다.

도7은 도5에 도시된 파워다운 모드 탈출제어회로가 클럭인에이블 신호(CKE)를 정상적으로 감지하는 경우의 동작을 나타내는 파형도이다. 먼저 도7을 참조하여 클럭인에이블 신호(CKE)를 정상적으로 감지하는 경우의 동작을 살펴본다.

도7에 도시된 바와 같이, 메모리 장치의 초기동작시 전원전압이 인가되기 시작하여 일정한 레벨(여기서는 전원전압이 1.0V정도인 경우)이 되면, 이를 감지하여 파워업신호(pwrup)를 하이레벨로 활성화시켜 출력한다.

정해진 전원전압 레벨(1.8V)보다 낮은 전압레벨(1.0V)을 감지하여 파워업신호(pwrup)를 하이레벨로 활성화시켜 출력하는 이유는 전술한 바와 같이, 메모리 장치의 내부 전원회로등이 다양한 레벨의 구동전압을 미리 생성하게 하기 위해서이다.

이 때의 클럭인에이블신호(CKE)는 로우레벨의 비활성화인 상태로 입력되고 있고, 이를 클럭인에이블 신호 감지부(100)가 정상적으로 감지한다면 출력신호(dn)을 로우레벨로 비활성화시켜 출력시키고, 따라서 노드(C)는 하이레벨을 유지하게 된다.

따라서 파워업신호(pwrup)가 하이레벨로 활성화되어 입력된 이후부터는 래치부(210)의 출력노드(B)는 로우레벨을 유지하게 된다.

이후에 클럭인에이블 신호(CKE)가 하이레벨로 활성화되어 입력되면 클럭인에이블 신호 감지부(100)의 출력신호(dn)는 하이레벨로 되고, 노드(C)는 로우레벨이 된다. 따라서 신호조합부(220)의 출력은 하이레벨로 활성화되어 출력되고, 신호출력부(400)에서는 이를 반전하여 로우레벨로 활성화된 파워다운 모드 탈출신호(pdesc)를 출력한다. 이 때부터는 파워다운 모드가 해제되어 메모리 장치가 정상적인 동작을 수행하게 되는 것이다.

한편, 파워다운 모드 탈출신호생성부(220)에서 출력되는 신호(S)가 하이레벨로 활성화되어 출력되면, 피드백신호 출력부(300)에서는 이를 반전시켜 로우레벨의 활성화된 피드백신호(fd)를 출력한다.

클럭인에이블 신호 감지부(100)는 신호전달부(110)의 피모스트랜지스터(MP4)가 피드백신호(fd)에 의해 턴온되어 하이레벨의 출력신호(dn)를 출력하게 된다. 또한 피드백신호(fd)에 의해서 제1 및 제2 신호 인버팅부(120,130)의 앤모스트랜지스터(MN7,MN8)이 턴오프되어, 더 이상 클럭인에이블신호(CKE)를 감지하는 동작을 중단하게 된다.

파워다운 모드 탈출제어회로는 메모리 장치에 전원이 공급되기 시작하는 동안 초기에 한번만 동작시키는 회로이기 때문에 클럭인에이블신호가 인에이블된 이후에는 더이상 동작을 시키지 않기 위해서 클럭인에이블 신호 감지부를 디스에이블상태로 두는 것이다.

아래의 표3은 도7에 나타난 바와 같이 정상적인 동작이 이루어질 때 파워다운 모드 탈출제어부(10)의 각 노드별 동작을 도표로 나타낸 것이다.

입력상태	CKE	dn	pwrup	B	C	S	pdesc
최초상태	0	0	0	1	1	0	1
pwrup신호 활성화시점	0	0	1	0	1	0	1
CKE 신호 활성화시점	1	1	1	0	0	1	0

클럭인에이블신호 감지부(100)가 클럭인에이블 신호(CEK)를 제대로 감지하여, 정해진 시점인 클럭인에이블 신호(CEK)가 하이레벨로 활성화되는 타이밍에 파워다운모드 탈출신호(pdesc)가 로우레벨로 활성화되어 출력되는 것을 알 수 있다.

도8은 도5에 도시된 파워다운 모드 탈출제어회로가 클럭인에이블 신호를 정상적으로 감지하지 못하는 경우의 동작을 나타내는 파형도이다.

계속해서 도8을 참조하여 클럭인에이블신호 감지부(100)가 클럭인에이블 신호(CEK)를 제대로 감지하지 못하였을 때에 본 실시예에 따른 파워다운 모드 탈출제어회로의 동작을 살펴본다.

메모리 장치에 전원전압이 공급되기 시작할 때에 로우레벨로 입력되는 클럭인에이블신호(CKE)는 스펙에 의해 0.4V 정도의 전압레벨을 가지고 입력될 수 있다.입력되는 전원전압의 레벨이 점점 증가하여 소정레벨(1.0V 정도)이 되었을 때 되었을 때에, 파워업신호(pwrup)가 하이레벨로 활성화되어 입력된다.

종래기술에서 설명한 바와 같이, 이 때에 클럭인에블 신호 감지부(100)의 피모스트랜지스터(MP5) 게이트와 소스(전원전압단)사이의 전압이 문턱전압(-0.7V)보다 높아서 제대로 턴온이 되지않을 수 있다. 이로 인하여 클럭인에이블 신호(CKE)가 로우레벨로 비활성화상태로 입력됨에도 불구하고, 클럭인에이블 신호 감지부(100)의 출력신호(dn)가 에러상태인 하이레벨의 활성화된 상태로 출력될 수 있다.(도8의 Y 참조)

클럭인에이블 신호 감지부(100)의 출력신호(dn)가 에러상태인 하이레벨로 출력된다고 하더라도, 파워다운 모드 탈출신호생성부(200)의 래치부(210)의 출력은 이전상태인 하이 상태를 유지하게 된다.

초기에 파워업신호(pwrup)는 로우레벨이기 때문에 낸드게이트(ND4)의 출력이 하이레벨로 된다. 이 상태에서 클럭인에이블 신호 감지부(100)의 출력신호(dn)가 하이레벨로 입력되고, 파워업신호(pwrup)가 하이레벨로 활성화되어 입력되면, 낸드게이트(ND4)의 출력은 로우레벨로 되고, 낸드게이트(ND5)의 출력, 래치부(210)의 출력(B)은 하이레벨로 유지하게 되는 것이다.

래치부(210)의 출력(B)이 하이레벨로 유지되면, 신호조합부(220)의 노어게이트(NOR1)의 출력은 로우레벨을 유지하게 되고, 따라서 파워모드 탈출신호(pdesc)는 하이레벨의 비활성화 상태를 유지할 수 있다.

계속해서 살펴보면, 전원전압(VDD)레벨이 정해진 전압레벨로 입력되는 상태가 되면, 클럭인에블 신호 감지부(100)의 피모스트랜지스터(MP5)가 완전히 턴온되어 출력신호(dn)는 완전한 로우레벨로 출력이 되기 시작한다.

이로 인해 래치부(210)의 낸드게이트(ND4)의 출력은 하이레벨로 되어 낸드게이트(ND5)의 출력이 로우레벨로 된다. 한편, 신호조합부(220) 인버터(I14)의 출력은 하이레벨로 되어 노어게이트(NOR1)의 출력은 여전히 하이레벨로 비활성화상태를 유지하게 된다.

이어서, 클럭인에이블 신호(CKE)가 하이레벨로 활성화되어 입력되면, 클럭인에이블 신호 감지부(100)의 출력신호(dn)은 하이레벨이 된다. 따라서 래치부(210)의 출력(B)이 로우레벨 유지되는 상태에서 인버터(I14)의 출력이 로우레벨로 되어 노어게이트(NOR1)의 출력이 하이레벨로 활성화되어 출력된다. 이로 인하여 파워다운 모드 탈출신호(pdesc)가 로우레벨로 활성화되어 출력된다.

본 실시예에 따른 파워업 모드 탈출신호 생성부(200)는 클럭인에이블 신호 감지부(100)에서 출력되는 신호(dn)가 먼저 로우레벨의 비활성화상태로 출력되는 것을 감지하고 이를 저장한 상태에서, 이후 활성화된 출력신호(dn)에 응답하여 출력신호(S)를 활성화시켜 출력하게 되는 것이다.

즉, 일정한 레벨이상의 전원전압이 공급되어 클럭인에이블 신호 감지부(100)에서 충분히 로우레벨의 클럭인에이블 신호를 에러없이 감지하여 출력할 수 있게 되었을 때, 이를 파워업 모드 탈출신호 생성부(200)가 저장하게 되는 것이다.

한편, 피드백신호 생성부(300)에서는 파워다운 하이레벨로 되는 모드 신호생성부(200)의 출력신호(dn)를 입력받아 로우레벨의 활성화된 피드백신호(fd)를 출력한다. 피드백신호(fd)에 의해서 클럭인에이블 신호 감지부(100)는 디스에이블 상태가 유지된다.

아래의 표2에는 도5에 도시된 파워다운 모드 탈출제어회로가 클럭인에이블 신호(CKE)를 정상적으로 감지하지 못하는 경우에 동작을 나타내는 도표이다.

입력상태	CKE	dn	pwrup	B	C	S	pdesc
최초상태	0	1(error)	0	1	0	0	1
pwrup신호 활성화시점	0	1(error)	1	1	0	0	1
전원전압입력완료	0	0	1	0	1	0	1
CKE신호 활성화시점	1	1	1	0	0	1	0

표4를 참조하여 살펴보면, 클럭인에이블 신호 감지부(100)에서 클럭인에이블 신호(CKE)를 감지하는데 에러가 발생되었지만, 정상적인 타이밍에 파워다운모드 탈출 신호가 활성화되는 것을 알 수 있다.

이상에서 살펴본 바와 같이, 본 발명의 파워다운 모드 탈출제어회로 의해서 메모리 장치에 전원전압이 공급되기 시작하는 특수한 상황에서 비활성화상태로 입력되는 클럭인에이블 신호를 내부적으로 잘못감지하더라도, 비정상적인 타이밍에 파워다운 모드가 탈출되어 메모리 장치가 안정적인 셋팅이 안된상황에서 동작을 시작하게 되는 경우를 제거할 수 있게 되었다.

또한, 전술한 메모리 장치는 1.8V로 구동하는 경우를 예시하였는데, 메모리 장치가 더 낮은 전압으로 구동하게 되도라도, 본 발명의 파워다운 모드 탈출제어회로는 안정적인 타이밍에서 파워다운 모드를 탈출하게 제어한다.

구동전압이 1.8V보다 더 낮게 되면 파워업신호(pwrup)가 활성화되는 전압레벨도 1.0V가 아닌 더 낮은 레벨에서 활성화되어 출력될 것이다. 따라서 클럭인에이블 신호 감지회로에서는 로우레벨의 비활성화 상태의 클럭인에이블 신호(CKE)를 감지하는데 더 쉽게 에러를 유발 할 수 있다.(클럭인에이블 신호 감지부(100)의 피모스트랜지스터(MP5)가 제대로 턴온되기 더욱 힘들어진다.)

이 경우에도 본 발명의 파워다운 모드 탈출회로에 구비되는 파워다운 모드 신호생성부(200)는 전원전압이 일정한 레벨이상이 되어 클럭인에이블신호 감지부(100)에서 제대로 로우레벨의 클럭인에이블 신호(CKE)를 감지하여 출력하는 로우레벨의 출력신호(dn)를 먼저 저장한 다음, 이후에 활성화된 클럭인에이블 신호의 활성화에 대응하여 동작하도록 구성되어 있기 때문에, 파워다운모드 모드를 정해진 시점 이전에 탈출시키는 에러를 유발하지는 않게 된다.

따라서 본 발명의 파워다운 모드 탈출회로는 반도체 메모리 장치가 아무리 저전압으로 구동하게 되더라도, 초기 셋팅동작시 정해진 정확한 타이밍에 메모리 장치가 파워다운 모드를 탈출할 수 있게 하는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.

본 발명의 파워다운 모드 탈출제어회로를 구비하는 메모리 장치는 전원전압이 공급되는 초기 동작모드에서 항상 정상적인 타이밍에 동작을 시작할 수 있어, 메모리 장치의 동작상 신뢰성이 크게 향상되는 것을 기대할 수 있다.

또한, 본 발명의 파워다운 모드 탈출 제어회로를 구비하게 되는 메모리 장치는 아무리 낮은 전압으로 구동하게 되더라도 초기셋팅동작시 정확하게 정해진 시점에 파워다운모드를 해제할 수 있다. 따라서 본 발명에 의해서 안정적으로 동작하는 저전압 메모리 장치를 보다 용이하게 개발 할 수 있게 되었다.

Claims

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클럭인에이블 신호의 활성화 또는 비활성화 상태를 감지하여 출력하기 위한 클럭인에이블 신호 감지수단;

상기 클럭인에이블 신호의 비활성화인 상태를 저장한 이후에, 상기 감지수단에 의해 감지된 상기 클럭인에이블 신호의 활성화 상태와 파워업신호에 대응하여 활성화된 파워다운 모드 탈출신호를 생성하는 파워다운 모드 탈출신호생성부; 및

상기 파워다운 모드 탈출신호생성부의 출력을 버퍼링하여 상기 파워다운 모드탈출신호로서 출력하기 위한 버퍼부

를 구비하는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
제 3 항에 있어서,

상기 파워다운 모드 탈출신호생성부는

상기 클럭인에이블 신호 감지수단의 출력신호를 래치한 상태에서 상기 파워업신호의 활성화상태에 응답하여 출력신호를 활성화시켜 출력하고, 그 상태를 유지하기 위한 래치부; 및

활성화된 상태로 출력되고 있는 상기 래치수단의 출력신호와 상기 클럭인에이블 신호 감지수단에서 출력되는 출력신호를 조합하여 상기 파워다운 모드 탈출신호를 출력하는 신호조합부를 구비하는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
제 4 항에 있어서,

상기 래치부는

일측으로 상기 클럭인에이블 신호 감지수단의 출력신호와 상기 파워업신호를 각각 입력받으며 타측으로 서로의 출력을 크로스커플된 형태로 입력받는 제1 및 제2 낸드게이트를 구비하는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
제 5 항에 있어서,

상기 신호조합부는

상기 클럭인에이블 신호 감지수단의 출력을 반전하여 출력하는 인버터; 및

상기 제2 낸드게이트의 출력과 상기 인버터의 출력을 입력받는 노어게이트를 구비하는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
제 3 항에 있어서,

활성화된 상기 파워다운 모드 탈출신호에 응답하여 피드백신호를 활성화시켜 출력하는 피드백신호 출력부를 더 구비하고, 상기 클럭인에이블 신호 감지수단은 활성화된 상기 피드백신호에 응답하여 디스에이블되는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
제 7 항에 있어서,

상기 클럭인에이블 신호 감지수단은

비활성화된 상기 피드백신호에 응답하여 인에이블되어, 상기 클럭인에이블 신호를 입력받아 반전하여 출력하는 제1 신호 인버팅수단;

비활성화된 상기 피드백신호에 응답하여 인에이블되어, 상기 제1 신호 인버 팅수단의 출력을 반전하여 파워다운 모드 탈출신호생성부로 출력하는 제2 신호 인버팅수단; 및

활성화된 상기 피드백신호에 턴온되어, 상기 클럭인에이블 신호의 입력상태에 관계없이 상기 클럭인에이블 신호의 활성화 상태에 대응하는 신호가 상기 파워다운 모드 탈출신호생성부로 출력되도록 하는 신호전달수단을 구비하는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
제 8 항에 있어서,

상기 제1 신호 인버팅수단은

게이트로 상기 클럭인에이블 신호를 입력받고, 전원전압에 일측이 접속된 제1 피모스트랜지스터;

게이트로 상기 클럭인에이블 신호를 입력받고, 일측이 상기 제1 피모스트랜지스터의 타측에 접속된 제1 앤모스트랜지스터; 및

게이트로 상기 피드백신호를 입력받고, 상기 제1 앤모스트랜지스터의 타측과 접지전압 사이에 접속된 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
제 9 항에 있어서,

상기 제2 신호 인버팅수단은

게이트로 상기 클럭인에이블 신호를 입력받고, 전원전압에 일측이 접속된 제2 피모스트랜지스터;

게이트로 상기 클럭인에이블 신호를 입력받고, 일측이 상기 제2 피모스트랜지스터의 타측에 접속된 제3 앤모스트랜지스터; 및

게이트로 상기 피드백신호를 입력받고, 상기 제3 앤모스트랜지스터의 타측과 접지전압 사이에 접속된 제4 앤모스트랜지스터를 구비하는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
제 10 항에 있어서,

상기 신호전달수단은

상기 피드백신호를 게이트로 입력받아, 하이레벨의 신호를 상기 파워다운 모드 탈출신호생성부로 출력하기 위한 제3 피모스트랜지스터를 구비하는 것을 특징으로 하는 파워다운 모드 탈출 제어회로.
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