KR950003390Y1 - 로우 어드레스 스트로브(/ras) 신호의 클램핑 회로 - Google Patents

로우 어드레스 스트로브(/ras) 신호의 클램핑 회로 Download PDF

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Abstract

내용 없음.

Description

로우 어드레스 스트로브(/RAS) 신호의 클램핑 회로
제1도는 종래의 로우 어드레스 스트로브 신호의 클램핑 회로.
제2도는 종래 클램핑 회로의 타이밍도.
제3도는 본 고안에 따른 로우 어드레스 스트로브 신호의 클램핑회로.
제4도는 본 고안에 따른 클램핑 회로의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : VBB센서 2 : 링 발진기
3,10 : 링 발진기 4 : 차지펌프
5 : 래치회로 6,13 : 인버터
7 : NOR 회로 8 : 파우어 업 제너레이터
9 : VBLP 제너레이터 11 : VBLP 센서
12 : 제1래치회로
본 고안은 반도체 메모리의 로우 어드레스 스트로브(Low Address Strobe : 이하 “/RAS”라함) 신호의 초기 셋 업(Set-up)시 가장 늦게 발생되는 비트라인 프리차지 전압(VBLP)이 원하는 레벨이 된 후에 비로소 칩의 주신호인 /RAS 신호를 인가 되도록 한 /RAS 신호의 클램핑 회로에 관한 것이다.
종래의 /RAS 신호의 클램핑 회로의 제1도에 도시된 바와같이 백바이어스 전압 발생기에서 발생된 전압(이하 “VBB”라함)이 소정레벨이 되었는지를 감지하는 VBB센서(1)와, 소정의 VBB 레벨이 될 때까지 차지펌프(4)를 동작시키는 링 발진기(2) 및 트랜지스터(MP1)(3)와, 상기 VBB 센서의 출력이 인액티브 동안에 클럭을 발생시키는 NOR 회로(7)를 구동되지 않도록 하는 래치 회로(5) 및 인버터(6)와, VBB센서(1)의 출력이 액티브가 될 때 /RAS 신호를 받아 클럭 온(Clock on) 신호를 전송시키는 NOR 회로(7)로 이루어진다.
또한, 상기 래치 회로(5)는 VBB센서(1)와 파우어업 발생기(8)를 두입력 으로하는 두개의 노어게이트(NOR1)(NOR2)로 구성되며 NOR 회로(7)는 인버터(6) 출력과 /RAS 신호를 입력으로 하여 구성된다.
즉, 전원이 인가되면 파우어 업 제너레이터(8)에 의하여 제2도의 타이밍도 에서와 같이 S2신호가 발생되고, VBB가 소정의 레벨이 될 때까지 VBB센서(1)의 출력인 S1 신호는 “로우”를 유지하게 되어, C노드가 “하이”를 유지하여 /RAS신호가 이 구간내에서 “로우”레벨이 되더라도 상기 /RAS 신호가 칩 내부로 인가되지 못하여 클럭 온 신호는 계속 “로우”레벨로 유지된다.
한편 VBB가 원하는 레벨이 되면 VBB센서에 의해 S1신호가 “하이”레벨이 되고 이 신호에 의해 A, B, C노드의 레벨이 각각 반전되어 각각 “로우”, “하이”, “로우”를 유지하여 /RAS 신호의 입력을 막지않게 된다.
이러한 종래의 /RAS 클램핑 회로는 칩의 초기 셋업시 백바이어스 전압인 VBB가 소정의 레벨이 되어도 아직 비트라인 프리차지 전압이 1/2 VDD 레벨이 되지 못하면 /RAS 신호가 인가되었을때 센서앰프가 오동작 할수 있을 뿐만 아니라, 메모리 칩이 대용량화하면서 모든 비트라인의 로딩(Loading)이 증가하고, VBB가 셋업된 후에 비트라인 프리차지 제너레이트를 동작시키므로 센서앰프의 오동작이 발생하게 되어 반도체 메모리 장치의 신뢰성이 저하되는 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 메모리 용량이 증대됨에 따라 비트라인 로딩 캐패시턴스도 증가되고, 비트라인 프리차지 제너레이트가 VBB 전압을 셋업된 후에 동작시키고, /RAS 신호는 비트라인 프리차지 전압(이하 “VBLP”라함)이 소정의 레벨이 된 후에야 입력이 되도록 하여 센서앰프등의 오동작을 막고 다시 VBB 제너레이터나 VBLP 제너레이터가 동작 되어도 /RAS 입력이 영향을 받지 않도록하여칩이 안정한 동작을 하도록 한 것으로서, 본 고안의 목적은 VBB센서(1), 파우어 업 제너레이터(8), 레치회로(5), 인버터(6), NOR회로(7)를 포함하는 /RAS 신호 클램프 회로에 있어서, 상기 래치 회로(5)의 출력 신호를 반전 시키는 인버터(6) 및 비트라인 프리차지 전압을 발생하는 VBLP 제너레이터(9)의 출력단을 그라운드로 쇼트 시키는 트랜지스터(10)와, 상기 VBLP 센서(11)와, 상기 파우더 업 제너레이트(8) 및 VBLP 센서(11)에 연결되어 VBLP 센서(11)의 출력 신호를 홀딩하는 제1래치회로(12)와, 상기 제1래치회로(12)의 출력단에 연결되어 /RAS 신호의 출력을 제어하는 NOR 회로(7)에 공급되는 신호를 반전 시키는 인버터(13)로 이루어져 VBB전압이 소정의 레벨이 되어 VBLP 전압이 적정레벨이 되지 않을 경우 /RAS 신호를 칩 내부에 공급되지 않도록 하는 /RAS 신호 클램프 회로를 제공하는데 있다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다. 제3도는 본 고안에 따른 /RAS 신호 클램프 회로도로서, 파우어 업 제너레이터(8)의 출력단이 래치회로(5) 및 제1래치회로(12)의 일측단에 연결되고, 상기 래치회로(5)이 출력측은 인버터(6)를 통해 트랜지스터(10) 게이트 단에 연결되어 있다.
또한, 비트라인 프리차지 전압(VBLP)을 발생하는 VBLP 제너레이터(9) 출력은 트랜지스터(10) 소스단과 VBLP센서(11)에 접속되며, 상기 VBLP 센서(11) 출력단은 노어게이트(NOR3)(NOR4) 게이트로 이루어진 제1래치 회로(12)의 타측단자에 접속된다.
그리고 상기 제1래치 회로(12)의 출력단은 인버터(13)를 통해 /RAS 신호와 클럭온 신호가 인가되는 NOR회로(7)에 연결되어 있다.
제4도는 본 고안에 따른 /RAS 신호의 클램핑 회로 동작 타이밍도이다.
상기와 같이 이루어진 본 고안은 비트라인 프리차지 전압(VBLP)이 셋 업된 후에 /RAS 신호를 입력 시키도록 되어 있다. 즉, 전원이 인가되어 파우어 업 제너레이터(8)의 출력 신호가 제4도의 (a)와 같은 펄스를 갖고 안정한 “로우”레벨이 되면 VBB 센서(1)가 동작된다. 이때 서브(Sub)와 비트라인의 커플링에 의해 VBLP 전압이 내려가는 것을 방지하기 위해 VBB 센서(1) 출력이 “하이”레벨이 될 때까지 래치회로(5)의 출력은 “하이”가 되며 인버터(6)에서 반전되어 트랜지스터(10)를 턴온 시킴에 따라 VBLP 제너레이터(9)의 출력노드와 그라운드를 트랜지스터(10)에 의해 쇼트 시킨다.
이후 래치회로(5)의 출력단인 A 노드가 “로우”레벨이 되면 VBLP 제너레이터(9)가 동작되어 비트라인 프리차지 전압을 인가한다.
한편, VBLP 전압이 소정의 레벨이 되면 VBLP 센서(11) 출력인 S3가 제4도의 (g)와 같이 “하이”가 되고 제1래치회로(R)의 출력인 C, D 그리고 인버터(13) 출력단인 E 노드가 각각 (f), (h), (i)와 같이 “로우”, “하이”, “로우”상태가 되어 그 전까지 /RAS 입력에 관계없이 “로우”로 있던 (l)와 같은 클럭은 신호가 /RAS 신호에 따라 반전된 상태 값으로 동작되어 결국은 VBLP가 셋업된 후에 /RAS 신호를 공급하도록 되어 있는 것이다.
여기에서 NOR 회로(7)는 /RAS 신호가 칩 내부로 인가될 때의 시간을 줄이기 위해 트랜지스터(MP1)(MN3)를 상대적으로 다른 트랜지스커(MP2)(MM1) 보다 큰 트랜지스터 사이즈로 구성하였다.
한편, 본 고안의 다른 실시예로서 VBLP센서(11)의 출력신호를 트랜지스터(10)의 소스 및 트레인단에 인가하지 않고 직접 게이트단에 전송할 경우에는 전력 소모를 줄일 수 있다.
이상에서 상술한 바와같이 본 고안은 VBLP 센서(11)에 의해 비트라인 프리차지 전압이 정상에 도달할 때 /RAS 신호가 공급되도록 하고, 트랜지스터(10)의 동작에 따라 비트라인 프리차지 전압이 정상에 도달하기 전까지는 VBLP 제너레이터(9) 출력을 그라운드 시키게 된다.
따라서, 메모리 용량이 증대됨으로 인해 비트라인 로딩 캐패시턴스도 증가되고 VBLP 제너레이터가 VBB 전압이 소정의 레벨이 된 후에야 입력이 되도록 하여 종래의 VBLP 전압이 셋업되기전에 /RAS가 인가되어 센서앰프 등의 오동작을 막고, 다시 VBB 제너레이터나 VBLP 제너레이터가 동작되어도 /RAS 입력이 영향을 받지 않도록 구성하여 칩이 안정한 동작을 하도록 함으로써 반도체 메모리 장치의 신뢰성을 향상시킬 수 있는 것이다.

Claims (2)

  1. VBB 센서(1), 파우어 업 제너레이터(8), 래치회로(5), 인버터(6), NOR 회로(7)를 포함하는 /RAS 신호 클램프 회로에 있어서, 상기 래치 회로(5)의 출력 신호를 반전 시키는 인버터(6) 및 비트라인 프리차지 전압을 발생하는 VBLP 제너레이터(9) 사이에 연결되어 비트라인 프리차지 전압이 소정 레벨에 도달하기 전까지 VBLP 제너레이터(9)의 출력단을 그라운드와 쇼트 시키는 트랜지스터(10)와, 상기 VBLP 제너레이터(9)의 출력단에 연결되어 VBLP가 소정 레벨이 될 때 신호를 발생하는 VBLP 센서(11)와, 상기 파우어 업 제너레이트(8) 및 VBLP 센서(11)에 연결되어 VBLP 센서(11)의 출력 신호를 홀딩하는 제1래치회로(12)와, 상기 제1래치회로(12)의 출력단에 연결되 /RAS 신호의 출력을 제어하는 NOR 회로(7)에 공급되는 신호를 반전 시키는 인버터(13)로 이루어져 VBB 전압이 소정의 레벨이 되어 VBLP 전압이 적정레벨이 되지 않을 경우 /RAS 신호를 칩 내부에 공급되지 않도록 하는 /RAS 신호 클램프 회로.
  2. 제1항에 있어서, 상기 VBLP 센서(11)의 출력을 트랜지스터(10)의 게이트에 연결시켜 전력 소모를 줄이도록 한 것을 특징으로 하는 /RAS 신호의 클램핑 회로.
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