KR0132748B1 - 반도체 소자의 파우어-업 제어회로 - Google Patents
반도체 소자의 파우어-업 제어회로Info
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- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
Abstract
본 발명은 반도체 소자에 전원이 인가되고 외부 카스신호가 스탠바이 상태로 천이하기 이전에 내부 카스신호를 디스에이블시켜 디램의 데이타 출력버퍼에서 시스템의 입출력 버퍼로의 단락 전류 패스를 제거함으로써 소자의 래치-업을 방지하기 위하여, 소자에 전원이 인가되고 외부 제어신호가 스탠바이 상태로 천이하는 것을 감지하여 파우어-업 감지신호를 출력하는 파우어-업 감지신호 발생회로와, 상기 파우어-업 감지신호 발생회로의 출력에 의해 제어되며 외부 카스신호를 입력으로 하여 내부 카스신호를 출력하는 내부 카스신호 발생회로로 구현한 파우어-업 제어회로에 관한 기술이다.
Description
제1도는 종래의 카스 버퍼 회로도.
제2도는 디램을 제어하는 시스템의 구성도
제3도(a) 내지 (b)는 본 발명에 의한 파우어-업 제어회로도.
제4도는 본 발명에 의한 파우어-업 제어회로의 출력파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 디램 제어기 12, 13 : 제어신호 버퍼
14 : 입출력 버퍼 15 : 램
본 발명은 반도체 소자에 전원이 인가되는 파우어-업(power-up) 동작시에 내부 카스신호가 인에이블되어 데이타 출력버퍼(data output buffer)가 오동작하는 것을 방지하기 위하여, 외부 제어신호의 스탠바이 상태를 감지한 파우어-업 감지신호를 이용하여 전원이 인가된 초기에는 데이타 출력버퍼 동작에 관여하는 내부 카스신호를 디스에이블시키도록 하는 파우어-업 제어회로를 구현하였다.
통상, 디램(DRAM)은 로오 어드레스 스트로브(row address strobe)인 라시신호(/RAS)와 컬럼 어드레스 스트로브(column address strobe)인 카스신호(/CAS)와 라이트 인에이블(write enable) 신호(/WE)와 출력 인에이블 신호(/OE)의 조합에 의해 데이타 리드(read) 동작과 데이타 라이트 동작을 수행한다.
그리고, 카스 버퍼(/CAS buffer)는 제1도에서 보는 바와 같이 스테틱 버퍼(static buffer) 형태로 이루어져 있어서, 카스신호(/CAS)가 하이 상태이면 내부 카스신호(CASi)는 디스에이블(disable)되고 카스신호(/CAS)가 로우 상태이면 내부 카스신호(CASi)는 인에이블된다.
상기 내부 카스신호(CASi)는 소자 내부의 데이타를 소자 외부로 출력하는 데이타 출력버퍼의 동작을 제어하는데 사용되며 만약 리드 동작 상태에서 카스신호(/CAS)가 액티브되어 있으면 데이타 출력버퍼는 계속 인에이블되게 된다.
제2도는 디램을 제어하는 시스템(system)의 구성도로서, 디램 제어기(11)에 의해 제어신호(/RAS, /CAS, /WE, /OE)와 어드레스 신호 및 입출력 신호(I/O)가 동작되며, 디램 제어기(11)와 디램(15) 사이에는 인터페이스(interface) 회로인 제어신호 버퍼(12, 13) 및 입출력 버퍼(14)가 존재한다.
상기에서 제어신호 버퍼(12, 13)의 출력은 단방향성으로 디램 제어기(11)에서 입력을 받아 디램(15)으로 출력하지만, 입출력 버퍼(14)는 양방향성으로 리드/라이트 신호에 따라 디램 제어기(11)에서 디램(15)으로 동작하거나 디램(15)에서 디램 제어기(11)로 동작한다.
상기 제2도의 시스템이 전원 공급기에 의해 파우어-업되면 대개의 시스템의 제어신호(/RAS, /CAS, /WE, /OE)는 전원전압의 전위를 따라 가서 스탠바이(standby) 상태로 동작하지만 일부 시스템에서는 파우어-업된 이후에도 제어신호가 액티브 구간에 존재한다.
이에 따라, 디램의 경우에는 파우어-업되면서 데이타 출력버퍼가 인에이블될 수 있으며 또한 시스템에서의 입출력 버퍼는 파우어-업시에 디램에 로우 상태나 하이 상태를 구동할 수도 있다. 이런 경우 디램과 입출력 버퍼 사이에 단락 전류(short circuit current)가 발생하며 이 전류에 의해 래치-업(latch-up)이 유발되는 문제가 있다.
그러나, 디램은 파우어-업시 제어신호가 액티브되어 있더라도 내부 카스신호가 디스에이블되어 있으면 데이타 출력버퍼가 항상 디스에이블되어 있으므로, 데이타 출력버퍼와 입출력 버퍼 사이의 단락 전류가 제거되어 래치-업을 방지할 수 있다.
따라서, 본 발명에서는 파우어-업시에 내부 카스신호를 디스에이블시켜 데이타 출력버퍼를 디스에이블 상태로 유지시킬 수 있는 파우어-업 제어회로를 구현하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에서는 소자에 전원이 인가되고 외부 제어신호가 스탠바이 상태로 천이하는 것을 감지하여 파우어-업 감지신호를 출력하는 파우어-업 감지신호 발생회로와, 상기 파우어-업 감지신호 발생회로의 출력에 의해 제어되며 외부 카스신호를 입력으로 하여 내부 카스신호를 출력하는 내부 카스신호 발생회로를 포함하는 파우어-업 제어회로를 구현하였다.
제3도(a) 내지 (b)는 본 발명에 의한 파우어-업 제어회로를 도시한 것으로, 제3도(a)는 소자에 전원이 인가되고 외부 제어신호가 스탠바이 상태로 천이하는 것을 감지하여 파우어-업 감지신호(/PWRCAS)를 출력하는 파우어-업 감지신호 발생회로이고, 제3도(b)는 상기 파우어-업 감지신호 발생회로의 출력(/PWRCAS)에 의해 제어되며 외부 카스신호(/CAS)를 입력으로 하여 내부 카스신호(CASi)를 출력하는 내부 카스신호 발생회로이다.
상기 파우어-업 감지신호 발생회로는 파우어-업시 외부 카스신호(/CAS)가 스탠바이 상태로 갔는지를 감지하여 파우어-업 감지신호를 발생시키고, 상기 내부 카스신호 발생회로는 파우어-업시 외부 카스신호(/CAS)가 로우 상태로 있을 때는 파우어-업 감지신호(/PWRCAS)가 하이 상태로 출력되어 외부 카스신호(/CAS)가 액티브되어 있더라도 내부 카스신호(CASi)를 디스에이블된 상태로 출력하며, 외부 카스신호(/CAS)가 하이 상태로 스탠바이되어 있을 때는 파우어-업 감지신호(/PWRCAS)가 로우 상태로 인에이블되어 외부 카스신호(/CAS)에 의해 내부 카스신호(CASi)를 발생하게 된다.
상기에서 파우어-업 감지신호 발생회로의 출력인 파우어-업 감지신호(/PWRCAS)는 소자 내부로 전원전압이 인가되면서 피모스형 캐패시터(MPCAP)의 디커플링(decoupling)에 의해 노드(N1)가 하이 상태로 유지되므로 전원이 인가된 초기에는 하이 상태로 디스에이블되었다가, 외부 카스신호(/CAS)가 한 번 스탠바이 상태로 간 이후에는 로우 상태로 액티브되어 정상적인 디램 동작에는 영향을 미치지 않는다.
즉, 시스템에서는 정상적인 동작을 위해 카스신호(/CAS)가 항상 스탠바이 상태에서 시작하므로 스탠바이인 하이 상태로 가면 트랜지스터(MN1)가 턴-온되어 노드(N1)를 하이 상태에서 로우 상태로 방전시키므로 파우어-업 감지신호(/PWRCAS)는 로우 상태로 액티브된다. 그리고 일단 카스신호(/CAS)가 스탠바이 상태로 간 이후에는 노드(N2)가 하이 상태가 되어 트랜지스터(MP1)를 턴-오프시키고 트랜지스터(MN2)를 턴-온시키므로 파우어-업 감지신호(/PWRCAS)는 이어지는 카스신호(/CAS)의 상태와는 무관하게 로우 상태로 래치된다.
내부 카스신호 발생회로는 파우어-업 감지신호(/PWRCAS)가 하이 상태에서는 트랜지스터(MP2)가 턴-오프되고 트랜지스터(MN3)가 턴-온되어 내부 카스신호(CASi)를 디스에이블시키고, 파우어-업 감지신호(/PWRCAS)가 포우 상태에서는 트랜지스터(MP2)가 턴-온되고 트랜지스터(MN3)가 턴-오프되어 카스신호(/CAS)에 따라 내부 카스신호(CASi)를 발생시킨다.
상기 제3도(a)의 파우어-업 감지신호 발생회로로 인가되는 외부 카스신호(/CAS) 대신에 다른 제어신호(/RAS, /OE, /WE)를 이요할 수도 있다.
제4도는 본 발명에 의한 파우어-업 제어회로의 출력파형도로서, 상기 제3도(a) 내지 (b)를 통해 설명한 바와 같이 전원전압이 인가된 후, 외부 제어신호가 스탠바이 상태로 천이할 때까지의 일정시간 동안에는 파우어-업 감지신호(/PWRCAS)가 하이 상태로 디스에이블되어 있으므로 내부 카스신호(CASi) 또한 로우 상태로 디스에이블되어 있어서 전원이 인가되는 초기에 인에이블된 외부 카스신호(/CAS)에 의해 잘못된 내부 카스신호(CASi)가 출력되어 소자의 데이타 출력버퍼를 오동작시키는 것을 방지할 수 있다.
따라서, 본 발명의 파우어-업 제어회로를 소자 내부에 구현하게 되면 소자에 전원이 인가되고 외부 카스신호가 스탠바이 상태로 가기 이전의 일정시간 동안에 내부 카스신호를 디스에이블시킴으로써, 데이타 출력버퍼 또한 디스에이블시키므로 디램의 데이타 출력버퍼에서 시스템의 입출력 버퍼로의 단락 전류 패스를 제거하여 소자의 래치-업을 방지하는 효과를 얻게 된다.
Claims (3)
- 반도체 소자에 전원이 인가된 초기에 소자 외부로부터 입력된 제어신호가 스탠바이 상태로 천이하는 것을 감지하여 인에이블된 파우어-업 감지신호를 출력하는 파우어-업 감지신호 발생부와, 상기 파우어-업 감지신호 발생부의 출력에 의해 동작이 제어되며, 외부 카스신호를 입력으로 하여 내부 카스신호를 출력하는 내부 카스신호 발생부를 포함하는 것을 특징으로 하는 파우어-업 제어회로.
- 제1항에 있어서, 상기 파우어-업 감지신호 발생부는, 전원전압과 제1 노드 사이에 접속되며 게이트가 제2 노드에 연결된 피모스(PMOS)형 트랜지스터와, 상기 제1 노드와 접지전압 사이에 접속되며 게이트로 외부 제어신호가 인가되는 제1 엔모스(NMOS)형 트랜지스터와, 전원전압과 제1 노드 사이에 접속된 캐패시터 성분과, 상기 제1 노드와 접지전압 사이에 접속되며 게이트가 제2 노드에 연결된 제2 엔모스형 트랜지스터와, 상기 제1 노드의 신호를 반전시켜 제2 노드로 출력하는 제1 반전 게이트와, 상기 제2 노드의 신호를 번전시켜 파우어-업 감지신호를 출력하는 제2 반전 게이트를 포함하는 것을 특징으로 하는 파우어-업 제어회로.
- 제1항에 있어서, 상기 내부 카스신호 발생부는, 전원전압과 제1 노드 사이에 접속되며 게이트로 상기 파우어-업 감지신호 발생부의 출력이 인가되는 제1 피모스형 트랜지스터와, 상기 제1 노드와 제2 노드 사이에 접속되며 게이트로 외부 카스신호가 인가되는 제2 피모스형 트랜지스터와, 상기 제2 노드와 접지전압 사이에 접속되며 게이트로 외부 카스신호가 인가되는 제1 엔모스형 트랜지스터와, 상기 제2 노드와 접지전압 사이에 접속되며 게이트로 파우어-업 감지신호 발생부의 출력이 인가되는 제2 엔모스형 트랜지스터와, 상기 제2 노드의 신호를 입력으로 하여 내부 카스신호를 출력하는 출력 구동단을 포함하는 것을 특징으로 하는 파우어-업 제어회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940019687A KR0132748B1 (ko) | 1994-08-10 | 1994-08-10 | 반도체 소자의 파우어-업 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019940019687A KR0132748B1 (ko) | 1994-08-10 | 1994-08-10 | 반도체 소자의 파우어-업 제어회로 |
Publications (2)
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| KR960009148A KR960009148A (ko) | 1996-03-22 |
| KR0132748B1 true KR0132748B1 (ko) | 1998-04-16 |
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ID=19390098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019940019687A KR0132748B1 (ko) | 1994-08-10 | 1994-08-10 | 반도체 소자의 파우어-업 제어회로 |
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| KR (1) | KR0132748B1 (ko) |
-
1994
- 1994-08-10 KR KR1019940019687A patent/KR0132748B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960009148A (ko) | 1996-03-22 |
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