KR100304279B1 - 래치-업방지회로 - Google Patents
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Abstract
본 발명의 래치-업 방지회로는 메모리 장치에 사용되어 외부로부터 파워가 인가되는 순간에 발생할 수 있는 래치-업 현상을 방지한다. 이를 위하여 상기 래치-업 방지회로는 기준전압을 발생하는 기준전압 발생부와, 외부로부터의 제1 전원전압이 상기 기준전압보다 클 경우에 제1 논리상태를 출력하는 비교부와, 상기 비교부로부터의 제1 논리상태의 신호가 적어도 일정폭을 갖게 하는 초기화부와, 상기 초기화부로부터의 신호에 의하여 데이타 버스로부터의 신호를 일정기간 래치하여 데이타 출력버퍼의 풀-업 및 풀-다운 트랜지스터쪽으로 공급하는 래치부를 구비한다.
Description
제1도는 통상의 초기 전원전압 및 어드레스 스트로브 신호의 타이밍도,
제2도는 본 발명의 제1 실시예에 따른 래치-업 방지회로의 블록도,
제3도는 본 발명의 제2 실시예에 따른 래치-업 방지회로의 블록도,
제4도는 제2도의 일부분을 도시한 회로도,
제5도는 제3도의 일부분을 도시한 회로도,
제6도는 Vcc와 Vref를 비교하여 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
10:기준전압발생부 20:비교부
30:초기화부 40:래치부
본 발명은 반도체 장치의 래치-업 방지회로에 관한 것으로, 특히 반도체 장치에 초기 전원전압 인가시 발생할 수 있는 래치-업 현상을 방지하기 위한 래치-업 방지회로에 관한 것이다.
통상의 디램(DRAM), 피에스램(PSRAM), 캐쉬 램(CACHE RAM)등과 같은 반도체 장치는 외부에서 초기 전원 전압을 인가받아 안정된 상태에 도달하기까지는 일정한 시간을 요구한다. 그러나, 초기 전원 공급시 외부로부터의 로우 및 칼럼 어드레스 스트로브 신호(이하, 라스 및 카스 신호) 및 라이트 신호와 같은 제어신호는, 제1A도와 같은 전원전압(Vcc)의 변이형태를 따르지 않고 제1B도와 같이 일정시간(예, 수십us)후에 로우에서 하이로 천이한다. 즉, 전원전압이 인가된 순간에서 디스에이블(DISABLE)상태인 하이가 입력되기까지의 일정시간(A)에는 인에이블(ENABLE)상태와 동일한 로우레벨의 신호가 인가된다. 상기 메모리 장치는 이를 리드 사이클로 인지하여 메모리 장치가 안정된 상태에 이르기전에 데이타 출력버퍼의 풀-업 엔모스 트랜지스터(PULL-UP NMOS TRANSISTER)를 구동함으로써, 순간적으로 많은 양의 전류가 상기 풀-업 엔모스 트랜지스터를 경유하여 접지전압(Vss)쪽으로 흘러 래치-업 현상을 유발하였다.
따라서, 본 발명의 목적은 외부로부터의 카스 및 라스 및 라이트 신호와 같은 제어신호가, 파워가 인가된 후에 일정기간 동안 인에이블(ENABLE)상태와 동일한 로우레벨로 입력되더라도 메모리 장치의 안정성과 신뢰성을 보장할 수 있는 레치-업 방지회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 래치-업 방지회로는 기준전압(Vr)을 발생하는 기준전압발생부와, 외부로부터의 제1 전원전압(Vcc)이 상기 기준전압(Vr)보다 클 경우에 제1 논리상태를 출력하는 비교부와, 상기 비교부로부터의 제1 논리상태의 신호가 적어도 일정폭을 갖게 하는 초기화부와, 상기 초기화부로부터의 신호에 의하여 데이타 버스로부터의 신호를 일정기간 래치하여 데이타 출력버퍼의 풀-업 및 풀-다운 트랜지스터쪽으로 공급하는 래치부를 구비한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명의 제1 실시예에 따른 래치-업 방지회로의 블럭도이다.
상기 래치-업 방지회로는 기준전압(Vr)을 발생하는 기준전압발생부(10)와, 상기 기준전압발생부(10)로부터의 신호에 의하여 외부로부터의 초기 전원전압(Vcc)이 안정된 상태에 이르렀는지를 검출하는 비교부(20)와, 상기 전원전압(Vcc)이 안정된 상태에 이른 후에 상기 비교부(20)로부터의 신호가 적어도 일정 폭을 갖게 하는 초기화부(30)와, 상기 초기화부(30)로부터의 신호에 따라 데이타 버스로부터의 신호를 일정기간 래치하는 래치부(40)와, 외부로부터의 제어신호 및 상기 래치부(40)로부터의 신호를 입력하여 풀-업 및 풀-다운 트랜지스터(Q6,Q7)를 구동하는 풀-업 및 풀-다운 드라이브(50, 60)를 구비한다.
제3도는 본 발명의 제2 실시예에 따른 래치-업 방지회로의 블럭도이다.
상기 래치-업 방지회로는 기준전압(Vr)을 발생하는 기준전압발생부(10)와, 상기 기준전압발생부(10)로부터의 신호에 의하여 외부로부터의 초기 전원전압(Vcc)이 안정된 상태에 이르렀는지를 검출하는 비교부(20)와, 상기 전원전압(Vcc)이 안정된 상태에 이룬 후에 상기 비교부(20)로부터의 신호가 적어도 일정 폭을 갖게 하는 초기화부(30)와, 메모리 장치 외부로부터의 신호에 따라 데이타 버스(DATA BUS)로 부터의 신호를 일정기간 래치하는 래치부(40)와, 상기 초기화부(30)로부터의 제어신호 및 외부로부터의 제어신호 및 상기 래치부(40)로부터의 신호를 입력하여 풀-업 및 풀-다운 트랜지스터(Q6,Q7)를 구동하는 풀-업 및 풀-다운 드라이브(50,60)를 구비한다.
상기 제2도와 제3도에 나타낸 기준전압발생부(10), 비교부(20), 및 초기화부(30)는 제4도 및 제5도를 참조하면서 설명하기로 한다.
이하, 제2도에 나타낸 기준전압발생부(10), 비교부(20), 및 초기화부(30)를 제4도를 참조하면서 설명한다.
제4도에 있어서, 상기 기준전압발생부(10)는 노드(N2) 및 접지전압(Vss)에 접속된 캐패시터(C1)와 상기 캐패시터(C1)에 게이트가 접속되어 있으며 전원전압(Vcc) 및 노드(N1) 사이에 접속된 피모스 트랜지스터(Q1)와, 상기 노드(N1) 및 접지전압(Vss) 사이에 접속되어 일정한 기준전압(Vr)을 생성하는 다이오드(D1,D2,D3)를 구비한다. 상기 비교부(20)는 상기 노드(N2)에 게이트가 접속되어 있으며 노드(N1) 및 접지전압(Vss) 사이에 접속된 엔모스 트랜지스터(Q2)와, 상기 노드(N1)에 게이트가 연결되어 있으며 전원전압(Vcc) 및 노드(N2)사이에 연결되어 있는 피모스 트랜지스터(Q3)와, 노드(N2) 및 상기 초기화부(20) 사이에 접속된 인버터(21)와, 상기 인버터(21)에 게이트가 접속되어 있으며 상기 노드(N2) 및 접지전압(Vss)사이에 연결된 엔모스 트랜지스터(Q4)를 구비한다.
초기 전원전압이 인가되기 전에는 상기 노드(N1) 및 노드(N2)의 전위가 로우 레벨임으로 인해 상기 피모스 트랜지스터(Q1) 및 피모스 트랜지스터(Q3)는 온(ON)상태를 유지한다. 상기 엔모스 트랜지스터(Q4)는 초기전원전압이 인가되기 전에는 인버터(21)로부터 자신의 게이트쪽으로 인가되는 하이레벨의 신호에 의하여 상기 노드(N2)의 전위를 확실한 로우레벨을 유지한다.
외부에서 초기 전원전압이 인가된 후에 상기 노드(N1) 및 노드(N2)의 전위가 점점 상승하여 기준전압(Vr, 예 0.6)에 도달하기까지의 시간에 있어서, 상기 노드(N1)에 게이트가 접속된 피모스 트랜지스터(Q3)가 오프되는 것을 방지하기 위하여 상기 노드(N2)의 전위(예, 0.6)에 게이트가 접속된 상기 엔모스 트랜지스터(Q2)가 턴-온하여 상기 노드(N1)의 전위를 풀-다운한다.
상기 전원전압(Vcc)이 점점 상승하여 Vr+Vt(Vr:기준전압, Vt:트랜지스터의 문턱전압)와 같은 레벨에 도달하면 상기 피모스 트랜지스터(Q3)는 턴-온하여 상기 캐패시터(C1)를 충전하기 시작한다. 상기 캐패시터(C1)가 완전히 충전된 후에 인버터(21)를 경유하여 상기 초기화부(30)쪽으로 로우레벨의 신호를 공급한다.
상기 초기화부(30)는 상기 인버터(21)에 게이트가 접속되었으며 전원전압(Vcc) 및 노드(N3) 사이에 접속된 피모스 트랜지스터(Q5)와, 상기 노드(N3) 및 접지전압(Vss) 사이에 접속된 캐패시터(C2)와, 상기 노드(N3)와 출력라인(33) 사이에 접속된 인버터(31)를 구비한다.
상기 피모스 트랜지스터(Q5)는 상기 비교부(10)로부터의 로우레벨의 신호를 인가받아 캐패시터(C2)를 충전하기 시작하고 상기 캐패시터(C2)가 완전히 충전된 후 인버터(31)를 경유하여 제2도에 나타낸 상기 래치부(40)쪽으로 로우레벨의 신호를 출력함으로써 상기 출력라인(33)을 경유하여 상기 래치부(40)로 로우레벨의 신호를 공급함으로써 제2도에 나타낸 풀-업 및 풀-다운 트랜지스터(Q6,Q7)를 구동한다.
따라서, 제4도에서는 상기 커패시터(C1,C2)의 충전이 완료된 순간이 상기 전원전압(Vcc)이 안정된 상태로 진입한 이후가 됨으로써, 메모리 장치에서 발생할 수 있는 래치-업 현상을 방지할 수 있게 된다.
다음에는, 제3도에 나타낸 기준전압 발생부(10), 비교부(20), 및 초기화단(30)에 대해서 제5도를 참조하면서 설명한다.
상기 제5도에 있어서, 상기 초기화부(30)는 상기 비교부(20)로부터의 신호에 의하여 전원전압(VCC) 및 노드(N3) 사이에 접속된 피모스 트랜지스터(Q3)와, 상기 노드(N3) 및 접지전압(Vss) 사이에 접속된 캐패시터(C2)와, 상기 기준전압발생부(10)쪽으로 신호를 매칭하는 인버터(31,32)를 구비한다.
상기 노드(N3)는 초기 전원이 인가되기 이전이나 캐패시터(C2)가 완전히 충전되기 전에는 상기 캐패시터(C2)에 충전된 전하가 없으므로 상기 피모스 트랜지스터(Q1)쪽으로 하이레벨의 신호를 공급한다. 따라서, 이 기간동안 상기 래치부(40)는 디스에이블(DISABLE)상태를 유지하며 제3도에 나타낸 풀-업 및 풀-다운 커패시터(Q6,Q7)의 구동을 방지한다.
상기 기준전압발생부(10)는 전원전압(Vcc) 및 노드(N1)사이에 접속되고 상기 초기화단(30)의 인버터(32)에 게이트가 접속된 피모스 트랜지스터(Q1)와, 상기 노드(N1) 및 접지전압(Vss)사이에 접속되어 일정한 기준전압(Vr)을 생성하는 다이오드(D1,D2,D3)를 구비한다.
상기 비교부(20)는 전원전압(Vcc) 및 노드(N2) 사이에 접속되고 상기 노드(N1)에 게이트가 접속된 피모스 트랜지스터(Q2)와, 상기 노드(N2) 및 접지전압(Vss)사이에 접속된 캐패시터(C1)와, 노드(N2)와 트랜지스터(Q3)의 게이트 사이에 접속된 인버터(21)를 구비한다.
외부에서 초기 전원이 인가되기 전에는, 상기 피모스 트랜지스터(Q1)는 인버터(32)를 통해서 상기 초기화부(30)로부터 로우레벨의 신호를 공급받는다. 외부에서 전원이 인가되는 순간 상기 피모스 트랜지스터(Q1)는 턴-온(TRUN-ON)하여 일정시간후 노드(N1)에는 기준전압(Vr)이 발생되며 또, 초기 전원전압(Vcc)이 점점 상승하여 Vr+Vt(Vr:기준전압, Vt:트랜지스터의 문턱전압)와 같은 레벨에 도달하였을 때 상기 피모스 트랜지스터(Q2)는 턴-온하여 캐패시터(C1)를 충전하기 시작한다. 상기 캐패시터(C1)가 완전히 충전된 후 인버터(21)를 경유하여 상기 초기화부(30)쪽으로 로루레벨의 신호가 공급된다.
상기 초기호부(30)의 피모스 트랜지스터(Q3)는 상기 인버터(21)로부터 로우레벨의 신호를 인가받아 캐패시터(C2)를 충전하기 시작한다. 상기 캐패시터(C2)가 완전히 충전된 후에는 상기 출력라인(33)을 경유하여 제3도에 나타낸 상기 풀-업 및 풀-다운 드라이브(50,60)의입력라인(51,61)쪽으로 신호를 공급하여 상기 풀-업 및 풀-다운 트랜지스터(Q6,Q7)를 구동한다.
따라서, 제5도는 상기 캐패시터(C1,C2)가 완전히 충전된 후 상기 래치부(40)를 구동한다. 즉, 상기 캐패시터(C1,C2)의 충전이 완료된 순간이 상기 전원전압(Vcc)이 안정된 상태로 진입한 이후가 됨으로써, 메모리 장치에서 발생할 수 있는 래치-업 현상을 방지할 수 있게 된다.
따라서, 상기 제5도에 도시된 회로도도 제4도와 마찬가지로 상기 캐패시터(C1,C2)가 완전히 충전된 후 상기 래치부(40)를 구동하여 래치-업 현상을 방지한다고 할 수 있다.
상술한 바와 같이, 본 발명의 래치-업 방지회로는, 외부에서 인가된 전원전압이 안정된 레벨에 도달하기까지 데이터 출력버퍼의 동작을 억제하여, 초기 전원의 불안정 상태에서 발생할 수 있는 래치-업 형상을 방지함으로써, 시스템에서의 메모리 소자에 대한 신뢰성이 높일 수 있다.
Claims (14)
- 기준전압을 발생하는 기준전압발생수단과, 외부로부터의 제1 전원전압이 상기 기준전압보다 클 경우에 제1 논리상태를 출력하는 비교수단과, 상기 비교수단으로부터의 제1 논리상태의 신호가 적어도 일정 폭을 갖게 하는 초기화 수단과, 상기 초기화수단으로부터의 신호에 의하여 데이타 버스로부터의 신호를 일정기간 래치하여 데이타 출력버퍼의 풀-업 및 풀-다운 트랜지스터쪽으로 공급하는 래치수단을 구비한 것을 특징으로 하는 래치-업 방지회로.
- 제1항에 있어서, 기준전압발생수단이 원하는 만큼의 전위를 발생하기 위한 전위조절수단과, 제1 전원전압이 외부에서 인가된 후 안정된 상태를 유지하는 시간 이상 상기 제1 전원전압으로부터의 신호를 저장하는 제1 저장수단과, 상기 제1 저장수단으로부터의 신호에 의하여 상기 제1 전원전압을 상기 전위조절수단쪽으로 절환하는 제1 절환수단을 구비하고, 상기 비교수단이 상기 기준전압발생수단으로부터의 신호에 의하여 제1 전원 전압을 상기 초기화수단쪽으로 공급하는 제2 절환수단을 구비하며, 상기 초기화수단이 일정시간 이상 제1 전원전압으로부터의 신호를 저장하는 제2 저장수단과, 상기 비교수단으로부터의 신호에 의하여 제1 전원전압을 상기 제2저장수단쪽으로 공급하는 제3 절환수단을 구비한 것을 특징으로 하는 래치-업 방지회로.
- 제2항에 있어서, 상기 제1 저장수단 및 상기 제2 저장수단의 용량이 완전히 충전된 시간이 어드레스 신호 및 리드 및 라이트 신호가 외부에서 인가된 후 안정된 상태를 유지하는데 필요한 시간보다 큰 것을 특징으로 하는 래치-업 방지회로.
- 제2항에 있어서, 상기 전위조절수단이 다수의 다이오드를 포함하며, 상기 제1 및 제2 저장수단이 캐패시터를 포함하며, 상기 제1 및 제2 및 제3 절환수단이 피모스 트랜지스터를 포함한 것을 특징으로 하는 래치-업 방지회로.
- 제2항에 있어서, 상기 비교수단이 상기 제1 절환수단이 항상 온(on)상태를 유지하도록 하는 엔모스 트랜지스터를 추가로 포함한 것을 특징으로 하는 래치-업 방지회로.
- 제2항에 있어서, 상기 비교수단이 상기 제1 저장수단이 초기 전원전압이 인가되기 전에는 확실한 로우레벨을 유지하게 하는 엔모스 트랜지스터를 추가로 구비한 것을 특징으로 하는 래치-업 방지회로.
- 제1항에 있어서, 상기 비교수단이 상기 초기화수단쪽으로 신호를 매칭하기 위한 제1 인버터를 추가로 포함한 것을 특징으로 하는 래치-업 방지회로.
- 제1항에 있어서, 상기 초기화 수단이 상기 래치수단쪽으로 신호를 매칭하기 위한 제2 인버터를 추가로 포함한 것을 특징으로 하는 래치-업 방지회로.
- 기준전압을 발생하는 기준전압발생수단과, 외부로부터의 제1 전원전압이 상기 기준전압보다 클 경우에 제1 논리상태를 출력하는 비교수단과, 상기 비교수단으로부터의 제1 논리상태의 신호가 적어도 일정 폭을 갖게 하는 초기화수단과, 메모리 장치 외부로부터의 신호에 따라 데이터 버스로부터의 신호를 일정기간 래치시키는 래치수단과, 상기 초기화수단으로부터의 신호, 상기 래치수단으로부터의 신호, 및 외부로 부터의 제어신호를 입력받아 데이타 출력버퍼의 풀-업 및 풀-다운 트랜지스터를 구동하는 구동수단을 구비한 것을 특징으로 하는 래치-업 방지회로.
- 제9항에 있어서, 상기 초기화 수단이 상기 구동수단쪽으로 신호를 매칭하기 위한 제1 인버터를 추가로 구비한 것을 특징으로 하는 래치-업 방지회로.
- 제9항에 있어서, 상기 초기화 수단이 상기 기준전압 발생수단쪽으로 신호를 매칭하기 위한 제2 인버터를 추가로 구비한 것을 특징으로 하는 래치-업 방지회로.
- 제9항에 있어서, 상기 기준전압발생수단이 원하는 만큼의 전위를 발생하기 위한 전위조절수단과, 상기 초기화수단으로부터의 신호에 의하여 제1 전원전압을 상기 전위조절수단쪽으로 절환하는 제1 절환수단을 구비하고, 상기 비교수단이 일정시간 제1 전원전압으로부터의 신호를 저장하는 제1 저장수단과, 제1 전원전압이 기준전압발생수단보다 클 경우 상기 제1 전원전압으로부터의 신호를 상기 제1 저장수단쪽으로 공급하는 제2 절환수단을 구비하며, 상기 초기화수단이 일정시간 이상 제1 전원전압으로부터의 신호를 저장하는 제2 저장수단과, 상기 비교수단으로부터의 신호에 의하여 제1 전원전압을 상기 제2 저장수단쪽으로 공급햐는 제3 절환수단을 구비한 것을 특징으로 하는 래치-업 방지회로.
- 제12항에 있어서, 상기 제1 저장수단 및 제2 저장수단의 용량이 완전히 충전된 시간이 어드레스 신호 및 리드 및 라이트 신호가 외부에서 인가된 후 안정된 상태를 유지하는 시간보다 큰 것을 특징으로 하는 래치-업 방지회로.
- 제12항에 있어서, 상기 전위조절수단이 다수의 다이오드를 포함하며, 상기 제1 및 제2 및 제3 절환수단이 피모스 트랜지스터를 포함하며, 상기 제1 및 제2 저장수단이 캐패시터를 포함한 것을 특징으로 하는 래치-업 방지회로.
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