KR100587040B1 - 반도체 메모리 장치의 고전압 초기화 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 고전압 초기화 회로에 관한 것으로, 파워 업 동작구간 또는 고전압이 외부공급전압보다 낮을 때 외부공급전압과 고전압을 단락시킴으로써 고전압 펌프의 효율을 높여 파워 소모를 줄이고 칩이 안정적으로 동작할 수 있도록 한 고전압 초기화 회로에 관한 것이다.
이를 구현하기 위한 본 발명의 고전압 초기화 회로는, 파워 업 신호가 '로우' 상태에 있을 때에는 외부공급전압과 고전압을 단락시키도록 하는 제1 논리신호를 출력하고 상기 파워 업 신호가 '하이' 상태로 바뀌면 상기 외부공급전압과 고전압을 비교하여 고전압이 외부공급전압보다 낮을 경우 제1 논리신호를 출력하는 전압비교수단과, 상기 전압비교수단의 출력 신호를 고전압으로 승압시키는 레벨 시프터 수단과, 상기 레벨 시프터 수단의 출력신호가 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시켜 고전압 펌핑 회로의 초기전압으로 세팅하는 전압 세팅수단을 포함하여 구성된 것을 특징으로 한다.

Description

반도체 메모리 장치의 고전압 초기화 회로{Circuit of initial high voltage in semiconductor memory device}
도 1은 종래 기술에 따른 Vpp 초기화 회로의 회로도
도 2는 Vpp 전압을 생성하기 위한 종래의 일반적인 Vpp 펌프 회로도
도 3은 본 발명의 제1 실시예에 의한 Vpp 초기화 회로의 회로도
도 4는 본 발명의 제2 실시예에 의한 Vpp 초기화 회로의 회로도
도 5은 본 발명의 제3 실시예에 의한 Vpp 초기화 회로의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
10, 40 : 전압 세팅부 20 : Vpp 펌프 회로부
30 : 레벨 시프터부 50, 60 : 전압 비교부
본 발명은 반도체 메모리 장치의 고전압(Vpp) 초기화 회로에 관한 것으로, 보다 상세하게는 파워 업 동작시 고전압이 외부공급전압(Vext)보다 낮을 때 외부공급전압과 고전압을 단락시킴으로써 고전압 펌프의 효율을 높여 파워 소모를 줄이고 칩이 안정적으로 동작할 수 있도록 한 반도체 메모리 장치의 고전압 초기화 회로에 관한 것이다.
디램(DRAM)은 하나의 트랜지스터와 하나의 캐패시터로 구성된 메모리 셀에 데이타를 라이트하거나 리드할 수 있는 랜덤 억세스 메모리(random access memory)로서, 로오 어드레스 스트로브(Row Address Strobe) 신호인 라스(/RAS)가 액티브(Active)되면, 이때 입력된 로오 어드레스를 디코딩하여 선택된 워드라인을 구동시키게 된다.
그런데, 상기 디램은 메모리 셀을 구성하는 하나의 셀 트랜지스터가 NMOS를 사용하므로, 문턱전압(Threshold Voltage:Vt)에 의한 전류 손실을 고려하여 전원전압(Vcc)+문턱전압(Vt)+ V의 전위를 발생하는 워드라인 구동용 Vpp 발생기를 포함하고 있다.
즉, 트랜지스터의 특성에서 PMOS형 트랜지스터의 경우는 고전위를 잘 전달하지만 저전위를 전달하는 경우는 문턱전압 이하의 전위를 전달하기는 어렵고, NMOS형 트랜지스터의 경우는 저전위는 잘 전달하지만 고전위를 전달하는 경우에는 게이트 전위보다 문턱전압 만큼 낮은 전위 이상의 전위를 전달하기가 어렵기 때문에 상기 메모리 셀과 같이 소자의 크기를 줄이거나 래치-업(latch-up)을 방지할 목적으로 NMOS형 트랜지스터를 사용하는 경우에는 고전위를 잘 전달하도록 하기 위하여 NMOS 트랜지스터의 게이트에 전달하려고 하는 고전위 보다 최소한 문턱전압(Vt) 이상으로 높은 전위를 인가해야한다. 따라서 디램소자의 워드라인을 구동하기 위해서는 전원전압(Vcc) 보다 더 높은 전위인 고전압(Vpp)을 필요로 하게 된다.
도 1은 종래 기술에 따른 Vpp 회로의 초기화 회로를 나타낸 것으로, Vpp 전위로 전하 펌핑하는 Vpp 펌프 회로부(20)와, 상기 Vpp 펌프 회로부(20)가 작동 하기 전에 Vpp 전위가 Vext 전위보다 낮을 경우 Vext 보다 문턱전압(Vt)만큼 낮은 전압으로 초기화시키는 전압 세팅부(10)와, 제어신호(Øs)에 의해 상기 Vpp 펌프 회로부(20)로 부터의 Vpp 전압을 워드 라인(WL)으로 스위칭해 주는 PMOS 트랜지스터(P1)로 구성되어 있다.
파워업(power up) 과정에서 Vpp 펌프가 작동하기 전에 Vpp 전위가 Vext 전위보다 낮을 경우 전압 세팅부(10)를 통하여 Vpp는 Vext 보다 NMOS 트랜지스터(N1)의 문턱전압(Vt)만큼 낮은 전압으로 초기화가 이루어진다.
Vpp 전압은 제어신호(Øs)에 의해 동작되는 PMOS 트랜지스터(P1)를 통하여 셀 트랜지스터(N2)를 제어하는 워드 라인(WL)의 구동 전압으로 사용되며, 그 외에 비트라인 아이소레이션(isolation)에 쓰인다.
도 2는 Vpp 전압을 생성하기 위한 종래의 일반적인 Vpp 펌프 회로를 나타낸 것으로, 그 구성 및 동작은 공지된 기술이므로 여기서는 생략하기로 한다.
그런데, 이와같이 구성된 종래의 Vpp 초기화 회로에 있어서는, 파워업('pwrup') 신호 발생 이후에도 펌핑 과정에서 Vpp 레벨이 'Vext-Vt' 전위보다 낮아져야만 NMOS 트랜지스터(N1)가 턴온되므로, Vpp 전압이 Vext 전압보다 낮은 전압에서 Vpp 펌프 회로부(20)를 초기화시킬 경우 안전성에 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 파워 업 동작시 고전압(Vpp)이 외부공급전압(Vext)보다 낮을 때 외부공급전압(Vext)과 고전압(Vpp)을 단락시킴으로써 Vpp 펌프의 효율을 높여 파워 소모를 줄이고 칩이 안정적으로 동작할 수 있도록 한 반도체 메모리 장치의 고전압 초기화 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치의 고전압 초기화 회로는,
파워 업 신호를 고전압으로 승압시키는 레벨 시프터 수단과,
상기 레벨 시프터 수단의 출력이 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시켜 고전압 펌핑 회로의 초기전압으로 세팅하는 전압 세팅수단을 포함하여 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 고전압 초기화 회로는,
외부공급전압과 고전압을 비교한 신호를 출력하는 전압비교수단과,
상기 전압비교수단의 출력 신호를 고전압으로 승압시키는 레벨 시프터 수단과,
상기 레벨 시프터 수단의 출력신호가 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시켜 고전압 펌핑 회로의 초기전압으로 세팅하는 전압 세팅수단을 포함하여 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 반도체 메모리 장치의 고전압 초기화 회로는,
파워 업 신호가 '로우' 상태에 있을 때에는 외부공급전압과 고전압을 단락시키도록 하는 제1 논리신호를 출력하고 상기 파워 업 신호가 '하이' 상태로 바뀌면 상기 외부공급전압과 고전압을 비교하여 고전압이 외부공급전압보다 낮을 경우 제1 논리신호를 출력하는 전압비교수단과,
상기 전압비교수단의 출력 신호를 고전압으로 승압시키는 레벨 시프터 수단과,
상기 레벨 시프터 수단의 출력신호가 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시켜 고전압 펌핑 회로의 초기전압으로 세팅하는 전압 세팅수단을 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 고전압은 승압 전압인 Vpp 전위를 가지는 것을 특징으로 한다.
그리고, 상기 제1 논리신호는 '로우' 전위레벨을 갖는 것을 특징으로 한다.
그리고, 상기 전압 세팅수단은 상기 레벨 시프터 수단의 출력신호가 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시키는 스위칭 소자를 포함하여 구성된 것을 특징으로 한다.
그리고, 상기 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 한다.
그리고, 상기 PMOS 트랜지스터의 벌크 바이어스는 상기 외부공급전압과 고전압 중 높은 전위가 공급되도록 구성된 것을 특징으로 한다.
또한, 상기 전압비교수단은 커런트 미러 구조를 갖는 전압 비교기인 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명의 제1 실시예에 의한 Vpp 초기화 회로의 회로도로서, 'pwrup' 신호를 Vpp 전위로 승압시키는 레벨 시프터부(30)와, 상기 레벨 시프터부(30)의 출력 신호에 의해 Vext 전위와 Vpp 전위 중 높은 쪽을 선택적으로 출력하도록 하는 초기전압 세팅부(40)와, 상기 초기전압 세팅부(40)에 의해 Vpp 전위를 갖도록 전하를 펌핑하는 Vpp 펌프 회로부(20)로 구성된다.
상기 레벨 시프터부(30)는 파워 업('pwrup') 신호를 Vpp 전위로 승압시켜주는 레벨 시프터 회로로 구성된다. 그 회로 구성은 Vpp 전압과 노드(Nd11) 및 출력노드(Nd12) 사이에 크로스 커플드 구조로 접속된 PMOS 트랜지스터(P21, P22)와, 게이트로 입력되는 'pwrup' 신호가 '하이' 일때 상기 노드(Nd11)의 전위를 접지전압(Vss) 으로 방출하는 NMOS 트랜지스터(N21)와, 게이트로 입력되는 'pwrup' 신호의 반전신호가 '하이' 일때 상기 출력노드(Nd12)의 전위를 접지전압(Vss)으로 방출하는 NMOS 트랜지스터(N22)로 구성된다.
그리고, 초기전압 세팅부(40)는 Vext 전위와 노드(Nd14) 사이에 접속되며 게이트가 상기 레벨 시프터부(30)의 출력노드(Nd12)에 연결되며 벌크 전압이 노드(Nd13)에 접속된 PMOS 트랜지스터(P23)와, Vext 전위와 노드(Nd13) 사이에 접속되며 게이트로 Vpp 전압이 인가되고 벌크 전압이 상기 노드(Nd13)에 연결된 PMOS 트랜지스터(P24)와, Vpp 전위와 노드(Nd13) 사이에 접속되며 게이트로 Vext 전압이 인가되고 벌크 전압이 상기 노드(Nd13)에 연결된 PMOS 트랜지스터(P25)로 구성된다.
파워 업 과정에서 'pwrup' 신호는 '로우' 상태로 있다가 Vext 전위가 어느 일정한 값(1.5V 정도)보다 높아지면 '하이' 상태가 되는데, 이때의 전압은 'Vext' 레벨이다. 이 'pwrup' 신호를 레벨 시프터 회로부(30)를 이용하여 Vpp 전위로 승압시켜서 Vext 전위와 Vpp 전위를 쇼트시키는 PMOS 트랜지스터(P23)의 게이트 제어에 사용한다. 'pwrup' 신호가 '로우' 일때에는 NMOS 트랜지스터(N22)가 턴온되어 노드(Nd12)가 '로우' 상태가 되므로 PMOS 트랜지스터(P23)가 턴온되어 풀(full) Vext 레벨이 Vpp 전위로 실리게 되며, 'pwrup' 신호가 '하이' 상태(Vext 레벨)가 되면 NMOS 트랜지스터(N21)가 턴온되어 노드(Nd11)가 '로우' 상태가 되므로 PMOS 트랜지스터(P22)를 통해 노드(Nd12)가 Vpp 전위가 되는데 이때의 Vpp 전위는 Vext 전위와 같거나 그 이상이므로 PMOS 트랜지스터(P23)를 턴오프시키게 된다. 한편 이 PMOS 트랜지스터(P23)의 벌크 바이어스는 PMOS 트랜지스터(P24,P25)를 써서 Vext 전위와 Vpp 전위 가운데 높은 쪽이 되도록 구성하였는데, Vext 전위가 높을 경우는 PMOS 트랜지스터(P24)가 턴온되어 노드(Nd13)가 Vext 전위가 되며 Vpp 전위가 높을 경우는 PMOS 트랜지스터(P25)가 턴온되어 노드(Nd13)가 Vpp 전위가 된다.
도 4는 본 발명의 제2 실시예에 의한 Vpp 초기화 회로의 회로도로서, Vext 전위와 Vpp 전위를 비교하는 전류 미러형 구조의 전압 비교부(50)와, 상기 전압 비교부(50)의 출력 신호를 Vpp 전위로 승압시키는 레벨 시프터부(30)와, 상기 레벨 시프터부(30)의 출력 신호에 의해 Vext 전위와 Vpp 전위 중 높은 쪽을 선택적으로 출력하도록 하는 초기전압 세팅부(40)와, 상기 초기전압 세팅부(40)에 의해 Vpp 전위를 갖도록 전하를 펌핑하는 Vpp 펌프 회로부(20)로 구성된다.
상기 전압 비교부(50)는 Vext 전위와 노드(Nd21) 및 노드(Nd22) 사이에 전류 미러형 구조를 갖는 PMOS 트랜지스터(P31, P32)와, Vext 전위가 Vpp 전위보다 높을 때 상기 노드(Nd21)의 전위를 접지전위(Vss)로 방출하는 NMOS 트랜지스터(N31)와, Vpp 전위가 Vext 전위보다 높을 때 상기 노드(Nd22)의 전위를 접지전위(Vss)로 방출하는 NMOS 트랜지스터(N32)와, 상기 노드(Nd22)와 출력노드(Nd23) 사이에 접속된 인버터(I2)로 구성된다. 그리고, 상기 레벨 시프터부(30) 및 전압 세팅부(40), Vpp 펌프 회로부(20)는 도 3과 그 구성 및 동작이 동일하다.
본 발명의 제2 실시예에서는 'pwrup' 신호는 사용하지 않고 전류 미러 타입의 전압 비교부(50)를 이용하여 단순히 Vext 전위와 Vpp 전위를 비교하여 Vext 전위가 Vpp 전위보다 높을 때에는 Vext 전위와 Vpp 전위를 단락시키는 PMOS 트랜지스터(P23)를 턴온시키도록 하였고, Vpp 전위가 Vext 전위보다 높아지면 그 PMOS 트랜지스터(P23)를 턴오프 시키도록 하였다.
먼저, Vext 전위가 Vpp 전위보다 높은 경우는 전류 미러의 출력 신호인 노드(Nd22)가 로지컬 '하이' 상태이므로 그 반전 신호인 노드(Nd23)가 '로우' 상태가 되어 NMOS 트랜지스터(N22)가 턴온되므로 노드(Nd12)가 '로우' 상태가 되어 PMOS 트랜지스터(P23)를 턴온시켜 Vext 전위와 Vpp 전위를 단락시킨다.
반대로, Vpp 전위가 Vext 전위보다 높아지면 전류 미러의 출력 신호인 노드(Nd22)가 로지컬 '로우' 상태이므로 그 반전 신호인 노드(Nd23)가 '하이' 상태가 되어 NMOS 트랜지스터(N21)를 턴온시켜 노드(Nd11)가 '로우' 상태가 되어 PMOS 트랜지스터(P22)를 턴온시켜 노드(Nd12)가 Vpp 전위가 되는데 이때의 Vpp 전위는 Vext 전위와 같거나 그 이상이므로 PMOS 트랜지스터(P23)를 턴오프시키게 된다.
한편 이 PMOS 트랜지스터(P23)의 벌크 바이어스는 PMOS 트랜지스터(P24,P25)를 써서 Vext 전위와 Vpp 전위 가운데 높은 쪽이 되도록 구성하였는데, Vext 전위가 높을 경우는 PMOS 트랜지스터(P24)가 턴온되어 노드(Nd13)가 Vext 전위가 되며, Vpp 전위가 높을 경우는 PMOS 트랜지스터(P25)가 턴온되어 노드(Nd13)가 Vpp 전위가 된다.
도 5은 본 발명의 제3 실시예에 의한 Vpp 초기화 회로의 회로도로서, 'pwrup' 신호가 '로우' 상태에 있을 때 '로우'를 출력하고 'pwrup' 신호가 '하이' 상태로 바뀌면 Vext 전위와 Vpp 전위를 비교하여 Vpp 전위가 Vext 전위보다 낮아지면 '로우'를 출력하는 전류 미러형 구조의 전압 비교부(60)와, 상기 전압 비교부(60)의 출력 신호를 Vpp 전위로 승압시키는 레벨 시프터부(30)와, 상기 레벨 시프터부(30)의 출력 신호에 의해 Vext 전위와 Vpp 전위 중 높은 쪽을 선택적으로 출력하도록 하는 초기전압 세팅부(40)와, 상기 초기전압 세팅부(40)에 의해 Vpp 전위를 갖도록 전하를 펌핑하는 Vpp 펌프 회로부(20)로 구성된다.
상기 전압 비교부(60)는 Vext 전위와 노드(Nd31) 및 노드(Nd32) 사이에 전류 미러형 구조를 갖는 PMOS 트랜지스터(P41, P42)와, 'pwrup' 신호가 '로우' 일때 Vext 전압을 상기 노드(Nd31)로 공급하는 PMOS 트랜지스터(P42)와, 'pwrup' 신호가 '로우' 일때 Vext 전압을 상기 노드(Nd32)로 공급하는 PMOS 트랜지스터(P44)와, Vext 전위가 Vpp 전위보다 높을 때 상기 노드(Nd31)의 전위를 접지전위(Vss)로 방출하는 NMOS 트랜지스터(N41)와, Vpp 전위가 Vext 전위보 다 높을 때 상기 노드(Nd32)의 전위를 접지전위(Vss)로 방출하는 NMOS 트랜지스터(N42)와, 상기 노드(Nd32)와 출력노드(Nd34) 사이에 접속된 인버터(I3)로 구성된다. 그리고, 상기 레벨 시프터부(30) 및 전압 세팅부(40), Vpp 펌프 회로부(20)는 도 3과 그 구성 및 동작이 동일하다.
도 5에 도시된 본 발명의 제3 실시예에서는 'pwrup' 신호가 '로우' 상태에 있을 때에는 무조건 PMOS 트랜지스터(P23)가 턴온되어 Vext 전위와 단락되도록 하였고, 'pwrup' 신호가 '하이' 상태로 바뀌면 Vext 전위와 Vpp 전위를 비교하여 Vpp 전위가 Vext 전위보다 낮아지면 Vext 전위와 Vpp 전위를 단락시키는 PMOS 트랜지스터(P23)를 턴온시키도록 하였다.
먼저, 'pwrup' 신호가 '로우' 상태에 있을 때에는 NMOS 트랜지스터(N43)가 턴오프되므로 전압 비교기 회로는 동작하지 않으며, 그 대신 PMOS 트랜지스터(P42, P44)가 턴온되어 노드(Nd32)를 '하이' 상태로 만들므로 그 반전 신호인 노드(Nd34)가 '로우' 상태가 되어 NMOS 트랜지스터(N21)를 턴온시키므로 노드(Nd12)가 '로우' 상태가 되어 Vext 전위와 Vpp 전위를 단락시키는 PMOS 트랜지스터(P23)를 턴온시킨다.
반면에, 'pwrup' 신호가 '하이' 상태가 되면 PMOS 트랜지스터(P42, P44)는 턴오프되고 NMOS 트랜지스터(N43)가 턴온되어 Vext 전위와 Vpp 전위를 비교하는 전류 미러가 동작하게 되는데, Vext 전위가 Vpp 전위보다 높을 경우에는 전압 비교기의 출력 신호인 노드(Nd32)가 로컬 '하이' 상태가 되므로 그 반전 신호인 노드(Nd34)가 '로우' 상태가 되어 NMOS 트랜지스터(N22)를 턴온시키므로 노드(Nd12)가 '로우' 상태가 되어 Vext 전위와 Vpp 전위를 단락시키는 PMOS 트랜지스터(P23)를 턴온시킨다.
한편, Vpp 전위가 Vext 전위보다 높아지면 전압 비교기의 출력 신호인 노드(Nd32)가 로컬 '로우' 상태가 되므로 그 반전 신호인 노드(Nd34)가 '하이' 상태가 되어 NMOS 트랜지스터(N21)를 턴온시키므로 노드(Nd11)가 '로우' 상태가 되어 PMOS 트랜지스터(P22)를 턴온시켜 노드(Nd12)를 '하이' 상태, 즉 Vpp 레벨이 되는데, 이때의 Vpp 전위는 Vext 전위와 같거나 그 이상이므로 PMOS 트랜지스터(P23)를 턴오프시키게 된다.
한편, 상기 PMOS 트랜지스터(P23)의 벌크 바이어스는 PMOS 트랜지스터(P24, P25)를 써서 Vext 전위와 Vpp 전위 가운데 높은 쪽이 되도록 구성하였는데, Vext 전위가 높을 경우는 PMOS 트랜지스터(P24)가 턴온되어 노드(Nd13)가 Vext 전위가 되며, Vpp 전위가 높을 경우는 PMOS 트랜지스터(P25)가 턴온되어 노드(Nd13)가 Vpp 전위가 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 고전압 초기화 회로에 의하면, 파워 업 기간 동안 또는 고전압(Vpp)이 외부공급전압(Vext)보다 낮을 때 외부공급전압(Vext)과 고전압(Vpp)을 단락시키도록 구성함으로써, Vpp 펌프의 효율을 높여 파워 소모를 줄이고 칩이 안정적으로 동작할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것 이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

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  8. 외부공급전압과 고전압을 비교한 신호를 출력하는 전압비교수단과,
    상기 전압비교수단의 출력 신호를 고전압으로 승압시키는 레벨 시프터 수단과,
    상기 레벨 시프터 수단의 출력이 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시켜 고전압 펌핑 회로의 초기전압으로 세팅하고, 상기 레벨 시프터 수단의 출력이 제2 논리신호를 가질때 상기 외부공급전압 경로를 차단하고 상기 고전압을 상기 고전압 펌핑 회로로 공급하는 전압 세팅수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  9. 제 8 항에 있어서,
    상기 고전압은 승압 전압인 Vpp 전위를 가지는 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  10. 제 8 항에 있어서,
    상기 제1 논리신호는 '로우' 전위레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  11. 제 8 항에 있어서,
    상기 전압 세팅수단은 상기 레벨 시프터 수단의 출력신호가 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시키는 스위칭 소자를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  12. 제 11 항에 있어서,
    상기 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  13. 제 12 항에 있어서,
    상기 PMOS 트랜지스터의 벌크 바이어스는 상기 외부공급전압과 고전압 중 높은 전위가 공급되도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  14. 제 8 항에 있어서,
    상기 전압비교수단은 커런트 미러 구조를 갖는 전압 비교기인 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  15. 파워 업 신호가 '로우' 상태에 있을 때에는 외부공급전압과 고전압을 단락시키도록 하는 제1 논리신호를 출력하고 상기 파워 업 신호가 '하이' 상태로 바뀌면 상기 외부공급전압과 고전압을 비교하여 고전압이 외부공급전압보다 낮을 경우 제1 논리신호를 출력하는 전압비교수단과,
    상기 전압비교수단의 출력 신호를 고전압으로 승압시키는 레벨 시프터 수단과,
    상기 레벨 시프터 수단의 출력이 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시켜 고전압 펌핑 회로의 초기전압으로 세팅하고, 상기 레벨 시프터 수단의 출력이 제2 논리신호를 가질때 상기 외부공급전압 경로를 차단하고 상기 고전압을 상기 고전압 펌핑 회로로 공급하는 전압 세팅수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  16. 제 15 항에 있어서,
    상기 고전압은 승압 전압인 Vpp 전위를 가지는 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  17. 제 15 항에 있어서,
    상기 제1 논리신호는 '로우' 전위레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  18. 제 15 항에 있어서,
    상기 전압 세팅수단은 상기 레벨 시프터 수단의 출력신호가 제1 논리신호를 가질때 외부공급전압과 고전압을 단락시키는 스위칭 소자를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  19. 제 18 항에 있어서,
    상기 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  20. 제 19 항에 있어서,
    상기 PMOS 트랜지스터의 벌크 바이어스는 상기 외부공급전압과 고전압 중 높은 전위가 공급되도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
  21. 제 15 항에 있어서,
    상기 전압비교수단은 커런트 미러 구조를 갖는 전압 비교기인 것을 특징으로 하는 반도체 메모리 장치의 고전압 초기화 회로.
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