KR100390899B1 - 부스팅 전압 발생회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 부스팅 전압 발생회로에 관한 것으로, 테스트 모드의 번인 모드시 내부 회로로 외부 전원 전압(Vext)을 인가할 때 사용되는 제2 부스팅 전압(Vpp2: Vpp+nVtn)을 제1 부스팅 전압(Vpp)으로 낮추어 줌으로써, 전류 소모를 줄일 수 있다. 이를 위한 본 발명의 부스팅 전압 발생회로는 외부 전원전압을 수신하여 제1 부스팅 전압을 발생하는 제1 부스팅 전압 발생부와, 상기 외부 전원전압을 수신하여 제2 부스팅 전압을 발생하는 제2 부스팅 전압 발생부와, 상기 제1 부스팅 전압을 전송하는 제1 전송 라인과 상기 제2 부스팅 전압을 전송하는 제2 전송 라인 사이에 접속되며, 상기 제2 부스팅 전압을 상기 제1 전송 라인으로 전송하는 다이오드 구조를 갖는 다수개의 NMOS 트랜지스터와, 상기 제1 전송 라인과 상기 제2 전송 라인 사이에 접속되며 제어 신호에 의해 상기 제1 전송 라인과 상기 제2 전송 라인을 연결하는 스위칭 소자와, 수신된 번인 모드신호가 액티브 될때 상기 스위칭 소자를 턴온 시키기 위한 상기 제어 신호를 발생하는 레벨 시프터부로 구성된 것을 특징으로 한다.

Description

부스팅 전압 발생회로{CIRCUIT FOR GENERATION BOOSTTING VOLTAGE}

본 발명은 부스팅 전압(Vpp) 발생회로에 관한 것으로, 특히 테스트 모드의 번인 모드(Burn-in mode)시 내부 회로로 외부 전원 전압(Vext)을 인가할 때 사용되는 제2 부스팅 전압(Vpp2 : Vpp + nVtn)을 제1 부스팅 전압(Vpp)으로 낮추어 줌으로써, 전류 소모를 줄인 부스팅 전압 발생회로에 관한 것이다.

일반적으로, 디램(DRAM)은 하나의 트랜지스터와 하나의 캐패시터로 구성된 메모리 셀에 데이타를 라이트하거나 리드할 수 있는 랜덤 억세스 메모리(random access memory)로써, 로오 어드레스 스트로버(Row Address Strobe) 신호인 라스(/RAS)가 액티브(Active)되면, 이때 입력된 로오 어드레스를 디코딩하여 선택된 워드라인을 구동시키게 된다.

그런데, 상기 디램은 메모리 셀을 구성하는 하나의 셀 트랜지스터가 NMOS를 사용하므로, 문턱전압(Vtn)에 의한 전압 손실을 고려하여 전원전압(Vcc) + 문턱전압(Vtn) + ΔV의 전위를 발생하는 워드라인 구동용 Vpp 발생기를 포함하고 있다.

즉, 트랜지스터의 특성에서 PMOS형 트랜지스터의 경우는 고전위를 잘 전달하지만 저전위를 전달하는 경우는 문턱전압 이하의 전위를 전달하기는 어렵고, NMOS형 트랜지스터의 경우는 저전위는 잘 전달하지만 고전위를 전달하는 경우에는 게이트 전위보다 문턱전압 만큼 낮은 전위 이상의 전위를 전달하기가 어렵기 때문에 상기 메모리 셀과 같이 소자의 크기를 줄이거나 래치-업(latch-up)을 방지할 목적으로 NMOS형 트랜지스터를 사용하는 경우에는 고전위를 잘 전달하도록 하기 위하여 NMOS 트랜지스터의 게이트에 전달하려고 하는 고전위 보다 최소한 문턱전압(Vt) 이상으로 높은 전위를 인가해야한다. 따라서 디램소자의 워드라인을 구동하기 위해서는 전원전압(Vcc) 보다 더 높은 전위인 부스팅 전압(Vpp)을 필요로 하게 되었다.

도 1은 종래의 부스팅 전압 발생 회로의 구성도이다.

종래의 부스팅 전압 발생 회로는 외부 전원 전압(Vext)을 입력하여 제1 부스팅 전압(Vpp)을 발생하는 제1 부스팅 전압 발생부(10)와, 외부 전원 전압(Vext)을 입력하여 제2 부스팅 전압(Vpp2)을 발생하는 제2 부스팅 전압 발생부(20)와, 상기 제2 부스팅 전압(Vpp2) 및 상기 제1 부스팅 전압(Vpp1) 사이에 다이오드 구조로 접속된 다수개의 NMOS 트랜지스터(Nn)로 구성되어 있다. 여기서, 제2 부스팅 전압(Vpp2)은 상기 제1 부스팅 전압(Vpp1)보다 NMOS 트랜지스터(Nn)의 문턱전압(Vth)만큼 더 높은 전위를 갖는 전압으로 상기 제1 부스팅 전압(Vpp1)과의 구별을 위해 제2 부스팅 전압(Vpp2)으로 명하기로 한다.

도 2는 종래의 부스팅 전압을 내부 회로로 공급하기 위한 부스팅 전압 공급회로의 구성도이다.

종래의 부스팅 전압 공급회로는 외부 전원 전압(Vext)을 입력하여 제2 부스팅 전압(Vpp2)을 발생하는 제2 부스팅 전압 발생부(20)와, 상기 제2 부스팅 전압(Vpp2)이 '외부 전원 전압(Vext) + 자신의 문턱전압(Vth)' 이상일때 외부 전원 전압(Vext)을 내부 회로부(30)로 공급하는 NMOS 트랜지스터(N10)로 구성된다.

상기 제2 부스팅 전압(Vpp2)은 부스팅 전압 공급회로(NMOS 트랜지스터 :N10)의 게이트 단자에만 사용되는 전압으로, 제1 부스팅 전압(Vpp)보다 로딩이 적어 빠르게 원하는 레벨까지 승압되므로, 항상 제1 부스팅 전압(Vpp)보다 높은 전위를 갖는다.

도 3는 종래의 부스팅 전압의 전압 파형도이다. 도시되 바와 같이, 상기 제2 부스팅 전압(Vpp2)이 제1 부스팅 전압(Vpp)보다 전위레벨이 항상 높고, 번인모드시에도 높은 전압레벨을 갖는 것을 알 수 있다.

그런데, 상기 구성을 갖는 종래의 부스팅 전압 발생회로는 테스트 모드의 번인 모드시 내부 회로로 외부 전원 전압(Vext)을 인가하기 위해 사용되는 상기 제2 부스팅 전압(VPP2)이 불필요하게 높은 전위레벨을 갖기 때문에 전력 소모가 증가하는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 테스트 모드의 번인 모드(Burn-in mode)시 내부 회로로 외부 전원 전압(Vext)을 인가할 때 사용되는 제2 부스팅 전압(Vpp2 : Vpp + nVtn)을 제1 부스팅 전압(Vpp)으로 낮추어 줌으로써, 전류 소모를 줄인 부스팅 전압 발생회로를 제공하는데 있다.

도 1은 종래의 부스팅 전압 발생회로의 구성도

도 2는 종래의 부스팅 전압을 내부 회로로 공급하기 위한 부스팅 전압 공급회로의 구성도

도 3는 종래의 부스팅 전압의 전압 파형도

도 4는 본 발명에 의한 부스팅 전압 발생회로의 구성도

도 5는 본 발명에서 사용한 레벨 시프터의 회로도

도 6은 본 발명의 부스팅 전압의 전압 파형도

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 제1 부스팅 전압 발생부 20 : 제2 부스팅 전압 발생부

30 : 내부 회로부 40 : 레벨 시프트부

상기 목적을 달성하기 위한 본 발명의 부스팅 전압 발생회로는, 외부 전원전압을 수신하여 제1 부스팅 전압을 발생하는 제1 부스팅 전압 발생부와, 상기 외부 전원전압을 수신하여 제2 부스팅 전압을 발생하는 제2 부스팅 전압 발생부와, 상기 제1 부스팅 전압을 전송하는 제1 전송 라인과 상기 제2 부스팅 전압을 전송하는 제2 전송 라인 사이에 접속되며, 상기 제2 부스팅 전압을 상기 제1 전송 라인으로 전송하는 다이오드 구조를 갖는 다수개의 NMOS 트랜지스터와, 상기 제1 전송 라인과 상기 제2 전송 라인 사이에 접속되며 제어 신호에 의해 상기 제1 전송 라인과 상기 제2 전송 라인을 연결하는 스위칭 소자와, 수신된 번인 모드신호가 액티브 될때 상기 스위칭 소자를 턴온 시키기 위한 상기 제어 신호를 발생하는 레벨 시프터부를 구비한 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 4는 본 발명에 의한 부스팅 전압 발생회로의 구성도이다.

본 발명의 부스팅 전압 발생회로는 외부 전원 전압(Vext)을 입력하여 제1 부스팅 전압(Vpp)을 발생하는 제1 부스팅 전압 발생부(10)와, 외부 전원 전압(Vext)을 입력하여 제2 부스팅 전압(Vpp2)을 발생하는 제2 부스팅 전압 발생부(20)와, 상기 제2 부스팅 전압(Vpp2) 및 상기 제1 부스팅 전압(Vpp1) 사이에 다이오드 구조로 접속된 다수개의 NMOS 트랜지스터(Nn)와, 상기 제2 부스팅 전압(Vpp2) 및 상기 제1 부스팅 전압(Vpp1) 사이에 접속되며 번인 모드시 스위칭되는 PMOS 트랜지스터(P1)와, 상기 번인 모드시 상기 PMOS 트랜지스터(P1)를 구동시키는 신호를 발생하는 레벨 시프터부(40)로 구성된다.

상기 레벨 시프터부(40)는 도 5에 도시된 바와 같이, 제2 부스팅 전압(Vpp2) 및 접지전압(Vss) 사이에 접속되며, 번인모드신호(Burn-in) 및 번인모드신호(Burn-in)의 반전 신호를 입력하여 차동 증폭한 신호를 출력하는 크로스 커플드형의 차동 증폭기로 구성된다.

상기 레벨 시프터부(40)는 출력 노드(Nd12)의 신호에 의해 제2 부스팅전압(Vpp2)을 노드(Nd11)로 전송하는 PMOS 트랜지스터(P11)와, 상기 노드(Nd11)의 전압에 의해 상기 제2 부스팅 전압(Vpp2)을 상기 출력 노드(Nd12)로 전송하는 PMOS 트랜지스터(P12)와, 인버터(IN1)를 통해 반전된 상기 번인모드신호(Burn-in)에 의해 상기 노드(Nd11)의 신호를 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N11)와, 인버터(IN1,N2)를 통해 입력된 상기 번인모드신호(Burn-in)에 의해 상기 출력 노드(Nd12)의 신호를 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N12)로 구성된다.

그러면, 상기 구성을 갖는 본 발명의 부스팅 전압 발생회로에 대해 설명한다.

외부 전원 전압(Vext)이 입력되어 일정한 레벨로 유지되고 승압된 제2 부스팅 전압(VPP2)이 '외부 전원 전압(Vext) + NMOS 트랜지스터의 문턱전압(Vtn)' 이상이면, 내부 전압(Vin)이 내부 회로에 공급된다.

번인 모드시, 외부 전원 전압(Vext)의 레벨이 올라가면 내부 전압(Vin)도 올라가야 하기 때문에, 승압된 제2 부스팅 전압(VPP 2)과 제1 부스팅 전압(VPP)의 레벨도 올라간다. 이때, 등화 소자로 사용된 PMOS 트랜지스터(P1)가 동작하여 승압된 제2 부스팅 전압(VPP2)과 제1 부스팅 전압(VPP)을 같은 레벨로 등화시킨다. 상기 PMOS 트랜지스터(P1)는 레벨 시프터부(40)의 출력 신호에 의해 번인 모드시 동작된다.

정상 동작에서는 상기 PMOS 트랜지스터(P1)를 턴오프시킴으로써, 승압된 제2 부스팅 전압(VPP2)이 제1 부스팅 전압(VPP)의 레벨보다 NMOS 트랜지스터(Nn)의 문턱전압(Vtn) 이상의 레벨로 출력된다.

이상 설명한 바와 같이, 본 발명에 의한 부스팅 전압 발생회로는 테스트 모드의 번인 모드(Burn-in mode)시 내부 회로로 외부 전원 전압(Vext)을 인가할 때 사용되는 제2 부스팅 전압(Vpp2 : Vpp + nVtn)을 제1 부스팅 전압(Vpp)으로 낮추어 줌으로써, 전류 소모를 줄일 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 부스팅 전압 발생회로에 있어서,

   외부 전원전압을 수신하여 제1 부스팅 전압을 발생하는 제1 부스팅 전압 발생부와,

   상기 외부 전원전압을 수신하여 제2 부스팅 전압을 발생하는 제2 부스팅 전압 발생부와,

   상기 제1 부스팅 전압을 전송하는 제1 전송 라인과 상기 제2 부스팅 전압을 전송하는 제2 전송 라인 사이에 접속되며, 상기 제2 부스팅 전압을 상기 제1 전송 라인으로 전송하는 다이오드 구조를 갖는 다수개의 NMOS 트랜지스터와,

   상기 제1 전송 라인과 상기 제2 전송 라인 사이에 접속되며 제어 신호에 의해 상기 제1 전송 라인과 상기 제2 전송 라인을 연결하는 스위칭 소자와,

   수신된 번인 모드신호가 액티브 될때 상기 스위칭 소자를 턴온 시키기 위한 상기 제어 신호를 발생하는 레벨 시프터부를 구비한 것을 특징으로 하는 부스팅 전압 발생회로.
2. 제 1 항에 있어서,

   상기 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 하는 부스팅 전압 발생회로.
3. 제 1 항에 있어서, 상기 레벨 시프터부는,

   상기 제2 부스팅 전압과 접지전압을 전원으로 사용하여, 상기 번인 모드신호 및 상기 번인 모드신호의 반전 신호를 차동 증폭하여 상기 제어 신호를 발생하는 크로스 커플드 구조의 차동 증폭기로 구성된 것을 특징으로 하는 부스팅 전압 발생회로.
4. 제 1 항에 있어서, 상기 레벨 시프터부는,

   상기 제어 신호를 출력하는 제1 노드의 전위 레벨에 의해 상기 제2 부스팅 전압을 제2 노드로 전송하는 제1 PMOS 트랜지스터와,

   상기 제2 노드의 전위 레벨에 의해 상기 제2 부스팅 전압을 상기 제1 노드로 전송하는 제2 PMOS 트랜지스터와,

   상기 번인 모드신호를 수신하여 반전된 신호를 발생하는 제1 인버터와,

   상기 제1 인버터로 부터의 신호를 수신하여 반전된 신호를 발생하는 제2 인버터와,

   상기 제1 인버터로부터 수신된 신호에 의해 상기 제2 노드의 전압을 접지 전압으로 방전시키는 제1 NMOS 트랜지스터와,

   상기 제2 인버터로부터 수신된 신호에 의해 상기 제1 노드의 전압을 접지 전압으로 방전시키는 제2 NMOS 트랜지스터로 구성된 것을 특징으로 하는 부스팅 전압 발생회로.