KR100816403B1 - 저소비 전력형 다이내믹 랜덤 액세스 메모리 - Google Patents

저소비 전력형 다이내믹 랜덤 액세스 메모리 Download PDF

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Abstract

외부로부터의 신호에 의해 DRAM에서의 소비 전류를 감소시키고 저소비 전류시에 오동작을 하지 않는 저소비 전력형 다이내믹 랜덤 액세스 메모리(DRAM)를 제공한다. 신호를 수신하는 입력회로, 데이터를 보유하는 메모리 어레이, 그 메모리 어레이를 제어하는 주변회로는 2개의 내부 전압 수신회로군에 의해 공급된 내부 전압에 의해 구동되고 신호를 출력하는 출력회로는 외부 전원에 의해 구동된다. 이 2개의 내부 전압 수신회로군은 외부로부터 입력된 전원 제어신호 CONT에 응답하여 불활성화되고, 출력회로는 외부 전원의 전압이 인가되면서 하이 임피던스 상태로 되도록 제어된다.
DRAM, 저소비 전력, 입력회로, 메모리 어레이, 내부 전압 수신회로, 출력회로

Description

저소비 전력형 다이내믹 랜덤 액세스 메모리{DYNAMIC RANDOM ACCESS MEMORY WITH LOW POWER CONSUMPTION}
도 1은 본 발명에 따른 DRAM 실시예의 블록도,
도 2는 종래의 휴대 전화의 메모리 구성을 나타낸 개략도,
도 3은 종래의 DRAM이 사용된 종래의 휴대 전화의 메모리 구성을 나타낸 개략도,
도 4는 본 발명에 따른 DRAM의 실시예의 입력회로와 출력회로로서의 역할을 하는 일반적인 인버터를 나타낸 회로도,
도 5는 본 발명에 따른 DRAM의 실시예의 출력회로로서의 역할을 하는 일반적인 인버터를 나타낸 회로도.
*도면의 주요 부분에 대한 부호의 설명*
200 : DRAM 210 : 외부전원
220 : 제 1 내부 전압 수신회로 230 : 출력회로
240 : 입력회로 250 : 주변회로
260 : 메모리 어레이 270 : 제 2 내부 전압 수신회로
본 발명은 소비전력을 감소시킨 다이내믹 랜덤 액세스 메모리에 관한 것으로, 특히 휴대 전화 등에 사용하기 적합한 저소비 전력형에 관한 것이다.
다이내믹 랜덤 액세스 메모리(이하, DRAM이라 칭함)는, 메모리 셀을 트랜지스터와 캐패시터로 형성하기 때문에, DRAM의 고집적화가 가능하다. 따라서, 다른 랜덤 액세스 메모리, 특히 스태틱 랜덤 액세스 메모리(이하, SRAM이라 칭함)와 비교하여 가격이 싸다.
한편, SRAM은 소비 전류가 DRAM과 비교하여 낮고, 특히 판독/기록을 하지 않는 대기시에 SRAM의 소비 전류가 DRAM과 비교하여 현저하게 낮다. 이에 대한 이유중의 하나는, DRAM은 데이터를 보유하기 위한 대기시에 리프레시 동작을 수행하기 때문이다.
DRAM은, 일반적으로 외부로부터의 전원(외부전원)에 의해 구동되고, 외부전원의 공급이 차단되었을 때, DRAM에 보유된 데이터가 소거된다. 이는, 상술한 리프레시 동작을 수행할 수 없어서, 저장된 데이터를 보유할 수 없기 때문이다. 또한, DRAM의 내부회로는, 외부전원의 직접적인 사용으로 구동되지 않지만, 보통 외부전원의 전압이 내부 전압 발생회로를 통해 내부 전압으로 변환되어서, 내부 전압에 의해 각 회로를 구동한다.
상술한 DRAM은, 외부전원으로부터의 일정한 전압 공급에 의해 퍼스널 컴퓨터 등의 장비에서 유용하지만, 휴대 전화 등 저소비전류가 요구되는 장치에 사용하는데는 적합하지 않다. 따라서, 종래의 휴대 전화는, 도 2에 도시된 것처럼, 제어기(20), SRAM(30) 및 플래시 메모리(40)가 공통으로 데이터 버스(10)에 연결되고, 전원(50)으로부터의 전압이 항상 이들 소자에 공급되는 메모리 구성을 갖는다.
최근, 휴대 전화는, 음성뿐만 아니라 문자 정보, 화상 데이터 등과 같은 대량의 데이터를 송수신하는 경향이 있다. 그러나, DRAM은, 대 기억용량을 갖고, 리프레시 동작을 수행하여서 전류를 소비하고, 일반적으로 전류가 일정하게 소비되는 내부 전위를 발생하는 회로를 포함한 회로 구성을 갖는다. 이 때문에, DRAM은 저소비전류를 필요로 하는 휴대 전화 등의 장치에 사용하는데 부적합하다. 상술한 것처럼, 종래의 휴대 전화는, 도 2에 도시된 것처럼, 상기 제어기(20), SRAM(30) 및 플래시 메모리(40)가 공통으로 데이터 버스(10)에 접속되고, 전원(50)으로부터의 전압이 항상 이들 소자들에 공급되는 메모리 구성을 갖는다.
상술한 것처럼, DRAM은 전류 소비가 크기 때문에, 휴대 전화에 이용하는 경우는 소비전류를 억제할 필요가 있다. 따라서, 휴대 전화에서 DRAM을 이용하려고 하면, 도 3에 도시된 것과 같은 구성의 채택을 생각할 수 있다. 특히, SRAM(30) 및 플래시 메모리(40)와 마찬가지로, DRAM(60)은 데이터 버스(10)에 접속되지만, 스위치(70)가 전원(50)과 DRAM(60) 사이에 설치된다. 이때, 제어기(20)는, DRAM(60) 사용의 필요성을 판단하여, 네가티브 판단을 할 때 전원(50)으로부터의 전압 공급을 스위치(70)의 플릭(flick)에 의해(스위치(70)의 턴 오프에 의해서) 차단함으로써 DRAM(60)에서의 소비 전류를 억제한다.
그러나, 도 3에 도시된 구성에 의하면, (1) 스위치(70)와 같은 외부 소자를 필요로 하고, (2) 전원(50)에서 DRAM(60)으로의 전원 공급을 차단한 경우, 기생 다이오드를 통해 데이터 버스(10)로부터 전류가 유입됨으로 인해 DRAM(60)이 오동작하는 가능성이 있다는 문제점이 있을 것이다. 이들 문제점 중 상기 (2)의 문제점은, 이후, 도 4를 참조하여 상세히 설명하겠다.
DRAM(60)의 출력회로 최종단이 인버터인 예를 취하면, 도 4에 도시된 것처럼, 인버터(100)는 NMOS 트랜지스터(110)와 PMOS 트랜지스터(120)로 이루어진다. NMOS 트랜지스터(110)의 게이트와 PMOS 트랜지스터(120)의 게이트는 공통으로 입력노드(150)에 접속된다. 출력회로의 경우, 입력노드(150)는 DRAM(60)으로부터의 출력신호를 수신한다. PMOS 트랜지스터(120)의 소스 S에는 전원 전위가 공급된다. PMOS 트랜지스터(120)의 드레인 D와 NMOS 트랜지스터(110)의 드레인은 공통으로 출력노드(140)에 접속된다. 이 출력노드(140)는, DRAM(60)의 출력단자에 접속되고, DRAM(60)이 휴대 전화 등에 탑재된 경우에 도 3에 도시된 것처럼 데이터 버스(10)에 접속된다. NMOS 트랜지스터(110)의 소스에 접지 전위가 공급된다.
여기서, PMOS 트랜지스터(120)에는, PMOS 트랜지스터(120)의 드레인 D에서 소스 S로 순방향 바이어스된 기생 다이오드(130)가 형성된다. 전원이 차단되고, 전압이 더 이상 PMOS 트랜지스터(120)의 소스 S에 공급되지 않을 때, PMOS 트랜지스터(120)의 소스 S에는 전원 전위가 공급되지 않는다. 한편, 데이터 버스(10)에 하이(H) 레벨의 신호가 공급되면, DRAM(60)이 데이터 버스(10)에 접속되기 때문에 PMOS 트랜지스터(120)의 드레인 D에 H 레벨의 신호가 공급된다. 따라서, 이 H 레벨 신호가 기생 다이오드(130)를 통해 PMOS 트랜지스터(120)의 소스 S에 공급된다. PMOS 트랜지스터(120)의 소스 S가 전원선을 통해 다른 회로에 접속되기 때문에, 다른 회로에 전위가 공급된다. 또한, 데이터 버스 상의 데이터를 참조하여, H 레벨 신호의 레벨이 로우(L) 레벨로 낮아질 가능성이 있다.
본 발명은, 상술한 문제점을 해결하기 위해 주어진 것으로, 외부의 신호에 의해 DRAM에서의 소비 전류를 감소시키고, 이 저소비 전류시에 오동작을 하지 않는 저소비 전력형 다이내믹 랜덤 액세스 메모리(DRAM)를 제공하는데 그 목적이 있다.
본 발명에 따른 저소비 전력형 다이내믹 랜덤 액세스 메모리는, 외부전원에 의해 구동되어, 내부 전압을 발생하는 내부 전압 수신회로와, 데이터를 보유하는 메모리 어레이와, 이 메모리 어레이를 제어하는 주변회로와, 신호를 출력하는 출력회로를 구비하되, 상기 출력회로는 외부전원에 의해 구동되고, 입력회로, 메모리 어레이 및 주변회로는 내부 전압 수신회로에 의해 발생된 내부 전압에 의해 각각 구동되고, 상기 내부 전압 수신회로는 외부로부터 입력된 제어신호에 응답하여 불활성화되고, 그 출력회로는 외부전원 전압이 인가되면서 하이 임피던스 상태로 되도록 제어된다.
(실시예)
도 1은 본 발명에 따른 DRAM 실시예의 블록도이다. DRAM(200)은 외부전원(210)에 의해 구동된다. 따라서, 휴대 전화의 메모리 구성은, 도 3의 DRAM(60)이 그 사이에 삽입된 스위치(70) 없이 전원(50)에 직접 접속되어 있는 상태와 같은 상태로 되어 있다. 즉, 도 3에서, DRAM(60)이 SRAM(30) 및 플래시 메모리(40)와 마찬가지로 전원에 접속된 동일 상태로 되어 있다.
외부전원(210)은, 제 1 내부 전압 수신회로(220)와 출력회로(230)에 접속된다. 이 제 1 내부 전압 수신회로(220)는, 내부 전압 발생기 및 이 내부 전압 발생기에 접속된 복수의 기능회로를 포함한다. 이 내부 전압 발생기는, 외부 전원(210)에 의해 구동된다. 내부 전압 발생기는, 외부 전원(210)으로부터 수신된 전위를 내부 전압 IVC로 변환한다. 그 기능회로는, 내부 전압 IVC에 의해 구동된다. 이 내부 전압 IVC는, 입력회로(240), 주변회로(250), 메모리 어레이(260) 및 제 2 내부 전압 수신회로(270)에 공급된다. 예를 들면, 외부 전원(210)은 3.3V이고, 내부 전압 IVC는 2.4V이다.
제 1 내부 전압 수신회로(220)는, 제어단자(280)를 통해 전원 제어신호 CONT를 수신하고, 그 전원 제어신호 CONT에 의해 불활성화 된다. 따라서, 내부 전압 IVC는, 제 1 내부 전압 수신회로(220)에 의해 입력회로(240), 주변회로(250), 메모리 어레이(260) 및 제 2 내부 전압 수신회로(270)에 공급되지 않는다. 즉, 전원 제어신호 CONT에 의해, 제 1 내부 전압 수신회로(220) 내의 소비 전류는 완전히 제거된다.
이러한 접속에서, 제 1 내부 전압 수신회로(220) 내부의 소비 전류를 제거하는 2가지 고려할 만한 경우는, 즉, 내부 전압 IVC를 0V로 되게 하는 경우와, 내부 전압 IVC를 외부 전원(210)의 전위와 매칭하는 다른 경우가 있다. 메모리 어레이(260)의 일부에서 비트 라인과 워드 라인이 쇼트되고, 이러한 고장 부분을 중복성으로 바뀌는 경우가 있을 수 있다. 이러한 상태에서, 내부 전압 IVC가 간단히 외부 전원(210)의 전위와 일치하면, 수 마이크로 A의 전류가 쇼트된 부분으로 흐를 것이다. 따라서, 내부 전압 IVC는 0V(접지 전위)로 하는 것이 바람직하다.
제 2 내부 전압 수신회로(270)는, 제 1 내부 전압 수신회로(220)로부터 내부 전압 IVC를 수신하고, 그 수신된 것과 같은 내부 전압 IVC는, 다른 내부 전압으로 변환되어, 입력회로(240), 주변회로(250) 및 메모리 어레이(260)에 공급된다. 다른 내부 전압에는, 기판 전위, 승압 전위, 1/2 내부 전압 및 기준 전위가 포함된다. 예를 들면, 내부 전압이 2.4V일 경우, 이들 전위는 각각 기판전위로서 -1.0V, 승압 전위 3.6V, 1/2 내부 전압 1.2V 및 기준 전위 1.1V이다.
제 2 내부 전압 수신회로(270)는, 제어단자(280)를 통해 전원 제어신호 CONT를 수신하여, 전원 제어신호 CONT에 의해 불활성화 된다. 이때에, 이 제 2 내부 전압 수신회로(270)는, 제 1 내부 전압 수신회로(220)로부터 내부 전압 IVC를 수신하지 못하므로, 제 2 내부 전압 수신회로(270)는 거의 불활성화된 상태에 있고, 전원 제어신호 CONT에 의해서 완전히 불활성화 될 것이다. 따라서, 내부 전압 IVC는 제 2 내부 전압 수신회로(270)에 의해 입력회로(240), 주변회로(250) 및 메모리 어레이(260)에 공급되지 않는다. 즉, 전원 제어신호 CONT에 의해, 제 2 내부 전압 수신 회로(270)의 소비 전류가 완전히 제거된다.
일반적으로, 입력회로(240)는, 신호를 수신하기 위해 데이터 버스에 접속된다. 즉, DRAM이 휴대 전화 등에 탑재되는 경우에, DRAM은 도 3에 도시된 것처럼, 데이터 버스(10)에 접속된다. 그 후, 전압이 입력회로(240)에 공급되면 외부로부터의 데이터(예를 들면, 데이터 버스(10)상의 데이터)에 응답하여 주변회로(250)로 신호가 보내진다.
이러한 입력회로(240)의 전형적인 예로서, 도 4에 도시된 것과 같은 인버터(100)를 예로 든다. 여기서, 인버터(100)의 입력노드(150)는 데이터 버스에 접속되고 출력노드(140)는 주변회로(250) 등에 접속된다.
제 1 내부 전압 수신호로(220)가 불활성화된 결과, 내부 전압 IVC가 0V로 되는 경우, PMOS 트랜지스터(120)의 소스 S는 더 이상 전원 전위가 공급되지 않아서 소비 전류가 완전히 제거된다. 또한, 신호가 데이터 버스에서 입력노드(150)로 보내지지만, NMOS 트랜지스터(110)와 PMOS 트랜지스터(120)의 소스에 전위가 공급되지 않으므로, 소비전류는 발생하지 않고, DRAM 내부의 회로로의 영향도 없다.
또한, 제 1 내부 전압 수신회로(220)가 불활성화된 결과, 외부 전원의 전위와 동일한 내부 전압 IVC일 경우, 데이터 버스에서 입력노드(150)로 신호가 공급되어, DRAM이 동작을 개시할 가능성이 있다. 그래서, 입력회로(240)는, 제어단자(280)를 통해 입력된 전원 제어신호 CONT에 의해서 불활성화되는 것이 바람직하다.
주변회로(250)는, 입력회로(240)로부터 데이터를 수신하고, 그 데이터를 메 모리 어레이(260)에 전달하고, 또한, 그 데이터를 메모리 어레이(260)로부터 수신하여, 그 데이터를 출력회로(230)에 공급한다. 또한, 주변회로(250)는, 메모리 어레이(260) 등을 제어하는 회로 등의 여러 가지 회로를 포함한다. 이 주변회로(250)는, 직접 DRAM 외부와의 데이터 교환을 하지 않기 때문에, 제 1 내부 전압 수신회로(220), 제 2 내부 전압 수신회로(270) 및 입력회로(240)가 불활성화 되면, 소비전류는 발생하지 않고 불활성화 상태가 된다.
이때, DRAM이 동기적 DRAM 또는 램버스형 DRAM일 경우, 그 동작상 필요한 CAS 대기시간, 버스트 길이, 출력노드 등의 데이터가 프로그램 가능하게 설정되어 있다. 이러한 정보는, 일반적으로 동작 제어정보를 기억하기 위한 모드 레지스터에 기억된다. 이 모드 레지스터는, 주변회로(250) 내부에 또는 그 근방에 설치된다. 이러한 구성을 갖는 DRAM에서, 주변회로 등으로의 전압 공급이 중단되면, 그 기억된 데이터는 손실된다. 따라서, 모드 레지스터만을 외부 전원으로 구동한다고 하는 경우도 생각된다.
또한, 메모리 어레이(260)는, 직접 DRAM 외부와 데이터를 교환하지도 않기 때문에, 제 1 내부 전압 수신회로(220), 제 2 내부 전압 수신회로(270) 및 주변회로(250)가 불활성화될 때 소비 전류를 발생하지 않고 불활성화된 상태로 된다.
출력회로(230)는, 일반적으로 메모리 어레이로부터 데이터를 출력하기 위해서 데이터 버스에 접속된다. 즉, DRAM(200)이 휴대 전화 등에 탑재되는 경우, DRAM(200)은 도 3에 도시된 것처럼 데이터 버스(10)에 접속된다. 그 결과, DRAM(200)내부로부터 전달된 데이터(주변회로(250)로부터 공급된 데이터)에 응답하 여 데이터 버스로 신호가 출력된다.
일반적인 출력회로(230)의 예로서, 도 5에 도시된 인버터(500)를 예로 든다. 이 인버터(500)는, NMOS 트랜지스터(510), PMOS 트랜지스터(520), NAND 회로(560), NOR 회로(570), 제 1 인버터 회로(580), 제 2 인버터 회로(590) 및 제 3 인버터 회로(600)로 구성된다. NMOS 트랜지스터(510)의 소스는 접지 전위에 있고, 그 드레인은 출력단자(540)에 접속된다. PMOS 트랜지스터(520)의 소스는, 전원 전위에 있고, 그 드레인은 출력단자(540)에 접속된다. 인버터(500)의 입력단자(550)는, NOR 회로(570)의 제 1 입력단자와 NAND 회로(560)의 제 1 입력단자에 접속된다.
전원 제어신호 CONT는, 인버터(500)의 제어 입력단자(610)에서 NAND 회로(560)의 제 2 입력단자에 입력된다. 전원 제어신호 CONT도, NOR 회로(570)의 제 2 입력단자에 입력되기 전에 제 3 인버터 회로(600)에 의해 반전된다. NAND 회로(560)의 출력은, 제 1 인버터 회로(580)를 통해 NMOS 트랜지스터(510)의 게이트에 접속되고 NOR 회로(570)의 출력은 제 2 인버터 회로(590)를 통해 PMOS 트랜지스터(520)의 게이트에 접속된다.
이하, 도 1 및 도 3도 참조하면서 출력회로(230)의 동작을 설명하겠다.
인버터(500)의 입력단자(550)는, 주변회로(250)에 접속되고, 그 출력단자(540)는 DRAM(200)의 출력단자 등을 통해 데이터 버스(10)에 접속된다. 여기서, 출력회로(230)는 외부 전원(210) 전위가 공급되는 것을 제시하고 있다. DRAM(200)에는 항상 외부 전원(210)의 전위가 공급(휴대 전화에 DRAM(200)이 탑재되는 경우, 휴대 전화의 전원이 ON 상태에서 DRAM(200)이 항상 외부 전원(210)의 전위가 공급)되기 때문에, 인버터(500)의 PMOS 트랜지스터(520)의 소스 S는 전원 전위이고, NMOS 트랜지스터(510)의 소스는 접지 전위이다.
L 레벨의 전원 제어신호 CONT가 입력될 때, NAND 회로(560)는 그 제 1 입력단자로부터의 신호 레벨에 상관없이 H 레벨의 출력신호를 출력하고, NOR회로(570)는 그 제 1 입력단자로부터의 신호 레벨에 상관없이 L 레벨의 출력신호를 출력한다. 이들 출력신호는, 제 1 및 제 2 인버터 회로(580, 590)에 의해 각각 반전되어, NMOS 트랜지스터(510)의 게이트에 L 레벨 신호가 입력되고, PMOS 트랜지스터(520)의 게이트에 H 레벨 신호가 입력된다. 따라서, 인버터(500)(출력회로(230))는 그 출력 상태가 하이 임피던스가 되도록 설정된다.
이러한 상태의 인버터(500)에 의해, 비록 H 레벨 또는 L 레벨의 신호가 데이터 버스(10)에 전달될지라도, NMOS 트랜지스터(510)와 PMOS 트랜지스터(520)에서는 기생 다이오드(530)에 의한 전류 흐름이 없어, DRAM 내부 회로로의 영향도 없다. 또한, NMOS 트랜지스터(510)의 게이트에는 L 레벨 신호가 공급되고 PMOS 트랜지스터(520)의 게이트에는 H 레벨 신호가 공급되기 때문에, NMOS 트랜지스터(510)와 PMOS 트랜지스터(520)는 OFF상태를 유지하고, 소비전류는 발생하지 않는다.
상술한 실시예에서는, 입력회로는, 트랜지스터의 게이트에 의해 데이터가 수신되는 예로 설명하였지만, 입력 보호 트랜지스터 등에 유용하다. 기생 다이오드로 인한 전류가 출력회로의 예에서 설명된 것처럼 생각할 수 있는 경우, 입력회로의 제어도 외부 전원을 인가하여서 출력회로와 마찬가지로 트랜지스터가 ON되지 않도록 실행하여도 된다.
상술한 것처럼, 본 발명에 의하면, 외부로부터의 전원 제어신호에 의해 내부 전압 수신회로, 입력회로, 메모리 어레이 및 주변회로는 불활성화되는 한편, 출력회로로는 항상 외부 전원의 전위가 공급되도록 하기 때문에, DRAM에서의 소비 전류를 감소시키고, 또한 저소비 전류시에 오동작을 하지 않는 저소비 전력형 다이내믹 랜덤 액세스 메모리(DRAM)를 제공할 수 있다.

Claims (19)

  1. 외부 전원 전압에 의해 동작되고,
    수신된 제 1 제어신호에 응답하여 불활성화되고, 인가된 외부 전원 전압을 내부 전원 전압으로 변환하기 위한 내부 전압 발생기를 구비한 내부 전압회로와,
    입력신호를 수신하는 입력회로와,
    메모리 셀이 상기 내부 전원 전압에 의해 동작되어 데이터를 기억하는 메모리 어레이와,
    상기 메모리 어레이와 상기 입력회로에 접속되고, 상기 내부 전원 전압에 의해 동작되어 상기 메모리 어레이를 제어하는 주변회로와,
    상기 주변회로에 접속되고, 상기 외부 전원 전압에 의해 동작되고, 수신된 제 2 제어신호에 응답하여 하이 임피던스 상태로 되도록 제어되어 출력신호를 출력하는 출력회로를 포함한 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  2. 제 1 항에 있어서,
    상기 입력회로는, 상기 내부 전원 전압에 의해 동작되는 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  3. 제 1 항에 있어서,
    상기 입력회로는, 상기 제 1 제어신호에 응답하여 불활성화되는 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  4. 제 1 항에 있어서,
    상기 외부 전원 전압에 의해 동작되어 동작 제어 정보를 기억하는 모드 레지스터를 더 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  5. 제 4 항에 있어서,
    상기 동작 제어 정보는, 동기적 동작, 버스트 길이 및 출력모드의 출력 타이밍을 결정하는 적어도 하나의 대기시간을 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  6. 제 1 항에 있어서,
    상기 출력회로는,
    출력단자와,
    상기 외부 전원 전압을 수신하기 위해 접속된 소스, 출력단자에 접속된 드레인 및 게이트를 갖는 PMOS 트랜지스터와,
    접지 전압을 수신하기 위해 접속된 소스, 출력단자에 접속된 드레인 및 상기 PMOS 트랜지스터의 게이트에 접속된 게이트를 갖는 NMOS 트랜지스터를 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  7. 외부 전원 전압에 의해 동작되고,
    수신된 제 1 제어신호에 응답하여 불활성화되고, 인가된 외부 전원 전압을 내부 전원 전압으로 변환하기 위한 내부 전압 발생기를 구비한 내부 전압회로와,
    입력신호를 수신하는 입력단자와 그 입력단자에 접속된 게이트를 갖는 입력 트랜지스터를 구비한 입력회로와,
    메모리 셀이 상기 내부 전원 전압에 의해 동작되어 데이터를 기억하는 메모리 어레이와,
    상기 메모리 어레이와 상기 입력회로에 접속되고, 상기 내부 전원 전압에 의해 동작되어 상기 메모리 어레이를 제어하는 주변회로와,
    상기 주변회로에 접속되고, 상기 외부 전원 전압에 의해 동작되어 출력신호를 출력하되, 출력단자와, 외부 전원 전압에 인가되도록 접속된 소스, 그 출력단자에 접속된 드레인 및 게이트를 갖는 출력 트랜지스터를 구비하고, 상기 출력 트랜지스터는 이 출력 트랜지스터의 드레인에서 소스로 순방향 바이어스되도록 형성된 기생 다이오드를 갖고, 상기 출력 트랜지스터는 그 게이트에 수신된 제 2 제어신호 에 응답하여 하이 임피던스 상태가 되도록 제어되는 출력회로를 포함한 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  8. 제 7 항에 있어서,
    상기 입력회로는, 내부 전원 전압에 의해 동작되는 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  9. 제 7 항에 있어서,
    상기 입력회로는, 상기 제 1 제어신호에 응답하여 불활성화되는 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  10. 제 7 항에 있어서,
    상기 외부 전원 전압에 의해 동작되어 동작 제어 정보를 기억하는 모드 레지스터를 더 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  11. 제 10 항에 있어서,
    상기 동작 제어 정보는, 동기적 동작, 버스트 길이 및 출력모드의 출력 타이밍을 결정하는 적어도 하나의 대기시간을 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  12. 제 7 항에 있어서,
    상기 출력 트랜지스터는,
    상기 외부 전원 전압을 수신하기 위해 접속된 소스, 상기 출력단자에 접속된 드레인 및 게이트를 갖는 PMOS 트랜지스터와,
    접지 전압을 수신하기 위해 접속된 소스, 상기 출력단자에 접속된 드레인 및 상기 PMOS 트랜지스터의 게이트에 접속된 게이트를 갖는 NMOS 트랜지스터를 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  13. 외부 전원 전압에 의해 동작되고,
    인가된 외부 전원 전압을 내부 전원 전압으로 변환하는 제 1 내부 전압 발생기를 구비하고, 수신된 제 1 제어신호에 응답하여 불활성화되는 제 1 내부 전압회로와,
    인가된 내부 전원 전압을 내부 전압으로 변환하는 제 2 내부 전압 발생기를 구비하고, 상기 수신된 제 1 제어신호에 응답하여 불활성화되는 제 2 내부 전압회로와,
    입력신호를 수신하는 입력회로와,
    메모리 셀이 상기 내부 전원 전압 및 상기 내부 전압에 의해 동작되어 데이터를 기억하는 메모리 어레이와,
    상기 메모리 어레이와 상기 입력회로에 접속되고, 상기 내부 전원 전압 및 상기 내부 전압에 의해 동작되어 상기 메모리 어레이를 제어하는 주변회로와,
    상기 주변회로에 접속되고, 상기 외부 전원 전압에 의해 동작되고, 수신된 제 2 제어신호에 응답하여 하이 임피던스 상태로 되도록 제어되어 출력신호를 출력하는 출력회로를 포함한 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  14. 제 13 항에 있어서,
    상기 입력회로는, 상기 내부 전원 전압에 의해 동작되는 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  15. 제 13 항에 있어서,
    상기 입력회로는, 상기 내부 전원 전압 및 상기 내부 전압에 의해 동작되는 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  16. 제 13 항에 있어서,
    상기 입력회로는, 상기 제 1 제어신호에 응답하여 불활성화되는 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  17. 제 13 항에 있어서,
    상기 외부 전원 전압에 의해 동작되어 동작 제어 정보를 기억하는 모드 레지스터를 더 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  18. 제 17 항에 있어서,
    상기 동작 제어 정보는, 동기적 동작, 버스트 길이 및 출력모드의 출력 타이밍을 결정하는 적어도 하나의 대기시간을 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
  19. 제 13 항에 있어서,
    상기 출력회로는,
    출력단자와,
    상기 외부 전원 전압을 수신하기 위해 접속된 소스, 출력단자에 접속된 드레인 및 게이트를 갖는 PMOS 트랜지스터와,
    접지 전압을 수신하기 위해 접속된 소스, 상기 출력단자에 접속된 드레인 및 상기 PMOS 트랜지스터의 게이트에 접속된 게이트를 갖는 NMOS 트랜지스터를 포함한 것을 특징으로 하는 저소비 전력형 다이내믹 랜덤 액세스 메모리.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004021574A (ja) * 2002-06-17 2004-01-22 Hitachi Ltd 半導体装置
US7177981B2 (en) * 2003-05-09 2007-02-13 Via-Cyrix, Inc. Method and system for cache power reduction
US20050102476A1 (en) * 2003-11-12 2005-05-12 Infineon Technologies North America Corp. Random access memory with optional column address strobe latency of one
KR100574489B1 (ko) * 2004-04-12 2006-04-27 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생회로
KR100636676B1 (ko) * 2005-02-03 2006-10-23 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US7472220B2 (en) * 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
DE112006002300B4 (de) 2005-09-02 2013-12-19 Google, Inc. Vorrichtung zum Stapeln von DRAMs
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
EP1987820A1 (en) * 2007-05-04 2008-11-05 Christian Fiala, Ph. D. Slow release misoprostol for obstetric and/or gynaecological applications
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US20090150602A1 (en) * 2007-12-11 2009-06-11 Dell Products L.P. Memory power control
US7961546B2 (en) * 2008-02-05 2011-06-14 Texas Instruments Incorporated Memory power management systems and methods
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
KR20130038582A (ko) * 2011-10-10 2013-04-18 삼성전자주식회사 파워 노이즈가 줄어든 전압 발생회로를 구비한 반도체 칩 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03246961A (ja) * 1990-02-23 1991-11-05 Hitachi Ltd 半導体集積回路
JPH07177015A (ja) * 1993-12-17 1995-07-14 Nec Corp 同期型半導体装置用パワーカット回路
JPH10228769A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体記憶装置
JPH11135729A (ja) * 1997-10-27 1999-05-21 Hitachi Ltd 基準電圧発生回路、電源回路及び半導体集積回路装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583457A (en) * 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
JP3376960B2 (ja) * 1999-06-01 2003-02-17 日本電気株式会社 半導体記憶装置およびそれを用いたシステム
JP2001110185A (ja) * 1999-10-07 2001-04-20 Mitsubishi Electric Corp クロック同期型半導体記憶装置
JP3502330B2 (ja) * 2000-05-18 2004-03-02 Ｎｅｃマイクロシステム株式会社 出力回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03246961A (ja) * 1990-02-23 1991-11-05 Hitachi Ltd 半導体集積回路
JPH07177015A (ja) * 1993-12-17 1995-07-14 Nec Corp 同期型半導体装置用パワーカット回路
JPH10228769A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体記憶装置
JPH11135729A (ja) * 1997-10-27 1999-05-21 Hitachi Ltd 基準電圧発生回路、電源回路及び半導体集積回路装置

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