JP3981056B2 - 低消費電力型メモリ回路およびその使用方法 - Google Patents

Description

この発明は、消費電力を小さくした低消費電力型メモリ回路およびその使用方法に関するもので、特に、携帯電話などに用いて好適な低消費電力型メモリ回路に関するものである。

ダイナミックランダムアクセスメモリ（以下DRAMという）はメモリセルをトランジスタとキャパシタで形成するため、高集積化が可能である。このため、他のランダムアクセスメモリ、特にスタティック型ランダムアクセスメモリ（以下SRAMという）と比較して容量あたりの価格が安い。
一方、SRAMは消費電流がDRAMと比較して小さく、特に、データの読み出し、書き込みを行わない待機時の消費電流はDRAMと比較すると格段に小さい。これは、DRAMが待機時にデータ保持のためのリフレッシュ動作を行っていることにも起因している。
DRAMは一般的に外部からの電源（外部電源）によって、駆動され、外部電源の供給が断たれると、DRAM内に保持したデータは消滅する。これは上述のリフレッシュ動作ができなくなり、記憶したデータが保持できないためである。
また、DRAMは外部電源を直接用いてその内部の回路を駆動するのではなく、内部電源発生回路によって外部電源を内部電源に変換して、この内部電源で各回路を駆動するのが一般的になっている。
上述のようなDRAMは、パーソナルコンピュータなどの常に外部電源から電源が供給されている機器においては有用であるが、携帯電話など低消費電流が要求される装置には不向きである。したがって、従来の携帯電話におけるメモリ構成は図２に示すように、データバス１０に共通にコントローラ２０、SRAM３０及びフラッシュメモリ４０が接続され、これらには常に電源５０が供給されている。

近年、携帯電話は音声のみでなく、文字情報や画像データなど多くのデータを送受信する傾向にある。DRAMは記憶容量が大きいものの、リフレッシュ動作により電流を消費するとともに、内部電位を発生する回路を有し、この発生回路は定常的に電流を消費する回路構成となっているのが一般的である。このため、携帯電話など低消費電流が要求される装置には不向きである。したがって、従来の携帯電話におけるメモリ構成は図２に示すように、データバス１０に共通にコントローラ２０、SRAM３０及びフラッシュメモリ４０が接続され、これらには常に電源５０が供給されている。
上述したようにDRAMは消費電流が大きいため、携帯電話に用いる場合は、消費電流を抑える必要がある。このため、携帯電話にDRAMを用いようとすれば、図３に示すような構成が考えられる。即ち、SRAM３０及びフラッシュメモリ４０と同様に、DRAM６０はデータバス１０に接続されるが、電源５０とDRAM６０との間にはスイッチ７０を設ける。コントローラ２０はDRAM６０の必要性を判断して、電源５０からの供給をスイッチ７０で立ちきることにより（スイッチ７０をオフさせる）DRAM６０での消費電流を抑えるようにする。

しかしながら、図３のような構成の場合、（１）スイッチ７０といった外部素子を必要とする、（２）DRAMへの電源供給を切った場合、データバス１０から寄生ダイオードを通して電流が流れ込み、DRAM６０が誤動作する可能性があるといった問題がある。このうち、（２）の問題点について図４を用いて詳しく説明する。
DRAM６０の出力回路の最終段がインバータの場合を例に取ると、図４に示すようにインバータ１００はNMOSトランジスタ１１０とPMOSトランジスタ１２０とから構成される。NMOSトランジスタ１１０とPMOSトランジスタ１２０のゲートは共通に入力ノード１５０に接続されている。出力回路の場合、入力ノード１５０はDRAM６０からの出力信号を受取る。PMOSトランジスタ１２０のソースSには電源電位が与えられる。PMOSトランジスタ１２０のドレインDはNMOSトランジスタ１１０のドレインと共通に出力ノード１４０に接続される。出力ノード１４０はDRAM６０の出力端子に接続されるもので、図３のようにDRAM６０が携帯電話などに搭載された場合はデータバス１０に接続される。なお、NMOS１１０のソースには接地電位が与えられる。

ここで、PMOSトランジスタ１２０にはそのドレインDからソースSに向けて順方向の寄生ダイオード１３０（実際にはドレイン-基板間に形成されたもの）が形成されている。電源が切れて、PMOSトランジスタのソースSに電源が供給されなくなってしまうと、PMOSトランジスタ１２０のソースSには電源電位は与えられない。一方、データバス１０にHレベルの信号が与えられると、DRAM６０がデータバスに接続されているため、PMOSトランジスタ１２０のドレインDにはこのHレベルの信号が与えられる。したがって、このHレベル信号が寄生ダイオード１３０を介してPMOSトランジスタ１２０のソースSに与えられる。PMOSトランジスタ１２０のソースSは電源線を介して他の回路に接続されているため、他の回路に電位を供給してしまうのである。また、データバス上のデータについても、Hレベル信号のレベルが低下してLレベルになってしまう可能性もある。
本発明の目的は、上述のような問題に鑑みてなされたものであり、外部の信号によりDRAMとしての消費電流を小さくして、かつこの低消費電流時に誤動作をしない低消費電力型ダイナミックランダムアクセスメモリを提供することにある。
なお、本願の親出願である特願２０００−２１９２７９号においては、下記４件の特許文献が引用された。
特開平１０−２２８７６９号公報 特開平１１−１３５７２９号公報 特開平３−２４６９６１号公報 特開平７−１７７０１５号公報

この発明に係る低消費電力型ダイナミックランダムアクセスメモリは、外部電源によって駆動され、内部電源電位を発生する内部電源回路と、信号が入力される入力回路と、データを保持するメモリアレイと、このメモリアレイを制御する周辺回路と、
信号を出力する出力回路とを有し、出力回路は外部電源によって駆動され、入力回路、メモリアレイ及び周辺回路は、内部電源回路によって生成された内部電源電位によって駆動され、外部から入力される制御信号に応答して、内部電源回路は不活性化され、かつ出力回路は外部電源が供給されたままハイインピーダンス状態に制御される。

以上説明したように、この発明によれば、外部からの制御信号によって内部電源回路、入力回路、メモリアレイ及び周辺回路は不活性とする一方、出力回路へは常に外部電源が与えられるようにしたため、DRAMとしての消費電流を小さくして、かつこの低消費電流時に誤動作をしない低消費電力型ダイナミックランダムアクセスメモリを提供することができる。

図１は、この発明の実施例を説明するDRAMのブロック図である。DRAM２００は外部電源２１０によって駆動される。したがって、携帯電話のメモリ構成では図３のDRAM６０がスイッチ７０を介さず、直接電源５０に接続された状態になる。即ち、図３において、DRAM６０がSRAM３０及びフラッシュメモリ４０と同様に接続された状態になる。
外部電源２１０は、第１の内部電源回路群２２０に接続されると共に、出力回路２３０にも接続される。第１の内部電源回路群２２０は、外部電源２１０から受取った電位を変換して内部電源IVCとして入力回路２４０、周辺回路２５０、メモリアレイ２６０及び第２内部電源回路群２７０にこの内部電源IVCを供給する。例えば、外部電源２１０が３．３V、内部電源IVCは２．４Vである。
第１の内部電源回路群２２０は、制御端子２８０を介して電源制御信号CONTを受取る。この電源制御信号CONTは、第１の内部電源回路群２２０を不活性化させる。したがって、第１の内部電源回路群２２０は、入力回路２４０、周辺回路２５０、メモリアレイ２６０及び第２内部電源回路群２７０に内部電源IVCを供給しない。即ち、電源制御信号CONTによって第１の内部電源回路群２２０における消費電流は全くなくなるのである。

なお、第１の内部電源回路群２２０の消費電流をなくすのは、内部電源IVCの電位を０Vにする場合と、外部電源電位にあわせるという場合の２通りが考えられる。ここで、メモリアレイ２６０において、ビットラインとワードラインとがショートしており、この不良部分を冗長で置換えている場合がある。このような状態において、単に内部電源IVCを外部電源電位にあわせている場合だとショート部分に数マイクロAの電流が流れてしまう。したがって、内部電源IVCの電位は０V(接地電位)にするほうが望ましい。

第２の内部電源回路群２７０は、第１の内部電源回路群２２０から内部電源IVCを受けとり、この受取った内部電源IVCを変換して他の内部電源を入力回路２４０、周辺回路２５０及びメモリアレイ２６０に供給する。他の内部電源としては、基板電位、昇圧電位、１／２内部電源電位、レファレンス電位などがある。例えば内部電源が２．４Vのとき、これらの電位はそれぞれ、基板電位-１．０V、昇圧電位３．６V、１／２内部電源電位１．２V、レファレンス電位１．１Vである。
第２の内部電源回路群２７０は、制御端子２８０を介して電源制御信号CONTを受取る。電源制御信号CONTは、第２の内部電源回路群２７０を不活性化させる。このとき、第２の内部電源回路群２７０は第１の電源回路群２２０からの内部電源IVCを受取っていないため、不活性化された状態に近いが、電源制御信号CONTによって完全に不活性化される。したがって、第２の内部電源回路群２７０は、入力回路２４０、周辺回路２５０及びメモリアレイ２６０に内部電源を供給しない。即ち、電源制御信号CONTによって第２の内部電源回路群２７０における消費電流は全くなくなるのである。

入力回路２４０は、信号を受取るため一般的にはデータバスに接続される。即ち、携帯電話等にDRAMが搭載された場合、図３に示されるように、データバス１０と接続される。したがって、電源が供給されていれば外部からのデータ（例えばデータバス１０上のデータ）に応答して、周辺回路２５０へ信号を与える。
入力回路２４０の一般的な例として、図４に示されるようなインバータ１００が挙げられる。ここで、インバータ１００の入力ノード１５０はデータバスに接続され、出力ノード１４０が周辺回路２５０などに接続される。第１の内部電源回路群２２０が不活性化された結果、内部電源IVCが０Vとなった場合は、PMOS１２０のソースには電源電位が与えられなくなるため消費電流が全くなくなる。なお、入力ノード１５０にデータバスから信号が与えられるが、NMOSトランジスタ１１０及びPMOSトランジスタ１２０のソースには電位が与えられないため消費電流は発生せず、また、DRAM内部の回路への影響もない。
また、第１の内部電源回路群２２０が不活性化された結果、内部電源IVCが外部電源と同電位となったなった場合は、入力ノード１５０にデータバスから信号が与えられ、DRAMが動作を開始する可能性がある。そこで、入力回路２４０は、制御端子２８０を介して入力される電源制御信号CONTによって不活性化される方が望ましい。

周辺回路２５０は入力回路からデータを受取り、このデータをメモリアレイ２６０へ与えると共に、メモリアレイ２６０からデータを受取り、出力回路２３０へデータを与える。また、周辺回路２５０はメモリアレイ２６０などを制御するなど様々な回路を包含する。周辺回路２５０は直接DRAM外部とのデータのやり取りを行わないため、第１及び第２の内部電源回路群２２０、２７０及び入力回路２４０が不活性化されると、消費電流は発生させず不活性化状態になる。
なお、DRAM２００がシンクロナスDRAMやRambus系のDRAMの場合、その動作上必要であるCASレイテンシ−、バースト長、出力モードなどのデータがプログラマブルになっている。これらの情報は一般的に動作制御情報を記憶するモードレジスタ内に記憶される。このモードレジスタは、周辺回路内もしくはその近傍に設けられている。このようなDRAMにおいて、周辺回路などへの電源供給を止めてしまうと、格納されていたデータも消失してしまう。そこで、モードレジスタのみを外部電源で駆動するということも考えられる。
また、メモリアレイ２６０も直接DRAM外部とのデータのやり取りを行わないため、第１及び第２の内部電源回路群２２０、２７０及び周辺回路２５０が不活性化されると、消費電流は発生させず不活性化状態になる。

出力回路２３０は、メモリアレイからのデータを出力するため一般的にはデータバスに接続される。即ち、携帯電話等にDRAM２００が搭載された場合、図３に示されるように、データバス１０と接続される。したがって、DRAM２００内部からのデータ（周辺回路２５０から送られてきたデータ）に応答して、信号をデータバスに出力する。
出力回路２３０の一般的な例として、図５に示されるようなインバータ５００が挙げられる。インバータ５００はNMOSトランジスタ５１０、PMOSトランジスタ５２０、NAND回路５６０、NOR回路５７０、第１のインバータ回路５８０、第２のインバータ回路５９０及び第３のインバータ回路６００とから構成される。NMOSトランジスタ５１０のソースは接地電位に、ドレインは出力端子５４０に接続される。PMOSトランジスタ５２０のソースSは電源電位に、ドレインは出力端子５４０に接続される。インバータ５００の入力端子５５０は、NAND回路５６０の第１入力端子に接続されるともに、NOR回路５７０の第１入力端子にも接続される。
NAND回路５６０の第２入力端子には、インバータ５００の制御入力端子６１０から電源制御信号CONTが入力される。この電源制御信号CONTは第３のインバータ回路６００で反転されてNOR回路の第２入力端子にも入力される。NAND回路５６０の出力は第１のインバータ回路５８０を介してNMOSトランジスタ５１０のゲートに接続される。NOR回路５７０の出力は第２のインバータ回路５９０を介してPMOSトランジスタ５２０のゲートに接続される。
なお、出力回路２３０は外部電源で動作しているため、内部電源で動作している回路からの信号をレベルシフタで変換してから受取る必要がある。図示していないが、出力回路２３０の場合、入力端子５５０の手前にはレベルシフタ回路が接続されることになる。なお、DRAMの電源が切れた場合にも出力回路２３０の出力をハイインピーダンスに保つ必要があるため、制御入力端子６１０へ供給される信号（図１における制御端子２８０に入力される信号）を供給する回路は、常に外部電源によって駆動されている必要がある。

次に図１及び図３も参照しながら、出力回路２３０の動作を説明する。
インバータ５００の入力端子５５０は、周辺回路２５０に接続され、出力端子５４０がDRAM２００の出力端子などを介してデータバス１０に接続される。ここで、出力回路２３０には外部電源２１０が与えられている。外部電源２１０は常にDRAM２００に与えれれている（携帯電話にDRAM２００が搭載された場合、携帯電話の電源がON状態ならば常に外部電源は与えられている）ため、このインバータ５００のPMOSトランジスタ５２０のソースSには電源電位が、NMOSトランジスタ５１０のソースには接地電位が与えられている。
なお、Lレベルの電源制御信号CONTが入力された場合、NAND回路５６０はその第１入力端子の信号レベルに係らずHレベルの出力信号を、NOR回路５７０はその第１入力端子の信号レベルに係らずLレベルの出力信号を出力する。これらの信号はそれぞれ第１及び第２のインバータ回路５８０、５９０で反転され、NMOSトランジスタ５１０のゲートにはLレベルの信号が、PMOSトランジスタ５２０のゲートにはHレベルの信号が与えられる。したがって、インバータ５００（出力回路２３０）は出力状態がハイインピーダンスになるよう設定される。

このような状態でデータバス１０にHレベルまたはLレベルの信号が転送されても、NMOSトランジスタ５１０及びPMOSトランジスタ５２０においては寄生トランジスタ５３０による電流が流れず、DRAM内部の回路への影響もない。また、NMOSトランジスタ５１０のゲートにはLレベルの信号がPMOSトランジスタ５２０のゲートにはHレベルの信号が与えられているため、NMOSトランジスタ５１０及びPMOSトランジスタ５２０はOFF状態を保ち、消費電流は発生しない。
なお、上述した実施例においては、入力回路はトランジスタのゲートでデータを受取る例で説明したが、入力保護トランジスタなどがあり、出力回路の例で説明したような寄生ダイオードによる電流が考えられる場合は、入力回路においても出力回路同様に外部電源を供給してトランジスタがONしないよう制御すれば良い。

この発明の実施例を示すDRAMのブロック図である。 携帯電話におけるメモリ構成を示す図である。 携帯電話においてDRAMを用いようとした場合のメモリ構成を示す図である。 入力回路及び出力回路において代表的なインバータを示す回路図である。 出力回路において代表的なインバータを示す回路図である。

符号の説明

２００ DRAM
２１０ 外部電源
２２０ 第１の内部電源回路群
２３０ 出力回路
２４０ 入力回路
２５０ 周辺回路
２６０ メモリアレイ
２７０ 第２の内部電源回路群

Claims (8)

1. 外部電源が供給される外部電源端子と、
   前記外部電源によって駆動され、該外部電源の電位とは異なる電位を有する第１の内部電源電位を発生する第１の内部電源回路と、
   メモリアレイを制御する周辺回路と、
   外部との間でデータ信号を受け渡しする信号受け渡し回路であって、ＭＯＳ型トランジスタと外部接続用ノードとを有し、このＭＯＳ型トランジスタのソースまたはドレインが前記外部接続用ノードに接続された信号受け渡し回路とを有する低消費電力型メモリ回路において、
   前記第１の内部電源電位とは異なる電位の第２の内部電源電位を発生する第２の内部電源回路を有し、
   前記信号受け渡し回路は外部電源端子に接続され、
   前記第２の内部電源回路は、前記第１の内部電源回路に接続され、前記第２の内部電源電位は前記第１の内部電源電位に基づいて発生し、
   前記周辺回路は、前記第１及び第２の内部電源回路に接続され、
   外部から入力される制御信号に応答して、前記第１の内部電源回路は不活性化されることにより前記第１の内部電源電位を接地電位あるいは外部電源と同電位にし、かつ前記信号受け渡し回路は外部電源が供給されたままハイインピーダンス状態に制御される低消費電力型メモリ回路。
2. 請求項１記載の低消費電力型メモリ回路をメモリコアとして用いたシステムＬＳＩ。
3. 前記低消費電力型メモリ回路の動作制御情報を記憶するモードレジスタを更に有し、このモードレジスタは外部電源により駆動される請求項１記載のメモリ回路または請求項２記載のシステムＬＳＩ。
4. 前記動作制御情報は、シンクロナス動作の出力タイミングを決めるレイテンシー、バーストレングス及び出力モードの少なくとも一つを含む請求項３記載のメモリ回路またはシステムＬＳＩ。
5. 外部電源が供給される外部電源端子と、
   前記外部電源によって駆動され、該外部電源の電位とは異なる電位を有する第１の内部電源電位を発生する第１の内部電源回路と、
   前記第１の内部電源回路に接続され、前記第１の内部電源電位に基づいて第１の内部電源電位とは異なる電位の第２の内部電源電位を発生する第２の内部電源回路と、
   前記第１及び第２の内部電源回路に接続され、メモリアレイを制御する周辺回路と、
   前記外部電源端子に接続され、外部との間でデータ信号を受け渡しする信号受け渡し回路であって、ＭＯＳ型トランジスタと外部接続用ノードとを有し、このＭＯＳ型トランジスタのソースまたはドレインが前記外部接続用ノードに接続された信号受け渡し回路とを有し、
   外部から入力される制御信号に応答して、前記第１の内部電源回路は不活性化されることにより前記第１の内部電源電位を接地電位あるいは外部電源と同電位にし、かつ前記信号受け渡し回路は外部電源が供給されたままハイインピーダンス状態に制御される低消費電力型メモリ回路を準備し、
   前記外部接続用端子をデータバスに接続し、
   前記制御信号を出力するコントローラによって前記低消費電力型メモリ回路を制御する低消費電力型メモリ回路の使用方法。
6. 前記コントローラは前記データバスに接続される請求項５記載の低消費電力型メモリ回路の使用方法。
7. 前記データバスには他のメモリも接続される請求項５記載の低消費電力型メモリ回路の使用方法。
8. 前記コントローラは前記外部電源により駆動されていることを特徴とする請求項５〜７のいずれか１つに記載の低消費電力型メモリ回路の使用方法。

Images