KR20090036437A - 반도체 메모리 장치 - Google Patents

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KR20090036437A KR1020070101625A KR20070101625A KR20090036437A KR 20090036437 A KR20090036437 A KR 20090036437A KR 1020070101625 A KR1020070101625 A KR 1020070101625A KR 20070101625 A KR20070101625 A KR 20070101625A KR 20090036437 A KR20090036437 A KR 20090036437A
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Abstract

본 발명의 반도체 메모리 장치는, 승압 전압 레벨 또는 문턱값 제어 전압 레벨을 갖는 전압으로 메인 워드라인 인에이블 신호를 구동하여 해당 메인 워드라인에 전달하는 메인 워드라인 드라이버; 및 상기 메인 워드라인과 연결되며, 서브 워드라인 인에이블 신호에 응답하여 해당 서브 워드라인을 활성화시키는 서브 워드라인 드라이버;를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 메인 워드라인, 서브 워드라인

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 면적 마진을 증가시킨 반도체 메모리 장치에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 수많은 메모리 셀을 구비하여 데이터를 저장한다. 각각의 메모리 셀은 워드라인(Word Line) 및 비트라인(Bit Line)과 연결되며, 워드라인이 활성화되면 비트라인으로부터 데이터를 입력 받거나 비트라인에 데이터를 출력하는 동작을 수행한다. 상기 워드라인은 메인 워드라인(Main Word Line)과 서브 워드라인(Sub-Word Line)으로 구분된다. 하나의 메인 워드라인은 기 설정된 복수 개(예를 들어, 8개)의 서브 워드라인 드라이버와 연결되고, 복수 개의 서브 워드라인 드라이버는 각각 하나의 서브 워드라인과 연결된다. 각각의 서브 워드라인은 복수 개의 메모리 셀에 직접 연결된다.
메모리 셀 영역에는 로우 디코더가 구비되며, 로우 디코더는 로우 어드레스를 디코딩하여 메인 워드라인 인에이블 신호와 서브 워드라인 인에이블 신호를 생성하여 상기 메인 워드라인과 상기 서브 워드라인을 선택적으로 활성화시키는 동작 을 수행한다. 상기 메인 워드라인 인에이블 신호가 인에이블 되면, 메인 워드라인 드라이버는 어느 하나의 메인 워드라인을 활성화시킨다. 이후, 활성화된 메인 워드라인과 연결된 복수 개의 서브 워드라인 드라이버 중 인에이블 된 서브 워드라인 인에이블 신호를 입력 받은 서브 워드라인 드라이버는 해당 서브 워드라인을 활성화시켜 해당 메모리 셀들의 데이터 입출력 동작을 지원한다.
반도체 메모리 장치는 점점 더 고집적화 구현되어 가고 있으며, 이에 따라 지속적으로 반도체 메모리 장치 각 회로 영역의 고집적화 구현이 요구되고 있다. 그러나 각 회로 영역은 그 동작 특성으로 인해 점유 면적을 감소시키는 데에 기술적 한계를 가지고 있으며, 특히 메모리 셀 영역의 면적 마진을 증가시키기는 더욱 어려운 상황이다. 종래의 서브 워드라인 드라이버는 3개의 트랜지스터를 포함하여 구성되었다. 메모리 셀 영역의 면적 마진 증가를 위해, 트랜지스터의 개수를 감소시킴으로써 서브 워드라인 간의 간격을 줄이고자 하는 노력도 진행되었으나, 지금까지는 별다른 성과를 거두지 못하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 면적 마진을 증가시켜, 고집적화 구현이 가능한 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 서브 워드라인 간의 노이즈 발생을 억제하면서도 점유 면적을 감소시키는 반도체 메모리 장치를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 승압 전압 레벨 또는 문턱값 제어 전압 레벨을 갖는 전압으로 메인 워드라인 인에이블 신호를 구동하여 해당 메인 워드라인에 전달하는 메인 워드라인 드라이버; 및 상기 메인 워드라인과 연결되며, 서브 워드라인 인에이블 신호에 응답하여 해당 서브 워드라인을 활성화시키는 서브 워드라인 드라이버;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 게이트 단이 메인 워드라인에 접속되고 소스 단에 서브 워드라인 인에이블 신호가 인가되며 드레인 단이 서브 워드라인에 접속되는 제 1 트랜지스터를 구비하는 서브 워드라인 드라이버; 및 메인 워드라인 인에이블 신호가 인에이블 되면 상기 제 1 트랜지스터의 문턱 전압보다 더 큰 게이트-소스 전압이 형성되도록 상기 제 1 트랜지스터의 게이트 단의 전압을 제어하는 메인 워드라인 드라이버;를 포함하는 것을 특징으로 한 다.
본 발명의 반도체 메모리 장치는, 대기 상태에서의 서브 워드라인의 전위가 그라운드 전압 레벨을 유지하도록 메인 워드라인의 전위를 제어함으로써, 서브 워드라인 드라이버 내의 트랜지스터의 개수를 감소시켜, 면적 마진을 증가시키고 고집적화 구현을 용이하게 하는 효과가 있다.
아울러, 본 발명의 반도체 메모리 장치는, 서브 워드라인의 전위가 트랜지스터의 문턱 전압값만큼 상승하는 현상을 방지하여 서브 워드라인 간의 노이즈 발생을 억제하는 이점을 유지하면서도, 서브 워드라인 드라이버의 점유 면적을 감소시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도로서, 설명의 편의상 한 개의 메인 워드라인 드라이버와 8개의 서브 워드라인 드라이버가 구비되는 메모리 셀 영역을 모식적으로 나타낸 도면이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 n 비트의 로우 어드레스(add_row<1:n>)를 디코딩하여 메인 워드라인 인에이블 신호(mwen)와 8개의 서브 워드라인 인에이블 신호(swen<1:8>)를 생성하는 로우 디코더(10); 상기 메인 워드라인 인에이블 신호(mwen)를 구동하여 메인 워드라인(M_WL) 에 전달하는 메인 워드라인 드라이버(20); 및 상기 메인 워드라인(M_WL)과 연결되며, 각각 상기 8개의 서브 워드라인 인에이블 신호(swen<1:8>) 중 어느 하나에 응답하여 8개의 서브 워드라인(S_WL<1:8>) 중 기 할당된 어느 하나를 활성화시키는 8개의 서브 워드라인 드라이버(30);를 포함한다.
상기 메인 워드라인 드라이버(20)는 상기 메인 워드라인 인에이블 신호(wlen)가 인에이블 되면 상기 8개의 서브 워드라인 드라이버(30)에 각각 포함되는 각 트랜지스터의 문턱 전압보다 더 큰 게이트-소스 전압이 형성되도록 각 트랜지스터의 게이트 단의 전압을 제어한다. 이를 위해, 상기 메인 워드라인 드라이버(20)는 승압 전압(VPP) 레벨 또는 문턱값 제어 전압 레벨을 갖는 전압으로 상기 메인 워드라인 인에이블 신호(mwen)를 반전 구동할 수 있다. 즉, 상기 메인 워드라인(M_WL)은 상기 메인 워드라인 인에이블 신호(mwen)가 하이 레벨(High Level)로 인에이블 되면, 상기 문턱값 제어 전압의 레벨을 갖게 되고, 상기 메인 워드라인 인에이블 신호(mwen)가 로우 레벨(Low Level)로 디스에이블 되면, 상기 승압 전압의 레벨을 갖게 된다. 즉, 상기 메인 워드라인(M_WL)은 상기 문턱값 제어 전압의 레벨을 가질 때 활성화된 것으로 보아야 한다.
상기 8개의 서브 워드라인 드라이버(30)는 상기 메인 워드라인(M_WL)이 활성화되면, 각각 상기 8개의 서브 워드라인 인에이블 신호(swen<1:8>) 중 기 할당된 어느 하나에 응답하여, 상기 8개의 서브 워드라인(S_WL<1:8>) 중 기 할당된 어느 하나를 상기 승압 전압(VPP) 레벨로 활성화시키거나 그라운드 전압(VSS) 레벨로 비활성화 시킨다. 예를 들어, 상기 메인 워드라인(M_WL)이 활성화된 상태에서, 상기 8개의 서브 워드라인 인에이블 신호(swen<1:8>) 중 제 1 서브 워드라인 인에이블 신호(swen<1>)가 인에이블 되면, 제 1 서브 워드라인 드라이버(30-1)는 제 1 서브 워드라인(S_WL<1>)을 활성화시킨다.
도 2는 도 1에 도시한 메인 워드라인 드라이버의 상세 구성도이다.
도시한 바와 같이, 상기 메인 워드라인 드라이버(20)는 상기 승압 전압(VPP)과 상기 문턱값 제어 전압(Vthc)을 인가 받고, 상기 메인 워드라인 인에이블 신호(mwen)를 반전 구동하여 상기 메인 워드라인(M_WL)에 전달하는 인버터(IV)를 포함한다.
여기에서, 상기 승압 전압(VPP)은 외부 공급전원(VDD)을 펌핑함에 따라 생성되는 전압으로서, 상기 외부 공급전원(VDD)보다 높은 레벨을 갖는다. 상기 문턱값 제어 전압(Vthc)은 상기 그라운드 전압(VSS)보다 낮은 레벨을 갖는 전압으로서, 기판 바이어스 전압(VBB)으로 구현됨이 바람직하다. 상기 기판 바이어스 전압(VBB)은 상기 그라운드 전압(VSS)을 펌핑하여 생성하는 전압이며, 일반적으로 -0.7V의 레벨을 갖는다. 따라서, 상기 메인 워드라인(M_WL)에 인가되는 전압은, 상기 메인 워드라인 인에이블 신호(mwen)의 인에이블 여부에 따라, 상기 승압 전압(VPP)의 레벨 또는 상기 문턱값 제어 전압(Vthc)의 레벨을 갖게 된다.
도 3은 도 1에 도시한 제 1 서브 워드라인 드라이버의 상세 구성도로서, 상기 8개의 서브 워드라인 드라이버는 모두 같은 형태로 구성되므로, 상기 제 1 서브 워드라인 드라이버에 대한 설명으로 나머지 서브 워드라인 드라이버에 대한 설명을 대체하기 위해 나타낸 것이다.
도시한 바와 같이, 상기 제 1 서브 워드라인 드라이버(30-1)는, 게이트 단이 상기 메인 워드라인(M_WL)에 접속되고 소스 단에 상기 제 1 서브 워드라인 인에이블 신호(swen<1>)가 인가되며 드레인 단이 제 1 서브 워드라인(S_WL<1>)에 접속되는 제 1 트랜지스터(TR1); 및 게이트 단이 상기 메인 워드라인(M_WL)에 접속되고 드레인 단이 상기 제 1 서브 워드라인(S_WL<1>)에 접속되며 소스 단이 접지되는 제 2 트랜지스터(TR2);를 포함한다.
이와 같은 구성에 의해, 상기 메인 워드라인(M_WL)이 인에이블 되면 상기 제 1 트랜지스터(TR1)가 턴 온(Turn On) 되므로, 상기 제 1 서브 워드라인(S_WL<1>)은 상기 제 1 서브 워드라인 인에이블 신호(swen<1>)의 공급단에 직접 접속된다. 이 때, 상기 제 1 서브 워드라인 인에이블 신호(swen<1>)가 상기 승압 전압(VPP) 레벨로 인에이블 되면, 상기 제 1 서브 워드라인(S_WL<1>)은 상기 승압 전압(VPP)을 공급 받게 되고, 상기 제 1 서브 워드라인 인에이블 신호(swen<1>)가 상기 그라운드 전압(VSS) 레벨로 디스에이블 되면, 상기 제 1 서브 워드라인(S_WL<1>)은 가지고 있던 전압을 상기 제 1 서브 워드라인 인에이블 신호(swen<1>)의 공급단으로 보내고 상기 그라운드 전압(VSS)의 레벨을 갖게 된다.
종래에 상기 메인 워드라인(M_WL)은 상기 승압 전압(VPP)의 레벨로 비활성화되거나 상기 그라운드 전압(VSS)의 레벨로 활성화되었다. 이에 따라, 상기 메인 워드라인(M_WL)이 활성화되고 상기 제 1 서브 워드라인 인에이블 신호(swen<1>)가 디스에이블 된 상태에서, 상기 제 1 트랜지스터(TR1)의 게이트 단과 소스 단에 모두 상기 그라운드 전압(VSS)이 인가되므로, 상기 그라운드 전압(VSS)의 레벨을 유지하 여야 하는 상기 제 1 서브 워드라인(S_WL<1>)이 상기 그라운드 전압(VSS) 레벨보다 높은 상기 제 1 트랜지스터(TR1)의 문턱 전압만큼의 전위 레벨을 갖게 되는 현상이 발생하였다. 이와 같은 현상은 서브 워드라인 간의 커플링 노이즈(Coupling Noise)와 같은 부작용을 야기하였고, 특히 리프레쉬 동작시에 오동작의 가능성을 증가시켰다. 이를 극복하기 위해, 상기 제 2 트랜지스터(TR2)와 병렬로 배치되어 상기 제 1 서브 워드라인 인에이블 신호(swen<1>)의 반전 신호의 제어를 받는 트랜지스터를 구비하였으나, 작은 사이즈(Size)의 트랜지스터를 구현하여도 점유 면적이 증가하게 되는 결과는 피할 수 없었다.
그러나 본 발명에 따른 반도체 메모리 장치에서는, 상기 메인 워드라인(M_WL)이 활성화시에 상기 문턱값 제어 전압(Vthc)의 레벨을 갖게 되므로, 상기 제 1 서브 워드라인 인에이블 신호(swen<1>)의 디스에이블시, 상기 제 1 트랜지스터(TR1)의 게이트 단에는 상기 문턱값 제어 전압(Vthc)이 인가되고 소스 단에는 상기 그라운드 전압(VSS)이 인가된다. 따라서 상기 제 1 트랜지스터(TR1)의 문턱 전압은 낮아지게 되고, 상기 제 1 서브 워드라인(S_WL<1>)은 상기 그라운드 전압(VSS)의 레벨을 유지할 수 있다. 결과적으로, 상기 제 1 서브 워드라인 드라이버(30-1)에는 상기 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2) 외에는 별도의 트랜지스터가 필요하지 않게 되며, 이에 따라 상기 제 1 서브 워드라인 드라이버(30-1)의 점유 면적이 감소하게 된다. 상기 제 1 서브 워드라인 드라이버(30-1) 외에도, 상기 8개의 서브 워드라인 드라이버(30)는 모두 상기 제 1 서브 워드라인 드라이버(30-1)와 같은 구성으로 구현 가능하며, 이는 반도체 메모리 장치의 메모 리 셀 영역의 면적 마진을 증가시킨다. 뿐만 아니라, 상기 8개의 서브 워드라인 드라이버(30)의 점유 면적 감소는 상기 8개의 서브 워드라인(S_WL<1:8>)의 보다 조밀한 배치를 가능하게 하므로, 상기 반도체 메모리 장치의 고집적화 구현을 지원하게 된다.
앞서 언급한 바와 같이, 상기 문턱값 제어 전압(Vthc)을 상기 기판 바이어스 전압(VBB)으로 구현하는 것은, 일반적으로 MOS 트랜지스터의 문턱 전압이 0.7V이고 상기 기판 바이어스 전압(VBB)의 레벨이 -0.7V에 가까우므로, 상기 제 1 트랜지스터(TR1)의 게이트 전압의 레벨을 하강시켜 상기 제 1 트랜지스터(TR1)의 문턱 전압을 상쇄함으로써 상기 제 1 서브 워드라인(S_WL<1>)의 전위 레벨이 상기 그라운드 전압(VSS)의 레벨을 유지하도록 하기 위함이다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치는, 메인 워드라인의 활성화시 문턱값 제어 전압의 레벨을 갖도록 함으로써, 서브 워드라인이 그라운드 전압 레벨을 유지하지 못하고 레벨 상승하는 부작용을 효과적으로 차단한다. 따라서, 2개의 트랜지스터만으로 서브 워드라인 드라이버의 구현이 가능하게 되며, 이에 따라 서브 워드라인 드라이버의 점유 면적이 감소하게 된다. 서브 워드라인 드라이버의 점유 면적 감소는 메모리 셀 영역 및 나아가 반도체 메모리 장치 전체의 면적 마진을 증가시키는 이점을 창출하며, 반도체 메모리 장치의 고집적화 구현에 효과적인 기술적 토대를 제공하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 메인 워드라인 드라이버의 상세 구성도,
도 3은 도 1에 도시한 제 1 서브 워드라인 드라이버의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 로우 디코더 20 : 메인 워드라인 드라이버
30 : 서브 워드라인 드라이버

Claims (14)

  1. 승압 전압 레벨 또는 문턱값 제어 전압 레벨을 갖는 전압으로 메인 워드라인 인에이블 신호를 구동하여 해당 메인 워드라인에 전달하는 메인 워드라인 드라이버; 및
    상기 메인 워드라인과 연결되며, 서브 워드라인 인에이블 신호에 응답하여 해당 서브 워드라인을 활성화시키는 서브 워드라인 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메인 워드라인 드라이버는, 상기 메인 워드라인 인에이블 신호가 인에이블 되면 상기 문턱값 제어 전압을 상기 메인 워드라인에 전달하고, 상기 메인 워드라인 인에이블 신호가 디스에이블 되면 상기 승압 전압을 상기 메인 워드라인에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 메인 워드라인 드라이버는, 상기 승압 전압과 상기 문턱값 제어 전압을 인가 받고, 상기 메인 워드라인 인에이블 신호를 반전 구동하여 상기 메인 워드라인에 전달하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 서브 워드라인 드라이버는, 상기 메인 워드라인이 활성화된 상태에서, 상기 서브 워드라인 인에이블 신호가 인에이블 되면 상기 승압 전압 레벨로 상기 서브 워드라인을 활성화시키고, 상기 서브 워드라인 인에이블 신호가 디스에이블 되면 그라운드 전압 레벨로 상기 서브 워드라인을 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 서브 워드라인 드라이버는,
    게이트 단이 상기 메인 워드라인에 접속되고 소스 단에 상기 제 1 서브 워드라인 인에이블 신호가 인가되며 드레인 단이 상기 서브 워드라인에 접속되는 제 1 트랜지스터; 및
    게이트 단이 상기 메인 워드라인에 접속되고 드레인 단이 상기 서브 워드라인에 접속되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 게이트 단이 메인 워드라인에 접속되고 소스 단에 서브 워드라인 인에이블 신호가 인가되며 드레인 단이 서브 워드라인에 접속되는 제 1 트랜지스터를 구비하는 서브 워드라인 드라이버; 및
    메인 워드라인 인에이블 신호가 인에이블 되면 상기 제 1 트랜지스터의 문턱 전압보다 더 큰 게이트-소스 전압이 형성되도록 상기 제 1 트랜지스터의 게이트 단의 전압을 제어하는 메인 워드라인 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 메인 워드라인 드라이버는, 상기 메인 워드라인 인에이블 신호가 인에이블 되면 문턱값 제어 전압을 상기 메인 워드라인에 전달하고, 상기 메인 워드라인 인에이블 신호가 디스에이블 되면 승압 전압을 상기 메인 워드라인에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 메인 워드라인 드라이버는, 상기 승압 전압과 상기 문턱값 제어 전압을 인가 받고, 상기 메인 워드라인 인에이블 신호를 반전 구동하여 상기 메인 워드라인에 전달하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 서브 워드라인 드라이버는, 상기 메인 워드라인이 활성화된 상태에서, 상기 서브 워드라인 인에이블 신호가 인에이블 되면 상기 승압 전압 레벨로 상기 서브 워드라인을 활성화시키고, 상기 서브 워드라인 인에이블 신호가 디스에이블 되면 그라운드 전압 레벨로 상기 서브 워드라인을 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 서브 워드라인 드라이버는, 게이트 단이 상기 메인 워드라인에 접속되고 드레인 단이 상기 서브 워드라인에 접속되며 소스 단이 접지되는 제 2 트랜지스터를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 4 항 또는 제 9 항에 있어서,
    상기 문턱값 제어 전압은 상기 그라운드 전압보다 낮은 레벨의 전압인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 문턱값 제어 전압은 기판 바이어스 전압인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 항 또는 제 7 항에 있어서,
    상기 승압 전압은 외부 공급전원보다 높은 레벨의 전압인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 항 또는 제 6 항에 있어서,
    복수 비트의 로우 어드레스를 디코딩하여 상기 메인 워드라인 인에이블 신호와 상기 서브 워드라인 인에이블 신호를 생성하는 로우 디코더를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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CN111863058A (zh) * 2019-04-30 2020-10-30 美光科技公司 主字线驱动器电路

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