CN111863058A - 主字线驱动器电路 - Google Patents

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CN111863058A CN202010142788.5A CN202010142788A CN111863058A CN 111863058 A CN111863058 A CN 111863058A CN 202010142788 A CN202010142788 A CN 202010142788A CN 111863058 A CN111863058 A CN 111863058A
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Abstract

本申请案涉及一种主字线驱动器电路。主字线电路提供第一和第二行因子信号。所述主字线电路包含上拉电路以当所述第一行因子信号处于第一值时驱动全局字线以遵循第一经解码地址信号。所述主字线电路包含中间电压电路以驱动所述全局字线以遵循所述第二行因子信号的值。处理装置通过当所述第一经解码地址信号处于高状态时将所述第一行因子信号设定为所述第一值而将所述全局字线驱动到有效状态，且通过当所述第一经解码地址信号处于所述高状态时将所述第一行因子信号设定为所述第二值而驱动所述全局字线以遵循所述第二行因子信号的值。

Description

主字线驱动器电路
技术领域
本发明的实施例涉及用于字线电路的信号驱动器和驱动存储器装置中的字线的方法。
背景技术
存储器装置广泛用于存储与例如计算机、无线通信装置、相机、数字显示器及类似物等各种电子装置有关的信息。频繁地提供存储器装置作为计算机或其他电子装置中的内部、半导体集成电路和/或外部可移动装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等的易失性存储器可能需要经施加功率的源来维持其数据。相比之下，非易失性存储器即使在无外部供电时也可保持其存储数据。非易失性存储器可用于各种技术中，包含快闪存储器(例如，NAND和NOR)相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻性随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度或另外减少操作等待时间、增加可靠性、增加数据保持、减少功率消耗或减少制造成本等。
存储器装置在存储器装置的各种电路内采用多种信号。用于将信号施加到信号线的信号驱动器在例如集成电路等电子装置中是常用的。一个此类信号驱动器可用于对存储器单元阵列中的字线施加电压。字线可从一组全局字线驱动器(在本文中也被称为“主字线驱动器”和“MWD”)延伸通过存储器单元阵列。全局字线驱动器可响应于存储器装置接收到对应于字线的行地址而选择性地致动字线中的每一者。对应于所接收行地址的行中的存储器单元中的每一者随后将所存储的数据施加到相应感测放大器。
例如DRAM等一些半导体存储器装置将信息存储为累积于单元电容器(“单元”)中的电荷，其中单元经组织成行。在一些情况下，施加于一个行中的单元的电荷可干扰一或多个邻近“受害”行中的电荷，或单元可以其它方式丢失其电荷，此事件被称为“泄漏”。某些泄漏的情况可当存储器行经历“行锤击”时发生，这是在较短时间内(例如，在小于顺序刷新操作之间的持续时间内)将行重复驱动到有效电平且所述激活影响一或多个邻近受害行的时候。这可引起受害行中的单元电荷改变，从而将存储在此处的信息置于危险中。
各种存储器系统使用一或多个策略解决泄漏，例如行锤击应力缓解或目标行刷新(TRR)。行锤击应力缓解可包含主机或控制器在随机或定期基础上对受害行自动执行刷新操作。在一些实施例中，行锤击应力缓解可包含控制局部字线电压以使得当从有效电平到预充电或备用电平时，局部字线电压暂停在中间电压电平达预定时间段。通过暂停在中间电压，邻近存储器行不会经历电压电平的快速改变的影响，且可减轻行锤击应力。
延伸通过阵列的字线中的每一者可相对较长，且因此可具有实质电容。此外，字线可由可具有相对高电阻的多晶硅制成。字线的相对高电容和相对高电阻的组合可使得全局字线驱动器难以快速切换字线上的信号电平，特别是在存储器单元阵列的较远离全局字线驱动器的部分中。为了减轻此问题，常规上将存储器单元阵列划分成较小的存储器单元阵列，且在这些较小存储器单元阵列中的至少一些之间制造局部字线驱动器(在本文中也被称为“子字线驱动器”和“SWD”)。局部字线驱动器可接收大体上相同的信号，所述信号用以控制全局字线驱动器以驱动字线，使得它们可将全局字线驱动器施加到字线的相同电平施加到字线。
局部字线驱动器的使用可改进字线的切换速度，且现有技术设计大体上在每一局部字线驱动器中包含至少一个PMOS晶体管和至少一个NMOS晶体管。与仅NMOS的局部字线驱动器相比，由于NMOS晶体管的阈值电压，PMOS晶体管的使用允许使用较低相电压使局部字线电压与全局字线电压相同。然而，虽然局部字线驱动器中使用的NMOS晶体管可在与用于存储器单元的存取晶体管相同的p型衬底中，但局部字驱动器中使用的PMOS晶体管可需要在p型衬底中制造n阱以提供用于PMOS晶体管的制造的n型材料。形成用于局部字线驱动器中的每一者的n阱可极大地增加用于制造局部字线驱动器的半导体衬底的面积，进而潜在地增加成本或减少存储器装置的容量。
发明内容
本发明的一些实施例提供一种用于存储器装置的主字线电路，其包含：RF驱动器电路，其经配置以提供第一行因子信号和第二行因子信号；主字线驱动器电路，其包含上拉电路，所述上拉电路经配置以接收所述第一行因子信号和第一经解码地址信号，所述上拉电路进一步经配置以当所述第一行因子信号处于第一值时驱动全局字线以遵循所述第一经解码地址信号且当所述第一行因子信号处于第二值时隔离所述第一经解码地址信号与所述全局字线信号，以及中间电压电路，所述中间电压电路经配置以接收所述第一经解码地址信号以及所述第一和第二行因子信号，所述中间电路进一步经配置以驱动所述全局字线以遵循所述第二行因子信号的值；以及处理装置，其以操作方式耦合到所述RF驱动器电路，所述处理装置经配置以通过当所述第一经解码地址信号处于高状态时将所述第一行因子信号设定为所述第一值而将所述全局字线驱动到有效状态，以及通过当所述第一经解码地址信号处于所述高状态时将所述第一行因子信号设定为所述第二值而驱动所述全局字线以遵循所述第二行因子信号的值。所述第二行因子信号的所述值处于低于所述有效状态的电压电平且高于预充电状态的电压电平的中间电压电平。
本发明的一些实施例提供一种方法，其包含：在存储器装置中生成第一行因子信号和第二行因子信号；通过当第一经解码地址信号处于高状态时将所述第一行因子信号设定为第一值而将所述存储器装置的全局字线驱动到有效状态，以及通过当所述第一经解码地址信号处于所述高状态时将所述第一行因子信号设定为第二值而驱动所述全局字线以遵循所述第二行因子信号的值。所述第二行因子信号的所述值处于低于所述有效状态的电压电平且高于预充电状态的电压电平的中间电压电平。
本发明的一些实施例提供一种包括指令的非暂时性计算机可读存储媒体，所述指令在由处理装置执行时致使所述处理装置：在存储器装置中生成第一行因子信号和第二行因子信号；通过当第一经解码地址信号处于高状态时将所述第一行因子信号设定为第一值而将所述存储器装置的全局字线驱动到有效状态，以及通过当所述第一经解码地址信号处于所述高状态时将所述第一行因子信号设定为第二值而驱动所述全局字线以遵循所述第二行因子信号的值。所述第二行因子信号的所述值处于低于所述有效状态的电压电平且高于预充电状态的电压电平的中间电压电平。
附图说明
图1是根据本发明的存储器系统的实施例的框图。
图2是可在图1的存储器系统中使用的存储器排组阵列的一部分的框图。
图3A是根据本发明的主字线驱动器的实施例的示意图。
图3B是图3A的主字线驱动器的信号时序图。
图3C是用于图3A的主字线驱动器的根据本发明的具有任选行锤击应力缓解的RF驱动器的实施例的示意图。
图3D是根据本发明的用于管理主字线驱动器的操作的流程图。
图4A是根据本发明的主字线驱动器的阵列的实施例的示意图。
图4B是根据本发明的子字线驱动器的阵列的实施例的示意图。
图5A是根据本发明的子字线驱动器的阵列的另一实施例的示意图。
图5B是图5A的子字线驱动器的信号时序图。
图6是根据本发明的FX相位驱动器的实施例的示意图。
图7是根据本发明的用于管理子字线驱动器的操作的流程图。
具体实施方式
如下文更详细地论述，本文揭示的技术涉及用于字线驱动器的信号驱动器以及存储器系统和装置中的相关联电路。然而，所属领域的技术人员将理解，所述技术可具有额外实施例且所述技术可在无下文参考图1-6描述的实施例的若干细节的情况下实践。在下方说明的实施例中，主要在并入有DRAM存储媒体的装置的上下文中描述存储器装置和系统。然而，根据本发明技术的其它实施例配置的存储器装置可包含并入有其它类型的存储媒体的其它类型的存储器装置和系统，所述其它类型的存储媒体包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电、磁阻和其它存储媒体，包含非易失性、快闪(例如，NAND和/或NOR)存储媒体。
图1是示意性地说明根据本发明技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含一或多个排组MB(例如，在图1的实例中的排组MB0到MB15)，且每一排组可包含多个字线(WL)、一或多个位线(BL)以及布置于字线和位线的相交点处的一或多个存储器单元。字线WL和字线WL上的信号电压的选择可由行解码器140结合对应MWD、SWD和FX相位驱动器(“FX驱动器”、“相位驱动器”或“FXD”)来执行。在下文进一步详细论述MWD、SWD和FXD。位线BL的选择可由列解码器145执行。可提供感测放大器(SAMP)用于对应位线BL且连接到至少一个相应局部I/O线对(LIOT/B)，所述至少一个相应局部I/O线对又可经由可充当开关的传输门(TG)耦合到至少相应一个主I/O线对(MIOT/B)。
存储器装置100可采用多个外部端子与外部存储器控制器和/或主机处理器(未图示)通信。外部端子可包含命令和地址端子，所述端子分别耦合到命令总线和地址总线以接收命令信号CMD和地址信号ADDR。存储器装置可进一步包含：用于接收片选信号CS的片选端子、用于接收时钟信号CK和CKF的时钟端子、用于接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI、电源端子VDD、VSS、VDDQ和VSSQ。
可从外部存储器控制器和/或主机处理器对命令端子和地址端子供应地址信号和排组地址信号。可通过命令/地址输入电路105将供应到地址端子的地址信号和排组地址信号传输到地址解码器110。地址解码器110可接收地址信号并将经解码行地址信号(XADD)供应到行解码器140，将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收排组地址信号(BADD)并将排组地址信号供应到行解码器140和列解码器145两者。
可从存储器控制器向命令端子和地址端子供应命令信号CMD、地址信号ADDR和片选信号CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。选择信号CS可用于选择存储器装置100以对提供到命令和地址端子的命令和地址作出响应。当有效CS信号被提供到存储器装置100时，可对命令和地址进行解码，并且可执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含处理器116和/或其它电路以对内部命令信号ICMD进行解码以生成用于执行存储器操作的各种内部信号和命令。举例来说，处理器116可执行指令和/或其它电路可经配置以生成行和列命令信号和/或相关联时序信号(例如，与时序生成器135协调)以选择字线和/或位线来执行所要存储器操作。当然，用以生成命令和/或时序信号的处理器/电路可位于存储器装置100的另一组件中，例如地址命令输入电路105和/或外部控制器/处理器。内部命令信号还可包含输出和输入激活命令，例如计时命令CMDCK。
当发出读取命令并及时向行地址和列地址供应读取命令时，可从存储器阵列150中的通过这些行地址和列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可向输入/输出电路160提供内部命令，以使得可根据RDQS时钟信号通过读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。
当发出写入命令并及时向行地址和列地址供应所述命令时，可根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，以使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可写入由行地址及列地址指定的存储器单元中。可以由写入时延WL信息界定的时间向数据端子提供写入数据。I/O电路160的操作是本领域的技术人员已知的，且因此为简洁起见将不再论述
可向电源端子供应电源电位VDD和VSS。这些电源电位VDD和VSS可供应到内部电压生成器电路170。内部电压生成器电路170可基于电源电位VDD、VNWL和VSS生成各种内部电位VPP、VOD、VARY、VPERI、VCC、VCCP、VCCP2及类似物。内部电位VPP可在行解码器140中使用，内部电位VOD和VARY可在存储器阵列150中包含的感测放大器中使用，并且内部电位VPERI可在许多其它电路块中使用。
时钟输入电路120可接收外部时钟信号且生成各种内部时钟信号。举例来说，时钟输入电路120可接收外部时钟信号以生成内部时钟信号ICLK。内部时钟信号ICLK可被供应到内部时钟电路130。内部时钟电路130可基于从命令/地址输入电路105接收的内部时钟信号ICLK和时钟启用信号CKE而提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含时钟路径(图1中未示出)，所述时钟路径接收内部时钟信号ICLK并向命令解码器115提供各种时钟信号。内部时钟电路130可进一步提供输入/输出(IO)时钟信号。IO时钟信号可供应到输入/输出电路160，并且可用作用于确定读取数据的输出时序和写入数据的输入时序的时序信号。可以多个时钟频率提供IO时钟信号，以使得可以不同数据速率从存储器装置100输出数据和将数据输入到存储器装置100。当期望高存储器速度时，较高时钟频率可为合意的。当期望较低电力消耗时，较低时钟频率可为合意的。内部时钟信号ICLK还可被供应到时序生成器135，并因此可产生各种内部时钟信号。
图2说明存储器阵列150的存储器排组MB的示范性结构的简化框图。如图2所示，每一存储器排组MB可包含具有存储器单元群组的一或多个存储器阵列区段SECT(例如，SECT0到SECTn)。每一存储器阵列区段SECT包含MWD(例如，MWD0到MWDn)，其输出对应全局字线GR(例如，GR0到GRn)上的适当信号电压。举例来说，当在有效或高状态中时，MWD可输出全局字线GR上的电压电平，所述电压电平处于Vcc(例如，介于从约2.3伏到2.7伏的范围内，例如2.5伏)，处于Vccp(例如，介于从约3.0伏到3.5伏的范围内，例如3.2伏)，或处于对应于有效或高状态的某一其它电压电平。当在预充电或备用状态中时，MWD可输出全局字线GR上的电压电平，所述电压电平处于Vss(例如，接地或0伏)，处于Vnwl(例如，介于从约-0.1伏-0.25伏的范围内，例如-0.2伏特)，或处于对应于预充电或备用状态的某一其它电压电平。当启用行锤击应力缓解时，在从有效或高状态到预充电或备用状态的转变期间，MWD可输出全局字线GR上的处于Voff(例如，0.25伏到0.75伏，例如0.5伏)的中间电压电平。虽然全局字线GR可直接耦合到存储器排组MB中的存储器单元，但延伸通过存储器排组MB的全局字线GR可具有实质电容和电阻，如上文所论述。电容和电阻可减少每一MWD驱动相应全局字线GR的速度。为了减轻此问题，每一全局字线GR可耦合到一或多个SWD。举例来说，在一些实施例中，每一全局字线可连接到八个SWD、十六个SWD，或某一其它所要数目的SWD。SWD可制造于存储器排组MB中的存储器单元阵列中的至少一些之间。每一SWD输出对应局部字线WL(例如，WL0到WLn)上的适当信号电压。举例来说，当在有效或高状态中时，SWD可输出局部字线WL上的电压电平，所述电压电平处于Vcc(例如，介于从约2.3伏到2.7伏的范围内，例如2.5伏)，处于Vccp(例如，介于从约3.0伏到3.5伏的范围内，例如3.2伏)，或处于对应于有效或高状态的某一其它电压电平。当在预充电或备用状态中时，SWD可输出局部字线WL上的电压电平，所述电压电平处于Vss(例如，接地或0伏)，处于Vnwl(例如，介于从约-0.1伏-0.25伏的范围内，例如-0.2伏特)，或处于对应于预充电或备用状态的某一其它电压电平。当启用行锤击应力缓解时，在从有效或高状态到预充电或备用状态的转变期间，SWD可输出局部字线WL上的处于Voff(例如，0.25伏到0.75伏，例如0.5伏)的中间电压电平。取决于SWD电路的类型，局部字线WL上的高信号电压值可相同于全局字线GR的信号电压值或比全局字线GR的信号电压值低晶体管阈值电压Vt。
每一存储器排组MB包含提供相位信号PH和PHF的一或多个FXD，所述相位信号用以基于经解码行地址信号和时序控制信号选择SWD。如图2中所见，PH和/或PHF信号可提供到一或多个区段SECT0-SECTn中的SWD以用于选择适当的SWD。举例来说，在一些实施例中，来自FXD的每一组PH/PHF信号可连接到区段SECT0到SECTn中的预定数目区段中的每一者中的SWD。所述预定数目的区段可为七个区段，且所述组PH/PHF信号可连接到所述七个区段中的每一者中的SWD。然而，在其它示范性实施例中，所述预定数目可大于七个区段或小于七个区段。下文更详细地论述FXD。
图3A说明主字线驱动器300的示范性实施例。MWD 300可包含第一类型的晶体管302，例如PMOS晶体管，其具有耦合到信号ARMW的源极。信号ARMW及其互补ARMWF的电压可对应于经解码地址信号，例如经解码行地址的第一部分。举例来说，经解码行地址ARMW(ARMWF)可对应于存储器排组MB的一或多个MWD。晶体管302的漏极可连接到可与第一类型不同的例如为NMOS晶体管的晶体管304的漏极。晶体管302、304的互连漏极耦合到全局字线GR。晶体管304的源极可连接到可例如在-0.25伏到0伏的范围中的电压源。举例来说，如图3A中所见，电压源处于Vnwl。然而，在其它实施例中，电压源可处于Vss或某一其它低电压值。晶体管304的栅极可连接到ARMWF信号。晶体管302的栅极由RFF信号驱动。RFF和RF信号可对应于可与例如存储器排组MB的一或多个MWD相关的经解码行地址的一部分。
除晶体管302和304之外，MWD 300还可包含可为例如NMOS晶体管的串联连接的晶体管306和308。晶体管306的漏极可连接到全局字线GR，且晶体管306的源极可连接到晶体管308的漏极。晶体管306的栅极可连接到经解码地址信号ARMW，且晶体管308的栅极可连接到RFF信号。晶体管308的源极可连接到RF信号。基于ARMW、ARMWF、RF和/或RFF信号的电压值(高或低)，MWD将对应全局字线GR设定为有效状态或者预充电或备用状态。如上文所论述，全局字线GR的有效状态或高状态可处于Vcc、Vccp或对应于有效或高状态的其它电压电平，且全局字线GR的预充电或备用状态可处于Vss、Vnwl或对应于预充电或备用状态的某一其它电压电平。ARMW、ARMWF、RF和RFF信号的高状态可例如为2.3伏到3.5伏的范围中的电压，且低状态可为-0.25伏到0伏(接地)的范围中的电压。举例来说，当在高状态中时，ARMW、ARMWF、RF和RFF信号可处于对应于Vcc(例如，介于从约2.3伏到2.7伏的范围内，例如2.5伏)、Vccp(例如，介于从约3.0伏到3.5伏的范围内，例如3.2伏)或对应于信号的高状态的某一其它电压电平的电压电平。当在低状态中时，ARMW、ARMWF、RF和RFF信号可处于对应于Vss(例如，接地或0伏)、Vnwl(例如，介于从约-0.1伏-0.25伏的范围内，例如-0.2伏)或对应于低状态的某一其它电压电平的电压电平。
高状态的值不一定对于所有信号都相同。举例来说，信号中的一或多个可具有处于3.2伏的高状态，而其余信号中的一或多个具有处于2.5伏(或某一其它适当高电压值)的高状态。类似地，低状态的值不一定对于所有信号都相同。举例来说，信号中的一或多个可具有处于-0.2伏的低状态，而一或多个其余信号具有处于0伏(或某一其它适当低电压值)的低状态。在一些实施例中，高状态可基于例如Vcc、Vccp或某一其它高电压源的高电压源，且低状态可基于例如Vss、vnwl或某一其它低电压源的低电压源。在一些实施例中，一或多个信号(例如，RF信号)和/或全局字线GR可设定成中间电压状态Voff以减轻行锤击应力的影响。
在操作中，MWD 300接收ARMW、ARMWF、RF和RFF信号，并且接着基于信号的值设定全局字线GR的状态。处理器116(和/或另一处理器)可控制经解码行地址信号ARMW/ARMWF和RF/RFF以操作MWD 300。用以生成ARMW和ARMWF信号的电路(未图示)是此项技术中已知的，且因此为简洁起见将不进一步论述。图3C中示出根据本发明的实施例的用以生成RF和RFF信号(在本文中也被称为“行因子”信号)的示范性RF驱动器电路。MWD 300可包含上拉电路301、下拉电路304和中间电压电路305。上拉电路302可包含PMOS晶体管302。PMOS晶体管302的源极可连接到经解码地址信号ARMW，且PMOS晶体管302的栅极可连接到行因子信号RFF。PMOS晶体管的漏极可连接到全局字线GR。下拉电路303可包含NMOS晶体管304。NMOS晶体管304的漏极可连接到全局字线GR，且NMOS晶体管304的栅极可连接到经解码地址信号ARMWF。NMOS 304的源极可连接到低电压源，例如Vnwl(或例如，Vss或另一低电压源)。MWD 300还可包含中间电压电路305。中间电压电路305包含与NOMS晶体管308串联连接的NMOS晶体管306。NMOS晶体管306的漏极可连接到全局字线GR，且NMOS晶体管的栅极可连接到经解码地址信号ARMW。NMOS晶体管306的源极可连接到NMOS晶体管308的漏极。NMOS晶体管308的栅极可连接到行因子信号RFF，且NMOS晶体管308的源极可连接到行因子信号RF。如下文所论述，中间电压电路305允许将全局字线GR上的电压下拉到有效电压状态与预充电电压状态之间的中间电压以用于行锤击应力缓解。当然，在一些实施例中，下拉电路304和中间电压电路305的功能可并入到单个电路中。
参考图3A和3B，MWD 300可经配置以使得如果ARMW信号处于高状态且RFF信号处于低状态(见t0处的信号)，那么将全局字线GR设定于有效或高状态。在RFF信号处于低状态且ARMW信号处于高状态的情况下，晶体管302将接通以将全局字线GR上拉到ARMW信号的值，所述值可处于Vcc、Vccp或某一其它适当高电压值。在RFF信号处于低状态的情况下，晶体管308将断开以隔离全局字线GR与RF信号的值。本领域的技术人员理解，如本文所使用的“隔离”意味着晶体管的源极与漏极之间的实际隔离，且不一定意味着总电隔离，因为在一些情况下晶体管中可存在一些泄漏电流。另外，在ARMWF信号处于低状态的情况下，晶体管304将断开以隔离全局字线GR与电压源Vnwl(或例如，Vss或某一其它低电压源)。
在一些实施例中，当从有效或高状态转变到预充电或备用状态时，MWD 300在进入预充电或备用状态之前进入中间电压状态(或行锤击应力缓解状态)。举例来说，在时间t1，当RFF信号设定成高状态时，RF信号设定成具有电压Voff的中间状态达预定时间段(例如，从时间t1到t2)。在一些实施例中，Voff可为0.25伏到0.75伏的范围中的值，例如0.5伏。转而参看图3A，在RFF和ARMW信号设定于高状态的情况下，晶体管306和308接通以将全局字线GR的值下拉到RF信号的值，所述值处于Voff。另外，在RFF信号处于高状态的情况下，晶体管302断开以隔离ARMW信号的值与全局字线GR。因此，在此实施例中，全局字线GR在时间t2转变到预充电或备用状态之前从有效或高状态转变到中间电压Voff。通过限制当从有效或高状态到预充电或备用状态时的电压的阶跃变化，存储器排组MB中的邻近字线WL不会经历电压电平的快速改变的影响，且可减轻行锤击应力。在一些实施例中，当不需要或不期望行锤击应力缓解时，RF信号未设定成Voff，且全局字线GR从有效或高状态转变到预充电或备用状态而无需首先变为中间电压(参见例如图3B中的点线)。
在一些实施例中，在时间t1(无行锤击应力缓解)或时间t2(具有行锤击应力缓解)，ARMWF信号可设定成高状态以接通晶体管304以将全局字线GR连接到Vnwl(或例如，Vss或某一其它低电压源)。在ARMW现在处于低状态的情况下，晶体管306将断开以隔离RF信号与全局字线GR。另外，RFF信号的值处于高状态以确保晶体管302断开以隔离全局字线GR与ARMW信号。表1提供逻辑表，其说明基于用于MWD 300的经解码地址信号和行因子信号的状态的全局字线GR的状态(A-有效，P-预充电，或I-中间电压(行锤击应力缓解)。
表1
ARMW ARMWF RFF RF GR
L H H L P
H L L H A
H L H I I
图3C是具有行锤击应力缓解的行因子驱动器电路(“RF驱动器电路”)的示范性实施例的示意图。如图3C中所见，由MWD 300使用的RFF和RF信号可由RF驱动器电路310生成。RF驱动器电路310可接收输入信号RMSMWP、RFX_n和RMSXDP，这些是来自行解码器(未图示)的经解码行地址和/或时序信号。举例来说，RFX_n信号可为对应于存储器排组和/或存储器排组的一或多个MWD的经解码地址信号，其中X可表示存储器排组且n可表示存储器排组内的对应一或多个MWD。RMSMWP和RMSXDP信号可为用于生成在对应一或多个MWD的操作中使用的RFF和RF信号的时序信号。
在时间t0(见图3B)之前，RFX_n信号可设定于低状态，这可意味着相关存储器排组和/或对应一或多个MWD未被选择用于操作。即，在RFX_n信号处于低状态的情况下，“与非”门电路312的输出且因此RFF信号为高以隔离全局字线GR与ARMW信号。另外，低RFX_n信号意味着“与非”门电路316的输出也是高。在“与非”门电路316上的高输出的情况下，NMOS晶体管332接通。因为NMOS晶体管330是连续选通的晶体管，所以节点321且因此RF信号经由晶体管332拉下到Vnwl(或例如，Vss或某一其它低电压源)的值。因此，在t0之前，到MWD 300的RFF和RF信号将分别为高和低。
另外，在低RFX_n信号的情况下，“与”门电路314的输出为低且NMOS晶体管322断开，这隔离电压Voff(行锤击应力缓解中使用)与节点321，即使NMOS晶体管326由于高RFF信号而接通也是如此。类似地，PMOS晶体管320断开以隔离电压V1与节点321。PMOS晶体管320断开，因为在一些实施例中，源极电压V1被设定成低于RFF信号的高电压值。举例来说，如果RFF的高电压值处于Vccp，那么电压V1可为Vccp-Vt，其中Vt是晶体管320的阈值电压(例如，如果Vccp＝3.2伏且Vt是0.7伏，那么V1是2.5伏)。电压V1可设定成比RFF信号的高电压值低至少晶体管320的阈值电压以便防止晶体管320的不可靠操作。
RFX_n信号可设定成高状态(例如，对应于图3B中的时间t0)以选择相关存储器排组和/或对应一或多个MWD用于操作。在一些实施例中，当RFX_n处于高状态时，时序信号RMSWMP和RMSXDP也设定成高状态。在RFX_n和RMSWMP信号处于高状态的情况下，“与非”门电路312的输出为低，这意味着RFF信号为低。RFF上的低信号值意味着ARMW信号连接到MWD300中的全局字线GR。另外，RFF上的低信号值意味着NMOS晶体管326断开以隔离Voff与节点321。在RFF为低的情况下，PMOS晶体管320接通以上拉节点321且因此RF信号高到电压V1。在一些实施例中，V1可为2.5伏且RF信号可经上拉到2.5伏的值。在RFX_n和RMSXDP信号处于高状态的情况下，NMOS晶体管322接通，但因为NMOS晶体管326断开，所以节点321保持与电压源Voff隔离。为了防止不可靠操作，连续选通的NMOS晶体管324串联提供于NMOS晶体管322与NMOS晶体管326之间。NMOS晶体管324具有足以保持晶体管324连续选通的栅极电压Von。通过提供当NMOS晶体管326断开时用于泄漏电流穿过NMOS晶体管326的电阻路径以产生泄漏电流路径中的电压降，包含连续选通的晶体管324提供了RF驱动器电路310的更多可靠性。
在RFX_n和RMSXDP信号处于高状态的情况下，“与非”门电路316的输出为低，这意味着NMOS晶体管332断开以隔离节点321与电压源Vnwl(或例如，Vss或某一其它低电压源)。为了防止不可靠操作，连续选通的NMOS晶体管330串联提供于节点321与NMOS晶体管332之间。晶体管330的栅极处的信号可处于电压Vccp(如图3C所示)、Vcc或某一其它适当电压以保持晶体管330接通。通过提供当NMOS晶体管332断开时用于泄漏电流穿过NMOS晶体管332的电阻路径以产生泄漏电流路径中的电压降，连续选通的晶体管330提供了RF驱动器电路310的更多可靠性。
在预定时间段(例如，在时间t1，见图3B)之后，时序信号RMSMWP可设定于低状态，这将“与非”门电路312的输出且因此RFF信号设定于高状态。在RFF信号处于高状态的情况下，ARMW信号与全局字线GR隔离。在RFF信号处于高状态的情况下，PMOS晶体管320断开以隔离节点321与电压源V1且NMOS晶体管326接通。
在一些实施例中，当期望行锤击应力缓解时，RMSXDP信号保持为高达预定时段(例如，从时间t1到t2，见图3B)以允许RF电压且因此全局字线电压GR的“软着陆”。如下文所论述，全局字线GR上的“软着陆”还意味着局部字线WL上的“软着陆”以减轻存储器排组MB中的邻近局部字线WL之间的行锤击应力。为了减轻行锤击应力，在进入预充电或备用状态之前将全局字线GR步降到中间电压Voff。这是通过使全局字线GR遵循RF信号达预定时间段(例如，在t1与t2之间，见图3B)而实现。举例来说，在RMSXDP和RFX_n信号处于高状态的情况下，“与”门电路314的输出保持在高状态以保持NMOS晶体管322接通。在NMOS晶体管322、324和326全部接通的情况下，节点321且因此RF信号经下拉到可为例如0.5伏的电压Voff。在RMSMWP信号设定于低状态之后RMSXDP信号保持为高的预定时段可对应于t1与t2之间的时间段。在一些实施例中，当不需要行锤击应力缓解时，在RMSMWP信号设定于低状态的同时RMSXDP信号可设定成低状态。当RMSXDP信号设定成低状态时，“与”门电路314的输出设定为低以隔离节点321与电压Voff。另外，“与非”门电路316的输出设定为高以接通NMOS晶体管332以将节点321下拉到电压Vnwl(或例如，Vss或某一其它低电压源)。如上文所论述，由RF驱动器310与ARMW和ARMWF信号协调生成的RFF和RF信号可由MWD 300使用以设定全局字线电压。
图3D是说明用于管理MWD的操作的实例方法350的流程图。方法350可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法350由处理器116和/或在存储器装置100外部和/或内部的另外一或多个处理器执行。虽然以特定顺序或次序示出，但除非另外规定，否则可修改过程的次序。因此，所说明实施例应仅作为实例理解，且所说明过程可以不同次序进行，且一些过程可并行进行。另外，可在各种实施例中省略一或多个过程。因此，在每一实施例中并非需要全部过程。其它过程流也是可能的。
在框360处，处理装置(例如，处理器116和/或另一处理器)在存储器装置中生成第一行因子信号和第二行因子信号。在一些实施例中，如上文所论述，第一行因子信号可为RFF信号且第二行因子信号可为由RF驱动器电路(例如，RF驱动器电路310)生成的RF信号。在框370处，处理装置(例如，处理器116和/或另一处理器)通过当第一经解码地址信号处于高状态时将第一行因子信号设定为第一值而将存储器装置的全局字线驱动到有效状态。举例来说，全局字线可为由MWD生成的局部字线GR(例如，GR0到GRn)。在一些实施例中，例如如图3A和3B中所见，如果经解码地址信号ARMW处于高状态(例如，Vccp)且上拉晶体管312由于RFF信号处于低状态而接通，那么全局字线GR可变为有效或高状态。在框380处，处理装置(例如，处理器116和/或另一处理器)通过在第一经解码地址信号处于高状态时将第一行因子信号设定为第二状态而驱动全局字线以遵循第二行因子信号的值。举例来说，在一些实施例中，如图3A和3B中所见，全局字线GR变为RF信号的中间值Voff。此情形当经解码地址信号处于高状态(例如，Vccp)而接通晶体管306且RFF行因子信号处于高状态(例如，Vccp)而接通晶体管308且断开晶体管302时发生。中间电压对应于行锤击应力缓解状态，如上文所论述。
图4A说明存储器排组MB中的MWD阵列的一部分的示范性布置。为简单起见，图4A说明仅四个全局字线GR0、GR1、GR2和GR3以及相应MWD 410、420、430和440。当然，存储器排组MB可具有多于四个全局字线，包含其对应MWD，且本领域的技术人员将理解如何将本发明应用于任何所要数目的MWD。另外，因为本领域的技术人员理解MWD 410、420、430和440的配置和操作类似于MWD 300，所以将不重复说明配置和操作。如图4A所示，每一MWD的状态由两组经解码行地址信号ARMWn/ARMWnF和两组经解码行地址信号RFm<n>/RFmF<n>决定。处理器116(和/或另一处理器)可控制所述两组经解码行地址信号ARMWn/ARMWnF和两组经解码行地址信号RFm<n>/RFmF<n>以操作MWD 410-440。ARMWn信号和其互补ARMWnF信号可由一或多个MWD接收，且n标识接收相同ARMW和ARMWF信号的MWD的群组。存储器排组MB可具有一或多个群组n(例如，针对具有标示为n0到n15的16个群组的存储器排组)。为简洁和清晰起见，在图4A的示例性实施例中，群组n的数目为两个，标示为0和1，且每一群组中的MWD的数目为两个。举例来说，在图4A的实施例中，经解码行地址信号ARMW0/ARMW0F由MWD 410和430接收，且经解码行地址信号ARMW1/ARMW1F由MWD 420和440接收。类似地，RFmF<x>信号和其互补RFm<x>信号可由一或多个MWD接收，其中x标识接收相同RFF和RF信号的MWD的群组。举例来说，在图4A的实例中，经解码行地址信号RFmF<0>/RFm<0>由MWD 410和420接收，且经解码行地址信号RFmF<1>/RFm<1>由MWD 430和440接收。m可对应于存储器排组，其在图4A的示范性实施例中标识为3。ARMWn/ARMWnF信号和RFm<x>/RFmF<x>信号的组合为存储器排组MB中的每一MWD选择适当的状态(有效或高状态或者预充电或备用状态)。举例来说，在图4A的示范性实施例中，信号ARMW0和ARMW1F设定于高状态(例如，均处于3.2伏)，且ARMW1和ARMW0F设定于低状态(例如，分别为-0.2伏和0伏)。另外，RF3<0>和RF3F<1>信号设定于高状态(例如，分别为2.5伏和3.2伏)，且RF3F<0>和RF3<1>设定于低状态(例如，均处于-0.2伏)。如图4A所示，晶体管周围的圆指示哪些晶体管接通以允许源电压通过。用于GR0、GR1、GR2和GR3的所得全局字线信号值分别是3.2伏(有效或高状态)、-0.2伏(预充电或备用状态)、-0.2伏(预充电或备用状态)和-0.2伏(预充电或备用状态)。全局字线信号(例如，全局字线GR0到GR3上的信号)可随后发送到相应SWD，所述SWD基于经解码行地址信号驱动存储器单元，如下文所论述。表2提供逻辑表，其说明用于相应MWD 410到440的全局字线GR0-GR3的状态(A-有效状态，P-预充电状态，I-中间电压(例如，行锤击应力缓解)状态)。
表2
ARMW0 ARMW0F ARMW1 ARMW1F RF3F<0> RF3<0> RF3F<1> RF3<1> GR0 GR1 GR2 GR3
H L L H L H H L A P P P
H L L H H I H L I P P P
H L L H H L L H P A P P
H L L H H L H I P I P P
L H H L L H H L P P A P
L H H L H I H L P P I P
L H H L H L L H P P P A
L H H L H L H I P P P I
如上文所论述，全局字线(例如，GR0到GR3)中的每一者连接到SWD以便快速驱动相应字线上的信号电平。图4B说明对应于全局字线GR0和GR1的SWD阵列布置的示范性实施例。出于清楚起见，针对每一全局字线GR示出仅两组SWD。举例来说，SWD 450和460连接到全局字线GR0，且SWD 470和480连接到全局字线GR1。然而，多于两个SWD可连接到每一全局字线GR，例如八个SWD、十六个SWD或更多。SWD 450、460、470和480中的每一者分别输出局部字线WR0、WR1、WR2和WR3。如图4B所见，SWD 450、460、470和480中的每一者的配置可为相同的。因此，为简洁起见，将仅论述SWD 450的配置和操作。
SWD 450可包含具有PMOS晶体管452的上拉电路，当连接到PMOS晶体管452的栅极的PHF相位信号为低(例如，处于Vnwl、Vss或另一低值)时所述PMOS晶体管接通。SWD 450还可包含与PMOS晶体管452并联放置的NMOS晶体管456。NMOS晶体管456可基于全局字线GR0上的电压而充当上拉或下拉电路，且当连接到NMOS晶体管456的栅极的PH相位信号为高(例如，Vccp、Vcc或另一高电压值)时接通。SWD 450还可包含具有NMOS晶体管454的下拉电路且当连接到NMOS晶体管454的栅极的PHF相位信号为高(例如，Vccp、Vcc或另一高电压值)时接通。晶体管452和456的源极可连接到全局字线GR0，且晶体管452和456的漏极可连接到晶体管454的漏极。晶体管452、456和454的互连漏极耦合到局部字线WL0。晶体管454的源极可连接到在-0.2伏到0伏的范围中的低电压源。举例来说，晶体管454的源极可为Vnwl，如图4B所示。在一些实施例中，低电压源可为Vss或某一其它低电压源。
如图4B所示，SWD且因此用于存取适当存储器单元的局部字线WL的选择由对应于经解码行地址信号的PHn/PHFn信号(在本文中也被称为相位信号)决定，其中在图4B的示范性实施例中n为0或1。PHn和PHFn相位信号可连接到一或多个SWD。举例来说，在图4B中，每一组相位信号(例如，PH0/PHF0和PH1/PHF1)示出为连接到两个SWD(例如，分别为450/470和460/480)。然而，所述组相位信号可连接到多于两个SWD。举例来说，在一些实施例中，每一组PH/PHF信号可连接到区段SECT0到SECTn(见图2)中的预定数目区段中的每一区段SECT中的SWD。举例来说，所述预定数目的区段可为七个区段，且所述组PH/PHF信号可连接到所述七个区段中的每一者中的SWD。然而，在其它示范性实施例中，所述预定数目可大于七个区段或小于七个区段。在一些常规SWD中，全局字线信号用于切换SWD中的晶体管(例如，GR0信号的互补信号可连接到一些常规晶体管中的上拉PMOS晶体管的栅极且PH相位信号可连接到上拉PMOS晶体管的源极)。然而，通过使用PH和PHF相位信号以切换SWD的晶体管栅极且将所述组PH/PHF相位信号连接到一或多个区段SECT0到SECTn中的SWD，可减小相位驱动所需要的存储器装置100上的布局面积。
如图4B所见，全局字线GR0信号由如上文所论述的MWD(例如，MWD 410)提供。PH0和PHF0相位信号可由本领域的技术人员已知的相位驱动器设定成适当状态，以使SWD 450处于有效状态、中间电压状态和预充电状态。举例来说，如图4B中所见，PH0相位信号可设定于具有Vccp的值的高状态，所述值可在3.0伏到3.5伏的范围中。在一些实施例中，Vccp的值可在3.2伏的范围中。在一些实施例中，高状态可为Vcc。PHF0相位信号可设定于具有例如Vnwl(或例如，Vss或另一低电压值)的值的低状态。在PH0处于高状态的情况下，将SWD 450选择为处于有效状态以接收且遵循全局字线GR0的值，且基于全局字线GR0的值可存取附接WL0的存储器单元以用于存储器操作(例如，读取、写入等)。如上文所论述，在一些实施例中，当从有效状态转变到预充电状态时MWD将全局字线GR设定到中间电压状态。举例来说，如图4B中所见，全局字线GR0可具有针对有效状态的Vccp的值和针对中间状态的Voff的值。在PHF0为低且PH0为高的情况下，SWD 450将设定局部字线WL0以遵循全局字线GR0上的电压，包含在从有效阶段(例如，Vccp、Vcc)到预充电状态(例如，Vnwl、Vss)的转变期间的中间电压阶段(例如，具有电压Voff)。在全局字线处于低状态，PHF1相位信号处于高状态，且PH1相位信号处于低状态的情况下，其它SWD 460、470、480可处于预充电状态(例如，Vnwl、Vss)。如图4B所见，晶体管周围的圆指示哪些晶体管接通以允许源电压在相应SWD中通过。
图5A说明对应于全局字线GR0和GR1的SWD阵列布置的另一示范性实施例。出于清楚起见，针对每一全局字线GR示出仅两组SWD。举例来说，SWD 510和520连接到全局字线GR0，且SWD 530和540连接到全局字线GR1。然而，多于两个SWD可连接到每一全局字线GR。SWD 510、520、530和540中的每一者分别输出局部字线WL0、WL1、WL2和WL3。如图5A所见，SWD510、520、530和540中的每一者的配置可为相同的。在一些实施例中，每一SWD可专门使用NMOS晶体管用于驱动局部字线WL。即SWD是仅NMOS的SWD。举例来说，SWD 510可包含充当上拉电路的NMOS晶体管512和充当下拉电路的NMOS晶体管514。晶体管512的漏极可连接到晶体管514的漏极。晶体管512、514的互连漏极耦合到局部字线WL0。晶体管512的源极可连接到对应全局字线GR0，且晶体管514的源极可连接到在-0.2伏到0伏的范围中的低电压源。举例来说，晶体管514的源极可为Vnwl，如图5A所示。在一些实施例中，低电压源可为Vss或某一其它低电压源。如图5A所示，SWD且因此用于存取适当存储器单元的字线WL的选择由对应于经解码行地址信号的PHn/PHFn信号决定，其中在图5A的示范性实施例中n为0或1。如上文所论述，每一组PHn/PHFn相位信号可连接到区段SECT0到SECTn中的预定数目区段中的SWD。
例如在例如SWD 510-540中使用的那些NMOS晶体管的时序控制可产生与NMOS晶体管的稳定性和可靠性有关的问题。举例来说，如果当存在高源极到漏极电压(Vsd)或漏极到源极电压(Vds)时切换NMOS晶体管，那么NMOS晶体管的稳定性和可靠性和可靠性可受影响。在本发明的示例性实施例中，控制SWD和/或到SWD的信号中的NMOS晶体管中的一或多个的时序操作以使得切换以最小或减少的Vds或Vsd量值发生。
图5B说明提供图5A的仅NMOS的SWD的操作的稳定性和可靠性的时序图。为简洁起见，仅示出SWD 510的时序，但本领域的技术人员理解，其它SWD的时序图将是相似的。全局字线GR0信号由如上文所论述的MWD(例如，MWD 410)提供。举例来说，全局字线GR0的值可处于Vccp(或另一高电压电平)、Voff(或另一中间电压电平)或Vnwl(或另一低电压电平)。在时间T0之前，PH0相位信号可设定于具有Vccp2的值的高状态，所述值可在3.8伏到4.7伏的范围中。在一些实施例中，Vccp2的值可在4.2伏到4.5伏的范围中，例如4.2伏或4.5伏。PHF0相位信号可设定于具有例如Vnwl(或例如，Vss或另一低电压值)的值的低状态。PH0和PHF0相位信号可由FX相位驱动器设定成其相应状态，见图6，下文论述。在PH0处于高状态的情况下，将SWD 510选择为处于有效状态以接收且遵循全局字线GR0的值，且基于全局字线GR0的值可存取附接WL0的存储器单元以用于存储器操作(例如，读取、写入等)。其它SWD 520、530、540可处于预充电状态。
参考图5A和5B提供SWD 510的操作。在时间T0，处理器116(和/或另一处理器)可控制到FX相位驱动器(例如，下文论述的FXD 600)的输入信号以将PH0相位信号设定为高状态(例如，Vccp2)且将PHF0设定为低状态(例如，Vnwl)。如图5B所见，当全局字线处于预充电状态时到高状态的PH0信号的设定发生以使得在时间PH0的Vds/Vsd处于最小量值，这改善SWD510的可靠性。在晶体管512由于PH0变为高状态而接通之后，在时间T1，处理器116(和/或另一处理器)可控制到MWD(例如，上文所论述的MWD 300、410-440)的输入信号以将全局字线GR0的值设定为有效或高状态。在一些实施例中，全局字线GR的值是Vccp，其可为例如3.2伏。在PHF0相位信号处于低状态的情况下，NMOS晶体管514断开且局部字线WL0与电压源Vnwl(或例如，Vss或另一低电压源)隔离。在PH0相位信号处于高状态的情况下，NMOS晶体管512将局部字线WL0上拉到全局字线GR0的值Vccp(或另一适当高状态值)。在一些实施例中，PH0相位信号的高状态值比全局字线GR0的有效状态值高至少NMOS晶体管512的阈值电压。举例来说，如果全局字线GR0的值是3.2伏且晶体管512的阈值是0.6伏，那么PH0相位信号可设定于3.8伏或更大的值。举例来说，PH0相位信号可设定于Vccp2的值，其可在3.8伏到4.7伏的范围中。在一些实施例中，Vccp2的值可在4.2伏到4.5伏的范围中，例如4.2伏或4.5伏。通过将PH0相位信号的值设定为处于或高于全局字线GR0的值加上晶体管512的阈值电压(例如，Vccp+Vt)，可将局部字线WL0的值上拉到GR0信号的完整电压。在一些实施例中，PH0电压值高于全局字线GR0的值加上晶体管512的阈值电压(例如，大于Vccp+Vt)。即，PH0的电压设定为高于为了确保局部字线WL0处于全局字线GR0的完整电压所需要的最小值。然而，高于所需最小值的电压(例如，大于Vccp+Vt)可意味着仅NMOS的SWD中的上拉晶体管是较不可靠的。
转而参看图5B，在时间T2，处理器116(和/或另一处理器)可控制到MWD(例如，MWD300、410-440，上文所论述)的输入信号以开始全局字线GR0信号从有效或高状态到预充电或备用状态的转变(时间T2可对应于图3B中的时间t1)。在一些实施例中，如果期望行锤击应力缓解，那么将全局字线GR0信号的值设定成如上文所论述的中间电压Voff。因为NMOS晶体管512此时仍接通，所以局部字线WL0信号的值将遵循全局字线GR0信号，且局部字线WL0信号将设定成中间电压Voff。在下降到预充电或备用状态之前，维持电压Voff达预定时间段T2到T3，其可对应于图3B中的时间段t1到t2。通过执行局部字线WL上的从有效或高状态到预充电或备用状态的“软着陆”，存储器排组MB上的邻近局部字线(例如，WL1到WL3)中的一或多个上的行锤击应力减轻。在一些实施例中，如果不需要行锤击应力缓解，那么在时间T2，处理器116(和/或另一处理器)可控制到MWD(例如，MWD 300、410-440，上文所论述)的输入信号以将全局字线GR0设定为具有值Vnwl(或例如，Vss或某一其它低电压值)的预充电状态(见点线)，且局部字线WL0将遵循全局字线GR0(见点线)。
在全局字线GR0已到达预充电状态之后，在时间T4，处理器116(和/或另一处理器)可控制到FX相位驱动器(例如，下文论述的FXD 600)的输入信号以将PH0相位信号设定为具有值Vnwl(或例如，Vss或某一其它低电压值)的低状态。此时，处理器116(和/或另一处理器)可控制到FX相位驱动器(例如，下文论述的FXD 600)的输入信号以将PHF0相位信号设定为具有值Vcc(例如，2.5伏)或Vccp(例如，3.2伏)的高状态。在一些实施例中，PHF0相位信号到高状态的设定可经延迟以使得PH0和PHF0相位信号两者处于低值，这意味着NMOS晶体管512和514两者断开且局部字线WL0与高和低电压源两者隔离。然而，应当限制在PH0设定成低状态之后将PHF0设定为高状态中的任何延迟，因为局部字线WL0将处于浮动值。在PHF0相位信号处于高状态的情况下，晶体管514接通且局部字线WL0的值经下拉到低电压源Vnwl(或例如，Vss或某一其它低电压源)的值。如图5B针对PH0和PHF0相位信号所示的示范性时序图通过确保NMOS晶体管以最小或减少的Vds/Vsd量值切换而改善了NMOS晶体管且因此仅NMOS的SWD的可靠性。
如上文所论述，在一些子字线驱动器(例如，见图4B)中，SWD中的每一者中包含PMOS晶体管。PMOS晶体管允许字线WL达到全局字线GR的完整高电压。举例来说，如果全局字线(例如，GR0、GR1、GR2或GR3)处于3.2伏，那么可通过PMOS晶体管将对应局部字线(例如，WL0、WL1、WL2或WL3)上拉完整3.2伏。然而，PMOS晶体管可需要存储器单元阵列从其形成的p阱中的n阱，进而造成用于SWD的布局面积较大。由于典型存储器装置中的大量全局字线，例如图5A中示出的仅NMOS的SWD通过避免对用于SWD中的每一者的n阱的需要而减少SWD所需要的空间量，这减少了SWD在半导体衬底上需要的面积。然而，通过变为仅NMOS的SWD，可以不实现局部字线(例如，WL0、WL1、WL2、WL3)处的完整电压，除非使将来自全局字线(例如，GR0、GR1、GR2、GR3)的电压耦合到相应局部字线(例如，WL0、WL1、WL2、WL3)所必要的栅极电压增加至少NMOS晶体管的阈值电压。举例来说，如上文所论述的图5A中的实施例，通过PH0相位信号施加Vccp2的栅极电压(例如，4.2伏、4.5伏)而不是常规电路中使用的Vccp的栅极电压(例如，3.2伏)。因此，施加于仅NMOS的SWD中的上拉NMOS晶体管的栅极的PHn相位信号的电压可处于比用于常规SWD中的上拉PMOS晶体管的电压(例如，Vcc、Vccp等)更高的电压(例如，Vccp2)。在一些实施例中，Vccp2可在3.8伏到4.7伏的范围中。在一些实施例中，Vccp2的值可在4.2伏到4.5伏的范围中，例如4.2伏或4.5伏。常规FX相位驱动器不能够提供此类高PH相位信号电压而不经历稳定性和可靠性问题。
在本发明的示范性实施例中，提供PHn和PHFn相位信号的FX相位驱动器经配置以可靠地提供范围从Vnwl到Vccp2(例如，-0.2伏到4.7伏)的信号电压。如图6所见，FX驱动器600接收经解码行地址信号RF0以及时序控制信号R1AC和R2ACF。处理器116(和/或另一处理器)可控制经解码行地址信号RF0和/或时序控制信号R1AC和R2ACF以操作FX相位驱动器600。用以生成用于FX驱动器的时序控制信号和经解码行地址信号的电路(未图示)是此项技术中已知的，且因此为简洁起见将不进一步论述。如图6所示，FXD 600包含用于生成PHF相位信号的相位电路610和用于生成与PHF相位信号大体上互补的PH相位信号的相位电路620。相位电路610包含上拉电路611和下拉电路613。在一些实施例中，上拉电路611可包含并联连接的晶体管612和晶体管618。在一些实施例中，下拉电路613可包含串联连接的晶体管614和晶体管616。可例如为PMOS晶体管的晶体管612可具有耦合到可例如为NMOS晶体管的晶体管614的漏极的漏极。晶体管612的源极耦合到电压源，例如Vccp(或例如，Vcc或另一高电压源)，且晶体管614的源极连接到可为NMOS晶体管的晶体管616的漏极。晶体管616的源极耦合到电压源，例如Vnwl(或例如，Vss或另一低电压源)。如图6所示，晶体管612和614的互连漏极耦合到PHF信号线。另外，可为例如PMOS晶体管的晶体管618与晶体管612并联连接。因此，晶体管618的源极可连接到与晶体管612相同的电压源，例如Vccp(或例如，Vcc或另一高电压源)，且晶体管618的漏极可连接到PHF信号线。
如图6所见，晶体管612和614的栅极接收经解码行地址信号RF0，且晶体管616和618的栅极接收时序控制信号R1AC。如果时序信号R1AC具有低值(例如，0伏)，那么晶体管616断开，这隔离电压源Vnwl(或例如，Vss或另一低电压源)与PHF信号线。另外，时序控制信号R1AC上的低值意味着PMOS晶体管618接通。在晶体管618接通的情况下，PHF信号线被上拉到源电压，所述源电压在此情况下可为Vccp(或例如，Vcc或另一高电压源)。如图5A所见且如上文所论述，在高的PHF信号的情况下，对应SWD不在作用中且SWD的字线具有低值，例如Vnwl(或例如，Vss或另一低电压源)。
PHF信号传输到用于生成PH相位信号的电路620，所述电路如上文所论述选择SWD进行激活。电路620包含上拉电路621和下拉电路623。上拉电路621可包含串联连接到晶体管624的晶体管622。下拉电路623可包含与并联连接的晶体管630和632串联连接的稳定电路625。稳定电路625可包含一或多个连续选通的晶体管。举例来说，如图6中所见，稳定电路625包含串联连接的两个连续选通的晶体管626和628。
可为PMOS晶体管的晶体管622可具有连接到可为PMOS晶体管的晶体管624的源极的漏极。晶体管622的源极可连接到例如Vccp2的电压源。在一些实施例中，如上文所论述，Vccp2的值可高于可为例如Vccp(或例如，Vcc或另一高电压源)的有效字线电压。晶体管624的漏极可连接到可为NMOS晶体管的晶体管626的漏极。如图6所见，晶体管624和626的互连漏极耦合到PH信号线。晶体管626的源极耦合到可为NMOS晶体管的晶体管628的漏极。晶体管628的源极可耦合到可为NMOS晶体管的晶体管630的漏极。晶体管630的源极耦合到电压源，例如Vnwl(或例如，Vss或另一低电压源)。另外，可为例如NMOS晶体管的晶体管632与晶体管630并联安置。因此，晶体管632的源极可连接到与晶体管630相同的电压源，例如Vnwl(或例如，Vss或另一低电压源)，且晶体管32的漏极可连接到晶体管628的源极。电路620还可包含接收来自电路610的PHF信号的电平移位器640。在一些实施例中，电平移位器640移位PHF信号的高电压电平。举例来说，如果来自电路610的PHF信号处于可为例如3.2伏的Vccp，那么电平移位器640输出例如Vccp2的较高值的栅极驱动信号642。
如图6所见，晶体管622和630的栅极接收时序控制信号R2ACF。当时序信号R2ACF为高时，晶体管622断开以隔离PH信号线与高电压源(例如，Vccp2)，且晶体管630接通以经由稳定电路625将PH信号线下拉到低电压源Vnwl(或例如，Vss或另一低电压源)的值。如上文所论述，稳定电路625可包含串联连接的两个连续选通的晶体管626和628。连续选通的晶体管626和628连接于PH信号线与晶体管630和632的漏极之间。因为晶体管626和628始终接通，所以当晶体管630或晶体管632接通时电压PH信号线被下拉到Vnwl(或例如，Vss或另一低电压源)。晶体管626的栅极可连接到可提供1.5伏到4.7伏的范围中的电压的高电压源(例如，Vccp2、Vccp、Vcc或另一高电压源)，且晶体管628的栅极连接到可提供1.5伏到4.7伏的范围中的电压的高电压源(例如，Vccp2、Vccp、Vcc或另一高电压源)。在一些实施例中，晶体管626的栅极连接到处于比晶体管628的栅极高的电压的电压源。举例来说，晶体管626的栅极可连接到Vccp2且晶体管628的栅极可连接到Vccp或Vcc。在一些实施例中，晶体管628的栅极连接到处于比晶体管626的栅极(例如，Vccp、Vcc)高的电压(例如，Vccp2)的电压源。在一些实施例中，晶体管626的栅极连接到处于与晶体管628的栅极相同的电压电平的电压源。NMOS晶体管626和628通过提供用于泄漏电流穿过晶体管630和/或晶体管632的电阻路径以当一个或这两个晶体管630和632断开时产生泄漏电流路径中的电压降而对FXD 600电路提供更多可靠性。
当时序信号R2ACF为低时，晶体管630断开以隔离PH信号线与低电压源Vnwl(或例如，Vss或另一低电压源)，且晶体管622接通以将高电压源(例如，Vccp2)连接到晶体管624。当时序信号R2ACF为低时PH信号线的值是基于由晶体管624和632的栅极接收的输出栅极驱动信号642。当PHF信号为高(例如，Vccp、Vcc等)时，晶体管624断开且晶体管632接通。在晶体管632接通的情况下，PH信号线的电压被拉动到低电压源Vnwl(或例如，Vss或另一低电压源)，因为晶体管626和628接通。当PHF信号为低(例如，处于Vnwl、Vss或另一低电压值)时，晶体管632断开且晶体管624接通。在R2ACF为低且晶体管622接通的情况下，PH信号线被上拉到高电压源(例如，Vccp2)。PH相位信号从FXD 600输出以激活适当的一或多个SWD的局部字线WL。表3提供用于FXD600的逻辑表(“--”指示所述输入信号的值H或L不影响输出值。
表3
Figure BDA0002399671340000211
在一些实施例中，表3中的行1A和1B可对应于图5B中在T0之前且在T4之后的时间周期。在这些时段期间，对应SWD(例如，SWD 510、520、530或540)处于预充电或备用状态。行2可对应于T0与T3之间的时间段。在此时间段期间，对应SWD(例如，SWD 510、520、530或540)处于有效/中间电压状态，并且如上文所论述，局部字线WL(例如，WL0、WL1、WL2或WL3)遵循相应全局字线GR(例如，GR0、GR1、GR2或GR3)上的电压。行3可对应于在出于任何原因而期望在PH0变为低状态之后将PHF0设定为高状态中的延迟的情况下PHF和PH信号两者为低的时间。
图7是说明用于管理SWD的操作的实例方法700的流程图。方法700可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法700由处理器116和/或在存储器装置100外部和/或内部的另外一或多个处理器执行。虽然以特定顺序或次序示出，但除非另外规定，否则可修改过程的次序。因此，所说明实施例应仅作为实例理解，且所说明过程可以不同次序进行，且一些过程可并行进行。另外，可在各种实施例中省略一或多个过程。因此，在每一实施例中并非需要全部过程。其它过程流也是可能的。
在框710处，处理装置(例如，处理器116和/或另一处理器)在存储器装置中生成第一相位信号和第二相位信号。在一些实施例中，如上文所论述，第一相位信号可为PH相位信号且第二相位信号可为由FX相位驱动器电路(例如，FXD 600)生成的PHF相位信号。在框720处，处理装置(例如，处理器116和/或另一处理器)通过在全局字线信号进入有效状态之前将第一相位信号设定于第一值而驱动存储器装置的局部字线以遵循全局字线信号。举例来说，局部字线可为由SWD生成的局部字线WL(例如，WL0到WLn)，且全局字线可为由MWD生成的全局字线GR(例如，GR0到GRn)。SWD中的晶体管(例如，SWD 510中的晶体管512)可经接通以使得局部字线WL(例如，WL0)遵循全局字线GR(例如，GR0)，如上文所论述。如图5B所见，在全局字线(例如，GR0)变为有效状态(例如，Vccp)之前PH相位信号(例如，PH0)被设定成高状态(例如，Vccp2)。
在框730处，处理装置(例如，处理器116和/或另一处理器)通过仅在全局字线信号已进入预充电状态之后将第一相位信号设定于第二值而隔离局部字线与全局字线信号。举例来说，局部字线可为由SWD生成的局部字线WL(例如，WL0到WLn)，且全局字线可为由MWD生成的全局字线GR(例如，GR0到GRn)。SWD中的晶体管(例如，SWD510中的晶体管512)可经断开以使得局部字线WL(例如，WL0)与全局字线GR(例如，GR0)隔离，如上文所论述。如图5B所见，仅在全局字线(例如，GR0)变为预充电状态(例如，Vnwl)之后PH相位信号(例如，PH0)被设定成低状态(例如，Vnwl)。
尽管已经参照所揭示实施例描述了本发明，但是本领域的技术人员应认识到，可以在不脱离本发明的情况下对形式和细节作出改变。举例来说，虽然已相对于NMOS晶体管是SWD中使用的仅有晶体管来阐释示范性实施例，但应理解，在其它实施例中，PMOS晶体管可取代NMOS实施例且反之亦然，在此情况下可在n型衬底而不是p型衬底中制造存储器单元阵列和SWD。此类修改完全在所属领域的技术人员的技术范围内。因此，本发明不受除所附权利要求书之外的限制。
本技术的实施例的以上详细描述并不意图是详尽的或将本技术限制于上文所揭示的确切形式。如相关领域的技术人员将认识到，尽管上文出于说明性目的描述了本技术的特定实施例和实例，但是可在所属领域的技术人员的技术范围内进行各种等效的修改。举例来说，尽管步骤以给定次序呈现，但替代性实施例可以不同次序执行步骤。还可以组合本文中描述的各种实施例以提供另外的实施例。
根据上述内容，应了解，本文中已出于说明性目的描述本技术的特定实施例，但尚未展示或详细描述众所周知的结构和功能以避免不必要地模糊本技术的实施例的描述。在上下文准许的情况下，单数或复数术语还可分别包含复数或单数术语。此外，除非词语“或”明确地限制成仅意指对参看两个或更多个项目的列表的其它项目排他的单个项目，否则此列表中的“或”的使用可以理解为包含：(a)列表中的任何单个项目、(b)列表中的所有项目或(c)列表中的项目的任何组合。此外，术语“包括”、“包含”、“具有”和“带有”贯穿全文用以意指至少包含一或多个所叙述特征，使得不排除任何更大数目个相同特征和/或额外类型的其它特征。
处理装置(例如，处理器116和/或另一处理器/控制器)表示一或多个通用处理装置，例如微处理器、中央处理单元或类似物。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置(例如，控制器190、控制器140和/或另一控制器)也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器或类似物。处理装置(例如，控制器190、控制器140和/或另一控制器)经配置以执行用于执行本文所论述的操作和步骤的指令。
机器可读存储媒体(也被称为计算机可读媒体)，其上存储实施本文所描述的方法或功能中的任何一或多者的一或多个指令集或软件。机器可读存储媒体可为例如存储器装置100或另一存储器装置。术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本发明的方法中的任何一种或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体以及磁性媒体。
已关于计算机存储器内的数据位的操作的算法和符号表示而呈现先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给本领域的其它技术人员的方式。算法在这里并且通常被认为是导致期望的结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已经证明将这些信号称为位、值、元件、符号、字符、术语、数目或类似物是方便的。
然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅仅是应用于这些量的方便标签。本发明可以指操控和变换计算机系统的寄存器和存储器内的表示为物理(电子)数量的数据为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本发明还涉及用于执行本文中的操作的设备。此设备可出于既定用途而具体构造，或者其可包括由存储于计算机中的计算机程序选择性激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。
本文中呈现的算法和显示在本质上并不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。此外，并不参考任何特定编程语言来描述本发明。应了解，可使用各种编程语言来实施本文中所描述的本发明的教示。
本发明可提供为计算机程序产品或软件，其可包含在其上存储有可用于编程计算机系统(或其它电子装置)以进行根据本发明的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
还应了解，在不脱离本发明的情况下可做出各种修改。举例来说，所属领域的技术人员将理解，本技术的各种组件可进一步划分成子组件，或本技术的各种组件和功能可组合和集成。此外，在具体实施例的上下文中描述的技术的某些方面还可在其它实施例中组合或去除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可以显示此类优点，且并非所有的实施例都要显示此类优点以落入本技术的范围内。因此，本发明及相关联的技术可涵盖未明确地展示或描述的其它实施例。

Claims (20)

1.一种用于存储器装置的主字线电路，其包括：
RF驱动器电路，其经配置以提供第一行因子信号和第二行因子信号；
主字线驱动器电路，其包含
上拉电路，其经配置以接收所述第一行因子信号和第一经解码地址信号，所述上拉电路进一步经配置以当所述第一行因子信号处于第一值时驱动全局字线以遵循所述第一经解码地址信号且当所述第一行因子信号处于第二值时隔离所述第一经解码地址信号与所述全局字线信号，以及
中间电压电路，其经配置以接收所述第一经解码地址信号以及所述第一和第二行因子信号，所述中间电路进一步经配置以驱动所述全局字线以遵循所述第二行因子信号的值；以及
处理装置，其以操作方式耦合到所述RF驱动器电路，所述处理装置经配置以
通过当所述第一经解码地址信号处于高状态时将所述第一行因子信号设定为所述第一值而将所述全局字线驱动到有效状态，以及
通过当所述第一经解码地址信号处于所述高状态时将所述第一行因子信号设定为所述第二值而驱动所述全局字线以遵循所述第二行因子信号的值，
其中所述第二行因子信号的所述值处于低于所述有效状态的电压电平且高于预充电状态的电压电平的中间电压电平。
2.根据权利要求1所述的主字线电路，其进一步包括：
下拉电路，其经配置以接收所述第二经解码地址信号和低电压信号，所述下拉电路进一步经配置以在所述第二经解码地址信号处于第三值的情况下将所述全局字线驱动到所述低电压信号的值，
其中所述处理装置进一步经配置以通过将所述第二经解码地址信号设定为所述第三值且将所述第一行因子信号设定于所述第二值而将所述全局字线驱动到所述预充电状态。
3.根据权利要求1所述的主字线电路，其中所述RF驱动器电路接收时序信号，且
其中所述RF驱动器电路经配置以使得所述第一行因子信号基于所述时序信号的第一状态而经设定为所述第一值且基于所述时序信号的第二状态而经设定为所述第二值，所述第二状态与所述第一状态相反。
4.根据权利要求2所述的主字线电路，其中所述RF驱动器电路接收第一时序信号和第二时序信号，
其中所述RF驱动器电路经配置以使得当所述第一时序信号处于第一状态且所述第二时序信号处于与所述第一状态相反的第二状态时所述第二行因子信号具有所述中间电压电平。
5.根据权利要求1所述的主字线电路，其中所述中间电压电平在0.25伏到0.75伏的范围内。
6.根据权利要求1所述的主字线电路，其中所述中间电压电平是0.5伏。
7.根据权利要求2所述的主字线电路，其中所述上拉电路包含PMOS晶体管，所述PMOS晶体管具有连接到所述第一行因子信号的栅极、连接到所述第一经解码地址信号的源极和连接到所述全局字线的漏极，
其中所述中间电压电路包含第一NMOS晶体管，所述第一NMOS晶体管具有串联连接到第二NMOS晶体管的漏极的源极，所述第一NMOS晶体管的栅极连接到所述第一经解码地址信号且所述第二NMOS晶体管的栅极连接到所述第一行因子信号，所述第二NMOS晶体管的源极连接到所述第二行因子信号且所述第一NMOS晶体管的漏极连接到所述全局字线，且
其中所述下拉晶体管包含第三NMOS晶体管，所述第三NMOS晶体管具有连接到所述第二经解码地址信号的栅极、连接到所述低电压信号的源极和连接到所述全局字线的漏极。
8.一种方法，其包括：
在存储器装置中生成第一行因子信号和第二行因子信号；
通过当第一经解码地址信号处于高状态时将所述第一行因子信号设定为第一值而将所述存储器装置的全局字线驱动到有效状态，以及
通过当所述第一经解码地址信号处于所述高状态时将所述第一行因子信号设定为第二值而驱动所述全局字线以遵循所述第二行因子信号的值，
其中所述第二行因子信号的所述值处于低于所述有效状态的电压电平且高于预充电状态的电压电平的中间电压电平。
9.根据权利要求8所述的方法，其进一步包括：
通过将所述第二经解码地址信号设定为所述第三值以将所述全局字线驱动到低电压源的值且通过将所述第一行因子设定于所述第二值而将所述全局字线驱动到所述预充电状态。
10.根据权利要求8所述的方法，其进一步包括：
基于所述存储器装置的驱动器电路的时序信号的第一状态将所述第一行因子信号设定为所述第一值；以及
基于所述时序信号的第二状态将所述第一行因子信号设定为所述第二值，所述第二状态与所述第一状态相反。
11.根据权利要求9所述的方法，其进一步包括：
当所述存储器装置中的驱动器电路的第一时序信号处于第一状态且所述驱动器电路的第二时序信号处于与所述第一状态相反的第二状态时将所述第二行因子信号设定为所述中间电压电平。
12.根据权利要求8所述的方法，其中所述中间电压电平在0.25伏到0.75伏的范围内。
13.根据权利要求12所述的方法，其中所述中间电压电平是0.5伏。
14.根据权利要求8所述的方法，其中所述预充电状态的所述电压电平是-0.2伏。
15.一种包括指令的非暂时性计算机可读存储媒体，所述指令在由处理装置执行时致使所述处理装置：
在存储器装置中生成第一行因子信号和第二行因子信号；
通过当第一经解码地址信号处于高状态时将所述第一行因子信号设定为第一值而将所述存储器装置的全局字线驱动到有效状态，以及
通过当所述第一经解码地址信号处于所述高状态时将所述第一行因子信号设定为第二值而驱动所述全局字线以遵循所述第二行因子信号的值，
其中所述第二行因子信号的所述值处于低于所述有效状态的电压电平且高于预充电状态的电压电平的中间电压电平。
16.根据权利要求15所述的非暂时性计算机可读存储媒体，其进一步致使所述处理装置：
通过将所述第二经解码地址信号设定为所述第三值以将所述全局字线驱动到低电压源的值且通过将所述第一行因子设定于所述第二值而将所述全局字线驱动到所述预充电状态。
17.根据权利要求15所述的非暂时性计算机可读存储媒体，其进一步致使所述处理装置：
基于所述存储器装置的驱动器电路的时序信号的第一状态将所述第一行因子信号设定为所述第一值；以及
基于所述时序信号的第二状态将所述第一行因子信号设定为所述第二值，所述第二状态与所述第一状态相反。
18.根据权利要求16所述的非暂时性计算机可读存储媒体，其进一步致使所述处理装置：
当所述存储器装置中的驱动器电路的第一时序信号处于第一状态且所述驱动器电路的第二时序信号处于与所述第一状态相反的第二状态时将所述第二行因子信号设定为所述中间电压电平。
19.根据权利要求15所述的非暂时性计算机可读存储媒体，其中所述中间电压电平在0.25伏到0.75伏的范围内。
20.根据权利要求19所述的非暂时性计算机可读存储媒体，其中所述中间电压电平是0.5伏。
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