KR100334573B1 - 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치 - Google Patents
계층적인 워드 라인 구조를 갖는 반도체 메모리 장치 Download PDFInfo
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Abstract
여기에 개시되는 반도체 메모리 장치는 계층적인 워드 라인 구조 (또는, 분할된 워드 라인 구조)를 갖는다. 본 발명의 반도체 메모리 장치에 있어서, 임의의 서브-워드 라인 인에이블 신호가 제공되는 메모리 블록들 내의 서브-워드 라인 구동 유니트들의 수가 다른 서브-워드 라인 인에이블 신호가 제공되는 메모리 블록들 내의 서브-워드 라인 구동 유니트들의 수와 일치하도록 서브-워드 라인 인에이블 신호들이 배열된다. 이러한 서브-워드 라인 인에이블 신호 배열에 따르면, 각 서브-워드 라인 인에이블 신호가 부스팅 전압의 하이 레벨을 가질 때 생기는 전력 소모가 어디에도 편중되지 않는다.
Description
본 발명은 반도체 집적 회로들에 관한 것으로서, 구체적으로는 분할된 워드 라인 구조 (divided word line structure) (또는, '계층적인 워드 라인 구조'라 불림)를 갖는 랜덤 액세스 메모리 장치에 관한 것이다.
일반적으로, 워드 라인들을 제어하기 위해서 반도체 메모리 장치 내에는 행 디코더가 사용된다. 메모리 장치의 고집적화 결과로서 레이아웃 공간이 좁아지기 때문에, 하나의 행 디코더를 하나의 워드 라인에 대응하도록 레이아웃하는 것은 어렵다. 이런 이유 때문에, 복수의 계층 워드 라인 구동 회로들이 행 디코더의 일 출력을 공유하며 서브 행 디코더들 (또는 PXi 발생기들)에 의해서 서로 구분되는 계층적인 워드 라인 구조 (hierarchical word line structure)가 최근에 사용되어 왔다.
계층적인 워드 라인 구조를 보여주는 예들이 USP No. 5,764,585에 'SEMICONDUCTOR MEMORY DEVICE HAVING MAIN WORD LINES AND SUB WORD LINES'라는 제목으로, USP No. 5,875,149에 'WORD LINE DRIVER FOR SEMICONDUCTOR MEMORIES'라는 제목으로, USP No. 5,862,098에 'WORD LINE DRIVER CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE'라는 제목으로, USP No. 5,933,388에 'SUB ROW DECODER CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE'라는 제목으로, 그리고 USP No. 5,943,289에 'HIERARCHICAL WORD LINE STRUCTURE'라는 제목으로 각각 게재되어 있으며, 레퍼런스로 포함한다.
도 1은 일반적인 반도체 메모리 장치의 칩 레이 아웃을 개략적으로 보여준다. 도 1에 있어서, 반도체 메모리 장치는 반도체 칩 (1)에 형성되며, 4개의 메모리 블록들 (또는 어레이 블록들) (MB1, MB2, MB3, MB4)을 포함한다. 메모리 블록들 (MB1, MB2, MB3, MB4) 각각은 복수 개의 메모리 셀들을 포함한다. 정상적인 동작 동안에, 예를 들면, ×4 비트 구조의 경우, 메모리 블록들 (MB1, MB2, MB3, MB4) 각각에서 1-비트 메모리 셀이 선택되며 상기 선택된 메모리 셀에/로부터 데이터가 쓰여진다/읽혀진다. 반도체 칩 (1)의 중앙 부분에는 (메모리 블록들 (MB1, MB3) 그리고 메모리 블록들 (MB2, MB4) 사이에 위치한 영역), 프리 디코더들, 입력 버퍼들, 출력 버퍼들, 등이 제공되는 주변 회로 (peripheral circuitry)가 배열되어 있다.
상기 메모리 블록들 (MB1, MB2, MB3, MB4) 각각은 하나 또는 그 보다 많은 서브-어레이 블록들을 포함하며, 각 서브-어레이 블록은 행들과 열들로 배열된 메모리 셀들, 상기 행들을 따라 배열된 서브 워드 라인들, 그리고 상기 열들을 따라 배열된 비트 라인들을 구비한다. 메모리 블록들 (MB1, MB2, MB3, MB4) 각각에 제공되는 서브-어레이 블록들 중 하나를 보여주는 블록도가 도 2에 도시되어 있다. 도 2에 있어서, 서브-어레이 블록에는 3개의 서브-워드 라인 구동 유니트들 (SWD) (10, 12, 14)과 2개의 서브-어레이들 (16, 18)이 제공된다. 서브-어레이 (16)는 서브-워드 라인 구동 유니트들 (10, 12) 사이에 배열되고, 서브-어레이 (18)는 서브-워드 라인 구동 유니트들 (12, 14) 사이에 배열된다.
각 서브-어레이 (16)에는 하나의 메인 워드 라인 (MWL0)에 대응하는 4개의 서브-워드 라인들 (SWL0, SWL1, SWL2, SWL3)만이 도시되어 있다. 서브-어레이 (16)의 서브-워드 라인들 (SWL0, SWL2)은 서브-워드 라인 구동 유니트 (12)에 연결되고, 서브-워드 라인들 (SWL1, SWL3)은 서브-워드 라인 구동 유니트 (10)에 연결된다. 마찬가지로, 서브-어레이 (18)의 서브-워드 라인들 (SWL0, SWL2)은 서브-워드 라인 구동 유니트 (12)에 연결되고, 서브-워드 라인들 (SWL1, SWL3)은 서브-워드 라인 구동 유니트 (14)에 연결된다. 상기 서브-워드 라인 구동 유니트들 (10, 12, 14)에는 대응하는 서브-워드 라인들에 각각 연결된 서브-워드 라인 구동기들 (20)이 제공된다. 상기 서브-워드 라인 구동기들 (20)은 하나의 메인 워드 라인 (MWL0)에 공통으로 연결된다. 서브-워드 라인 구동기의 예들이 앞서 언급된 레퍼런스들에 게재되어 있다.
계속해서 도 2를 참조하면, 서브-워드 라인 구동 유니트 (10)에 제공되는 2개의 서브-워드 라인 구동기들 (20) 중 하나에는 구동기 (22a)를 통해 서브-워드 라인 인에이블 신호 (또는, '서브-워드 라인 부팅 신호'라 칭함) (PX0)가 인가되고, 다른 하나에는 구동기 (22b)를 통해 서브-워드 라인 인에이블 신호 (PX2)가 인가된다. 서브-워드 라인 구동 유니트 (12)에 제공되는 2개의 서브-워드 라인 구동기들 (20) 중 하나에는 구동기 (22a)를 통해 서브-워드 라인 인에이블 신호 (PX1)가 인가되고, 다른 하나에는 구동기 (22b)를 통해 서브-워드 라인 인에이블 신호 (PX3)가 인가된다. 그리고 서브-워드 라인 구동 유니트 (14)에 제공되는 2개의 서브-워드 라인 구동기들 (20) 중 하나에는 구동기 (22a)를 통해 서브-워드 라인 인에이블 신호 (PX0)가 인가되고, 다른 하나에는 구동기 (22b)를 통해 서브-워드 라인 인에이블 신호 (PX2)가 인가된다.
상기 서브-워드 라인 인에이블 신호들 (PX0, PX1, PX2, PX3)은 앞서 설명된 서브 행 디코더들 (PXi 발생기들, 미도시됨)에 의해서 생성되며, 전원 전압보다 높은 부스팅 전압 (Vpp)의 하이 레벨을 갖는다. 잘 알려진 바와 같이, 정상적인 동작 동안 상기 서브-워드 라인 인에이블 신호들 (PXi) 중 하나의 신호만이 하이 레벨을 갖는다. 도면에 도시된 바와 같이, 구동기들 (22a, 22b)이 배열되는 영역들 ('conjuntion region'이라 불림) (24) 사이에는 감지 증폭기들이 제공되며, 대응한느 서브-어레이 (16, 18)에 배열된 비트 라인들이 연결되어 있다. 상기 감지 증폭기들은 인접한 서브-어레이 (미도시됨)에 의해서 공유됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 각 메모리 블록 (MB1, MB2, MB3, MB4)에 제공되는 다른 서브-어레이 블록들은 도 2에 도시된 것과 동일하게 구성된다.
서브-워드 라인 구동 유니트들 (10, 12) 사이에 배열된 서브-어레이 (16)의, 점선으로 표시된, 메모리 셀 (MC)을 선택하기 위해서는, 메인 워드 라인 (MWL0)이 선택되고, 서브-워드 라인 인에이블 신호 (PX2)이 부스팅 전압의 하이 레벨을 갖는다. 이때, 나머지 신호들 (PX0, PX1, PX3)은 접지 전압의 로우 레벨을 갖는다. 메인 워드 라인 (MWL0)에 관련된 다른 메모리 셀들 역시 앞서 설명된 것과 동일한 방법으로 선택될 수 있다.
하지만, 앞서 설명된 바와 같은 서브-워드 라인 인에이블 신호들 (PXi, i=0∼3)의 배열에 따르면, 서브-워드 라인 인에이블 신호 (PXi)가 선택될 때 소모되는전력 (특히, 부스팅 전압, Vpp)은 서로 다르며 (이는 전력 소모가 어느 신호에 편중됨을 의미한다), 이는 회로 동작 (노이즈, 동작 속도, 신호 스큐, 등)에 영향을 미친다. 좀 더 구체적으로 설명하면, 다음과 같다. 도 2에서 알 수 있듯이, 서브-워드 라인 인에이블 신호 (PX0 또는 PX2)은 대응하는 구동기들을 통해 2개의 서브-워드 라인 구동 유니트들 (10, 14)에 제공되고, 서브-워드 라인 인에이블 신호 (PX1 또는 PX3)은 대응하는 구동기들을 통해 단지 하나의 서브-워드 라인 구동 유니트 (12)에 제공된다. 즉, 서브-워드 라인 인에이블 신호 (PX0 또는 PX2)를 전달하는 신호 라인의 로딩 (특히, 대응하는 서브-워드 라인 구동 유니트와 연결되는 부분의 커패시턴스 성분)이 서브-워드 라인 인에이블 신호 (PX1 또는 PX3)를 전달하는 신호 라인의 로딩보다 크다. 그러므로, 4개의 메모리 블록들 (MB1, MB2, MB3, MB4)에 관련하여, 서브-워드 라인 인에이블 신호 (PX0 또는 PX2)가 선택될 때 생기는 전력 소모가 서브-워드 라인 인에이블 신호 (PX1 또는 PX3)가 선택될 때 생기는 전력 소모보다 크다 (도 6 참조). 결과적으로, 전력 소모의 편중으로 인해 신호 스큐, 노이즈 불균형, 등이 유발될 수 있다.
본 발명의 목적은 서브-워드 라인 인에이블 신호들 각각이 선택될 때 생기는 전력 소모를 균등하게 유지할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 일반적인 반도체 메모리 장치의 칩 레이 아웃을 개략적으로 보여주는 도면;
도 2는 도 1의 메모리 블록들 각각에 제공되는 서브-어레이 블록들 중 하나를 보여주는 블록도;
도 3은 본 발명의 바람직한 제 1 실시예에 따른 서브-워드 라인 인에이블 신호들의 배열을 개략적으로 보여주는 블록도;
도 4는 본 발명의 바람직한 제 2 실시예에 따른 서브-워드 라인 인에이블 신호들의 배열을 개략적으로 보여주는 블록도;
도 5는 본 발명의 바람직한 제 3 실시예에 따른 서브-워드 라인 인에이블 신호들의 배열을 개략적으로 보여주는 블록도; 그리고
도 6은 종래 기술과 본 발명에 따른 전력 소모를 비교하기 위한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
1, 100 : 반도체 칩 MB1-MB4 : 메모리 블록
10, 12, 14 : 서브-워드 라인 구동 유니트
16, 18 : 서브-어레이 120 : 서브-어레이 블록
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 계층적인 워드 라인 구조를 가지며, 복수 개의 서브-어레이 블록들을 포함한다. 상기 서브-어레이 블록들 각각은 복수 개의 서브-어레이들과, 상기 서브-어레이들을 통해 배열된 복수 개의 메인 워드 라인들과, 상기 메인 워드 라인들 각각에 대응하도록 각 서브-어레이 내에 배열된 복수 개의 서브-워드 라인들과, 복수 개의 서브-워드 라인 구동 유니트들을 갖는 구동 수단을 포함한다. 그리고, 상기 각 서브-워드 라인 구동 유니트는 서브-워드 라인 인에이블 신호들에 응답하여 선택된 메인 워드 라인에 대응하는 각 서브-어레이 내의 서브-워드 라인들 중 하나를 구동한다. 상기 각 서브-워드 라인 인에이블 신호가 활성화될 때 생기는 파워 소모가 편중되지 않도록 상기 서브-워드 라인 인에이블 신호들이 상기 각 서브-어레이 블록의 서브-워드 라인 구동 유니트들에 불규칙하게 배열된다.
이 실시예에 있어서, 상기 서브-워드 라인 인에이블 신호들 각각은 활성화될 때, 전원 전압보다 높은, 부스팅 전압 레벨을 갖는다.
이 실시예에 있어서, 상기 복수 개의 서브-워드 라인 구동 유니트들은 제 1, 제 2, 제 3 서브-워드 라인 구동 유니트들을 포함하고; 상기 각 서브-어레이 블록 내의 상기 복수 개의 서브-어레이들은 상기 제 1 및 제 2 서브-워드 라인 구동 유니트들 사이에 배열된 제 1 서브-어레이와, 상기 제 2 및 제 3 서브-워드 라인 구동 유니트들 사이에 배열된 제 2 서브-어레이를 포함한다.
이 실시예에 있어서, 상기 서브-워드 라인 인에이블 신호들은 제 1, 제 2, 제 3 그리고 제 4 서브-워드 라인 인에이블 신호들을 포함하고, 제 1 그룹의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며; 제 2 그룹의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공된다.
이 실시예에 있어서, 상기 복수 개의 서브-어레이 블록들은 제 1 및 제 2 메모리 블록들로 분리되며, 상기 제 1 메모리 블록의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며; 상기 제 2 메모리 블록의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공된다.
이 실시예에 있어서, 상기 복수 개의 서브-어레이 블록들은 제 1, 제 2, 제 3 그리고 제 4 메모리 블록들로 분리되며, 상기 제 1 및 제 2 메모리 블록들은 상기 반도체 메모리 장치 중앙 영역 위쪽에 배열되고 상기 제 3 및 제 4 메모리 블록들은 상기 반도체 메모리 장치 중앙 영역 아래쪽에 배열되며; 상기 제 1 및 제 2 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되고; 상기 제 3 및 제 4 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공된다.
이 실시예에 있어서, 상기 제 1 및 제 3 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며; 상기 제 2 및 제 4 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공된다.
이러한 장치에 의하면, 동일한 수의 서브-워드 라인 구동 유니트들에 제공되도록 서브-워드 라인 인에이블 신호들을 배열할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들이 참조도면들에 의거하여 상세히 설명된다.
본 발명의 반도체 메모리 장치에 적용된 서브-워드 라인 인에이블 신호들 (PXi)의 배열에 따르면, 임의의 서브-워드 라인 인에이블 신호 (예를 들면, PX0 또는 PX2)가 제공되는 메모리 블록들 내의 서브-워드 라인 구동 유니트들 (SWD)의 수는 다른 서브-워드 라인 인에이블 신호 (예를 들면, PX1 또는 PX3)가 제공되는 메모리 블록들 내의 서브-워드 라인 구동 유니트들 (SWD)의 수와 일치한다. 이는 각 서브-워드 라인 인에이블 신호 (PXi, i=0∼3)가 부스팅 전압 (Vpp)의 하이 레벨을 가질 때 (예를 들면, 정상적인 읽기/쓰기 동작 동안) 생기는 전력 소모가 어디에도 편중되지 않음을 의미한다. 그러므로, 전력 소모의 편중으로 인해 생기는 신호 스큐, 노이즈 불균형, 신호 레이스의 최적화 어려움, 등의 문제점들을 방지할 수 있다.
제 1 실시예
도 3은 본 발명의 바람직한 제 1 실시예에 따른 서브-워드 라인 인에이블 신호들의 배열을 개략적으로 보여주는 블록도이다. 도 3에서, 반도체 메모리 장치는 반도체 칩 (100)에 형성되며, 4개의 메모리 블록들 (MB1, MB2, MB3, MB4)을 포함한다. 각 메모리 블록 (MB1, MB2, MB3, MB4)은 복수 개의 서브-어레이 블록들 (120)로 구분되며, 각 서브 어레이 블록 (120)은 3개의 서브-워드 라인 구동 유니트들 (SWD, 10, 12, 14)과 인접한 2개의 서브-워드 라인 구동 유니트들 (10, 12) 그리고 (12, 14) 사이에 각각 배열된 2개의 서브-어레이들로 구성된다. 상기 메모리 블록들 (MB1, MB2, MB3, MB4)의 서브-어레이 블록들 (120)은 도 2에 도시된 것과 동일하게 구성되며, 그것의 설명은 그러므로 생략된다. 이하, 상기 메모리 블록들 (MB1, MB2, MB3, MB4)을 제 1, 제 2, 제 3 그리고 제 4 메모리 블록들이라 칭한다.
주변 회로 (반도체 칩 (100)의 중앙 영역)의 위쪽에 배열된 제 1 및 제 3 메모리 블록들 (MB1, MB3)을 구성하는 서브-어레이 블록들 (120)과 아래쪽에 배열된 제 2 및 제 4 메모리 블록들 (MB2, MB4)을 구성하는 서브-어레이 블록들 (120)에는 서브-워드 라인 인에이블 신호들 (PXi)이 서로 다르게 배열되어 있다 (또는, 도 2와 비교하여 볼 때 불규칙하게 배열되어 있다). 구체적으로는, 제 1 및 제 3 메모리 블록들 (MB1, MB3)의 서브-워드 라인 구동 유니트들 (10, 14)에는 서브-워드 라인 인에이블 신호들 (PX0 및 PX2)이 인가되고, 서브-워드 라인 구동 유니트들 (14)에는 서브-워드 라인 인에이블 신호들 (PX1 및 PX3)이 인가된다. 반면에, 제 2 및 제 4 메모리 블록들 (MB2, MB4)의 서브-워드 라인 구동 유니트들 (10, 14)에는 서브-워드 라인 인에이블 신호들 (PX1 및 PX3)이 인가되고, 서브-워드 라인 구동 유니트들 (14)에는 서브-워드 라인 인에이블 신호들 (PX0 및 PX2)이 인가된다.
앞서 언급된 바와 같은 PXi 배열에 따르면, 서브-워드 라인 인에이블 신호들 (PXi) 각각이 동일한 수의 서브-워드 라인 구동 유니트들에 제공되도록 배열된다. 예컨대, 각 메모리 블록 (MB1, MB2, MB3, MB4)에서 하나의 서브-어레이 블록이 선택된다고 가정하자. 이러한 가정하에서, 부스팅 레벨의 하이 레벨을 갖는 서브-워드 라인 인에이블 신호 (PX0 또는 PX2)는, 도 3에서 알 수 있듯이, 6개의 서브-워드 라인 구동 유니트들로 인가된다. 마찬가지로, 부스팅 레벨의 하이 레벨을 갖는 서브-워드 라인 인에이블 신호 (PX1 또는 PX3)는, 도 3에서 알 수 있듯이, 6개의 서브-워드 라인 구동 유니트들로 인가된다. 결과적으로, 서브-워드 라인 인에이블 신호들 각각이 하이 레벨이 될 때 생기는 전력 소모는 동일하다 (전력 소모가 어느 것에도 편중되지 않는다, 도 6의 점선 B 참조). 그러므로, 전력 소모의 편중성으로인해 야기되는 문제점들 (신호 스큐, 노이즈 불균형, 등)을 방지할 수 있다.
제 2 실시예
도 4 는 본 발명의 바람직한 제 2 실시예에 따른 서브-워드 라인 인에이블 신호들의 배열을 개략적으로 보여주는 블록도이다. 도 4에서, 반도체 메모리 장치는 반도체 칩 (100)에 형성되며, 4개의 메모리 블록들 (MB1, MB2, MB3, MB4)을 포함한다. 각 메모리 블록 (MB1, MB2, MB3, MB4)은 복수 개의 서브-어레이 블록들 (120)로 구분되며, 각 서브 어레이 블록 (120)은 3개의 서브-워드 라인 구동 유니트들 (SWD, 10, 12, 14)과 인접한 2개의 서브-워드 라인 구동 유니트들 (10, 12) 그리고 (12, 14) 사이에 각각 배열된 2개의 서브-어레이들로 구성된다. 상기 메모리 블록들 (MB1, MB2, MB3, MB4)의 서브-어레이 블록들 (120)은 도 2에 도시된 것과 동일하게 구성되며, 그것의 설명은 그러므로 생략된다. 이하, 상기 메모리 블록들 (MB1, MB2, MB3, MB4)을 제 1, 제 2, 제 3 그리고 제 4 메모리 블록들이라 칭한다.
도 4를 참조하면, 제 1 및 제 2 메모리 블록들 (MB1, MB3)을 구성하는 서브-어레이 블록들 (120)과 제 3 및 제 4 메모리 블록들 (MB2, MB4)을 구성하는 서브-어레이 블록들 (120)에는 서브-워드 라인 인에이블 신호들 (PXi)이 서로 다르게 배열되어 있다. 즉, 도 2의 PXi 배열은 규칙적인 반면에, 제 2 실시예의 PXi 배열은 불규칙한다. 구체적으로는, 제 1 및 제 2 메모리 블록들 (MB1, MB2)의 서브-워드 라인 구동 유니트들 (10, 14)에는 서브-워드 라인 인에이블 신호들 (PX0 및 PX2)이 인가되고, 서브-워드 라인 구동 유니트들 (14)에는 서브-워드 라인 인에이블 신호들 (PX1 및 PX3)이 인가된다. 반면에, 제 3 및 제 4 메모리 블록들 (MB3, MB4)의 서브-워드 라인 구동 유니트들 (10, 14)에는 서브-워드 라인 인에이블 신호들 (PX1 및 PX3)이 인가되고, 서브-워드 라인 구동 유니트들 (14)에는 서브-워드 라인 인에이블 신호들 (PX0 및 PX2)이 인가된다.
이러한 PXi 배열에 따르면, 서브-워드 라인 인에이블 신호들 (PXi) 각각이 동일한 수의 서브-워드 라인 구동 유니트들에 제공되도록 배열된다. 예컨대, 각 메모리 블록 (MB1, MB2, MB3, MB4)에서 하나의 서브-어레이 블록이 선택된다고 가정하자. 이러한 가정하에서, 부스팅 레벨의 하이 레벨을 갖는 서브-워드 라인 인에이블 신호 (PX0 또는 PX2)는, 도 4에서 알 수 있듯이, 6개의 서브-워드 라인 구동 유니트들로 인가된다. 마찬가지로, 부스팅 레벨의 하이 레벨을 갖는 서브-워드 라인 인에이블 신호 (PX1 또는 PX3)는, 도 4에서 알 수 있듯이, 6개의 서브-워드 라인 구동 유니트들로 인가된다. 결과적으로, 서브-워드 라인 인에이블 신호들 각각이 하이 레벨이 될 때 생기는 전력 소모는 동일하다 (전력 소모가 어느 것에도 편중되지 않는다). 그러므로, 전력 소모의 편중성으로 인해 야기되는 문제점들 (신호 스큐, 노이즈 불균형, 등)을 방지할 수 있다.
제 3 실시예
도 5는 본 발명의 바람직한 제 3 실시예에 따른 서브-워드 라인 인에이블 신호의 배열을 개략적으로 보여주는 블록도이다. 도 5에서, 반도체 메모리 장치는 반도체 칩 (100)에 형성되며, 4개의 메모리 블록들 (MB1, MB2, MB3, MB4)을 포함한다. 각 메모리 블록 (MB1, MB2, MB3, MB4)은 복수 개의 서브-어레이 블록들 (120)로 구분되며, 각 서브 어레이 블록 (120)은 3개의 서브-워드 라인 구동 유니트들 (SWD, 10, 12, 14)과 인접한 2개의 서브-워드 라인 구동 유니트들 (10, 12) 그리고 (12, 14) 사이에 각각 배열된 2개의 서브-어레이들로 구성된다. 상기 메모리 블록들 (MB1, MB2, MB3, MB4)의 서브-어레이 블록들 (120)은 도 2에 도시된 것과 동일하게 구성되며, 그것의 설명은 그러므로 생략된다. 이하, 상기 메모리 블록들 (MB1, MB2, MB3, MB4)을 제 1, 제 2, 제 3 그리고 제 4 메모리 블록들이라 칭한다.
제 3 실시예에 있어서, 제 1 내지 제 4 메모리 블록들 (MB1, MB2, MB3, MB4)은 동일한 PXi 배열을 갖기 때문에, 제 3 실시예는 제 1 메모리 블록 (MB1)을 이용하여 설명될 것이다.
제 1 메모리 블록 (MB1)을 구성하는 서브-어레이 블록들 (120)은 제 1 그룹의 서브-어레이 블록들과 제 2 그룹의 어레이 블록들로 나눠진다. 제 1 그룹의 서브-어레이 블록들은 서로 동일한 PXi 배열을 갖는다. 마찬가지로, 제 2 그룹의 서브-어레이 블록들은 서로 동일한 PXi 배열을 갖는다. 반면에, 서브-워드 라인 인에이블 신호들 (PXi) 각각이 하이 레벨이 될 때 생기는 전력 소모는 동일하도록 (또는 전력 소모가 어느 것에도 편중되지 않도록) 제 1 그룹의 서브-어레이 블록들과 제 2 그룹의 서브-어레이 블록들은 서로 다른 PXi 배열을 갖는다. 서브-어레이 블록들의 제 1 그룹은 각 메모리 블록의 홀수번째 서브-어레이 블록들로 구성되거나, 각 메모리 블록의 절반의 서브-어레이 블록들을 구성될 수 있다. 그리고, 서브-어레이 블록들의 제 2 그룹은 각 메모리 블록의 짝수번째 서브-어레이 블록들로 구성되거나, 각 메모리 블록의 나머지 절반의 서브-어레이 블록들을 구성될 수 있다.또한, 서브-어레이 블록들의 제 1 그룹과 제 2 그룹은 다른 방법으로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
각 메모리 블록 (MB1, MB2, MB3, MB4)의 제 1 그룹의 서브-어레이 블록들 (120) 각각의 서브-워드 라인 구동 유니트들 (10, 14)에는 서브-워드 라인 인에이블 신호들 (PX0 및 PX2)이 인가된다. 그리고, 제 1 그룹의 서브-어레이 블록들 (120) 각각의 서브-워드 라인 구동 유니트 (12)에는 서브-워드 라인 인에이블 신호들 (PX1 및 PX3)이 인가된다. 반면에, 제 2 그룹의 서브-어레이 블록들 (120) 각각의 서브-워드 라인 구동 유니트들 (10, 14)에는 서브-워드 라인 인에이블 신호들 (PX1 및 PX3)이 인가된다. 그리고, 제 2 그룹의 서브-어레이 블록들 (120) 각각의 서브-워드 라인 구동 유니트 (12)에는 서브-워드 라인 인에이블 신호들 (PX0 및 PX2)이 인가된다. 마찬가지로, 다른 메모리 블록들 (MB2, MB3, MB4) 역시 앞서 언급된 메모리 블록 (MB1)과 동일하게 구성된다.
앞서 언급된 바와 같은 PXi 배열에 따르면, 서브-워드 라인 인에이블 신호들 (PXi) 각각이 동일한 수의 서브-워드 라인 구동 유니트들에 제공되도록 배열된다. 예컨대, 각 메모리 블록 (MB1, MB2, MB3, MB4)에서 제 1 그룹의 서브-어레이 블록들 중 하나과 제 2 그룹의 서브-어레이 블록들 중 하나가 선택된다고 가정하자. 이러한 가정하에서, 부스팅 레벨의 하이 레벨을 갖는 서브-워드 라인 인에이블 신호 (PX0 또는 PX2)는, 도 5에서 알 수 있듯이, 12개의 서브-워드 라인 구동 유니트들 (각 서브-어레이 블록 당 3개의 서브-워드 라인 구동 유니트들)로 인가된다. 마찬가지로, 부스팅 레벨의 하이 레벨을 갖는 서브-워드 라인 인에이블 신호 (PX1 또는PX3)는, 도 5에서 알 수 있듯이, 12개의 서브-워드 라인 구동 유니트들 (각 서브-어레이 블록 당 3개의 서브-워드 라인 구동 유니트들)로 인가된다. 결과적으로, 서브-워드 라인 인에이블 신호들 각각이 하이 레벨이 될 때 생기는 전력 소모는 동일하다 (전력 소모가 어느 것에도 편중되지 않는다). 그러므로, 전력 소모의 편중성으로 인해 야기되는 문제점들 (신호 스큐, 노이즈 불균형, 등)을 방지할 수 있다.
도 6은 종래 기술과 본 발명에 따른 전력 소모를 비교하기 위한 도면이다. 도 6에서, 기호들 (A, C)로 표시된 점선들은 종래 기술의 PXi 배열 (규칙적인 PXi 배열)에 따른 전력 소모 (특히, 부스팅 전압-Vpp)를 보여주며, 기호 (B)로 표시된 점선은 본 발명의 PXi 배열 (불규칙적인 PXi 배열)에 따른 전력 소모를 보여준다. 종래 기술에 경우에 있어서, 서브-워드 라인 인에이블 신호들 (PX0 및 PX2)이 제공되는 서브-워드 라인 구동 유니트들의 수는 서브-워드 라인 인에이블 신호들 (PX1 및 PX3)가 제공되는 서브-워드 라인 구동 유니트들의 수보다 많기 때문에, 전력 소모의 편중성이 야기되었다. 도 6에서, 기호 (C)로 표시된 점선은 전자에 해당하고, 기호 (A)로 표시된 점선은 후자에 해당하는 것이다. 그러므로, 전력 소모는 전자의 경우에 편중됨을 알 수 있다. 전력 소모의 편중은 다음 사이클에서 사용될 부스팅 전압 (Vpp) (또는 워드 라인 전압)이 낮아지게 한다 (즉, 점차적으로 부스팅 전압이 낮아진다). 부스팅 전압 (Vpp)이 너무 낮아지면, 요구되는 레벨까지 승압하는 데 걸리는 시간이 길어지게 된다. 역으로, 정해진 시간 내에서 요구되는 레벨까지 낮아진 부스팅 전압 (Vpp)을 높이기 위한 승압 회로의 크기가 커져야 한다. 반면에, 후자의 경우, 도 6에서 알 수 있듯이, 전력 소모의 편중성으로 인해 부스팅 전압이 점차적으로 높아진다.
하지만, 본 발명의 PXi 배열에 따르면, 서브-워드 라인 인에이블 신호들 (PXi)을 전달하는 신호 라인들의 로딩 (특히, 대응하는 서브-워드 라인 구동 유니트와 연결되는 부분의 커패시턴스 성분)은 서로 동일하다. 그러므로, 점선 (B)으로 표시된 바와 같이, 서브-워드 라인 인에이블 신호들 (PXi) 각각이 선택될 때 전력 소모가 일정하게 유지된다. 즉, 전력 소모의 편중성이 완전히 개선된다.
이상에서, 본 발명에 따른 PXi 배열은 다른 메모리 장치들, 예들 들면, 동기형 메모리 장치들, 동기형 그래픽 메모리 장치들, 등에 적용될 수 있음은 자명하다. 그리고, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능할 것이다.
상술한 바와 같이, 서브-워드 라인 인에이블 신호들 각각이 동일한 수의 서브-워드 라인 구동 유니트들에 제공되도록 배열됨으로써, 전력 소모의 편중성으로 인한 문제점들을 방지할 수 있다.
Claims (12)
- 복수 개의 서브-어레이 블록들을 포함하고,상기 서브-어레이 블록들 각각은 복수 개의 서브-어레이들과, 상기 서브-어레이들을 통해 배열된 복수 개의 메인 워드 라인들과, 상기 메인 워드 라인들 각각에 대응하도록 각 서브-어레이 내에 배열된 복수 개의 서브-워드 라인들과, 복수 개의 서브-워드 라인 구동 유니트들을 갖는 구동 수단을 포함하되, 상기 각 서브-워드 라인 구동 유니트는 서브-워드 라인 인에이블 신호들에 응답하여 선택된 메인 워드 라인에 대응하는 각 서브-어레이 내의 서브-워드 라인들 중 하나를 구동하며,상기 각 서브-워드 라인 인에이블 신호가 활성화될 때 생기는 파워 소모가 편중되지 않도록 상기 서브-워드 라인 인에이블 신호들이 상기 각 서브-어레이 블록의 서브-워드 라인 구동 유니트들에 불규칙하게 배열되는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 서브-워드 라인 인에이블 신호들 각각은 활성화될 때, 전원 전압보다 높은, 부스팅 전압 레벨을 갖는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 복수 개의 서브-워드 라인 구동 유니트들은 제 1, 제 2, 제 3 서브-워드 라인 구동 유니트들을 포함하고;상기 각 서브-어레이 블록 내의 상기 복수 개의 서브-어레이들은 상기 제 1 및 제 2 서브-워드 라인 구동 유니트들 사이에 배열된 제 1 서브-어레이와, 상기 제 2 및 제 3 서브-워드 라인 구동 유니트들 사이에 배열된 제 2 서브-어레이를 포함하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 서브-워드 라인 인에이블 신호들은 제 1, 제 2, 제 3 그리고 제 4 서브-워드 라인 인에이블 신호들을 포함하고,제 1 그룹의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며;제 2 그룹의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 복수 개의 서브-어레이 블록들은 제 1 및 제 2 메모리 블록들로 분리되며,상기 제 1 메모리 블록의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되고;상기 제 2 메모리 블록의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 복수 개의 서브-어레이 블록들은 제 1, 제 2, 제 3 그리고 제 4 메모리 블록들로 분리되며, 상기 제 1 및 제 2 메모리 블록들은 상기 반도체 메모리 장치 중앙 영역 위쪽에 배열되고 상기 제 3 및 제 4 메모리 블록들은 상기 반도체 메모리 장치 중앙 영역 아래쪽에 배열되는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 1 및 제 2 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며;상기 제 3 및 제 4 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 1 및 제 3 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되고;상기 제 2 및 제 4 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되는 반도체 메모리 장치.
- 각각이 복수 개의 서브-어레이 블록들을 포함하는 제 1 및 제 2 메모리 블록들과;상기 서브-어레이 블록들 각각은 제 1 내지 제 4 서브-워드 라인 인에이블 신호들에 응답하여 동작하고 제 1, 제 2 그리고 제 3 서브-워드 라인 구동 유니트들을 갖는 구동 수단과, 상기 제 1 및 제 2 서브-워드 라인 구동 유니트들 사이에배열된 제 1 서브-어레이와, 상기 제 2 및 제 3 서브-워드 라인 구동 유니트들 사이에 배열된 제 2 서브-어레이와, 상기 제 1 및 제 2 서브-어레이들을 통해 배열된 복수 개의 메인 워드 라인들을 포함하고;상기 각 메모리 블록의 제 1 그룹의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며;상기 각 메모리 블록의 제 2 그룹의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며, 상기 각 서브-워드 라인 인에이블 신호의 활성화시 생기는 파워 소모가 편중되지 않는 반도체 메모리 장치.
- 각각이 복수 개의 서브-어레이 블록들을 포함하는 제 1 및 제 2 메모리 블록들과;상기 서브-어레이 블록들 각각은 제 1 내지 제 4 서브-워드 라인 인에이블 신호들에 응답하여 동작하고 제 1, 제 2 그리고 제 3 서브-워드 라인 구동 유니트들을 갖는 구동 수단과, 상기 제 1 및 제 2 서브-워드 라인 구동 유니트들 사이에 배열된 제 1 서브-어레이와, 상기 제 2 및 제 3 서브-워드 라인 구동 유니트들 사이에 배열된 제 2 서브-어레이와, 상기 제 1 및 제 2 서브-어레이들을 통해 배열된복수 개의 메인 워드 라인들을 포함하고;상기 제 1 메모리 블록의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며;상기 제 2 메모리 블록의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며, 상기 각 서브-워드 라인 인에이블 신호의 활성화시 생기는 파워 소모가 편중되지 않는 반도체 메모리 장치.
- 각각이 복수 개의 서브-어레이 블록들을 포함하는 제 1, 제 2, 제 3 그리고 제 4 메모리 블록들과;상기 제 1 및 제 2 메모리 블록들은 반도체 메모리 장치 중앙 영역 위쪽에 배열되고 상기 제 3 및 제 4 메모리 블록들은 상기 메모리 장치 중앙 영역 아래쪽에 배열되며;상기 서브-어레이 블록들 각각은 제 1 내지 제 4 서브-워드 라인 인에이블 신호들에 응답하여 동작하고 제 1, 제 2 그리고 제 3 서브-워드 라인 구동 유니트들을 갖는 구동 수단과, 상기 제 1 및 제 2 서브-워드 라인 구동 유니트들 사이에 배열된 제 1 서브-어레이와, 상기 제 2 및 제 3 서브-워드 라인 구동 유니트들 사이에 배열된 제 2 서브-어레이와, 상기 제 1 및 제 2 서브-어레이들을 통해 배열된 복수 개의 메인 워드 라인들을 포함하고;상기 제 1 및 제 2 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며;상기 제 3 및 제 4 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며, 상기 각 서브-워드 라인 인에이블 신호의 활성화시 생기는 파워 소모가 편중되지 않는 반도체 메모리 장치.
- 각각이 복수 개의 서브-어레이 블록들을 포함하는 제 1, 제 2, 제 3 그리고 제 4 메모리 블록들과;상기 제 1 및 제 2 메모리 블록들은 반도체 메모리 장치 중앙 영역 위쪽에 배열되고 상기 제 3 및 제 4 메모리 블록들은 상기 메모리 장치 중앙 영역 아래쪽에 배열되며;상기 서브-어레이 블록들 각각은 제 1 내지 제 4 서브-워드 라인 인에이블 신호들에 응답하여 동작하고 제 1, 제 2 그리고 제 3 서브-워드 라인 구동 유니트들을 갖는 구동 수단과, 상기 제 1 및 제 2 서브-워드 라인 구동 유니트들 사이에배열된 제 1 서브-어레이와, 상기 제 2 및 제 3 서브-워드 라인 구동 유니트들 사이에 배열된 제 2 서브-어레이와, 상기 제 1 및 제 2 서브-어레이들을 통해 배열된 복수 개의 메인 워드 라인들을 포함하고;상기 제 1 및 제 3 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며;상기 제 2 및 제 4 메모리 블록들의 서브-어레이 블록들 각각에 있어서, 상기 제 2 및 제 4 서브-워드 라인 인에이블 신호들은 상기 제 1 및 제 3 서브-워드 라인 구동 유니트들에 제공되고 상기 제 1 및 제 3 서브-워드 라인 인에이블 신호들은 상기 제 2 서브-워드 라인 구동 유니트에 제공되며, 상기 각 서브-워드 라인 인에이블 신호의 활성화시 생기는 파워 소모가 편중되지 않는 반도체 메모리 장치.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122897A (ja) * | 1989-04-21 | 1991-05-24 | Motorola Inc | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
| KR0140177B1 (ko) * | 1994-12-29 | 1998-07-15 | 김광호 | 반도체메모리소자의 메모리셀어레이의 배열방법 |
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Patent Citations (3)
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|---|---|---|---|---|
| JPH03122897A (ja) * | 1989-04-21 | 1991-05-24 | Motorola Inc | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
| KR0140177B1 (ko) * | 1994-12-29 | 1998-07-15 | 김광호 | 반도체메모리소자의 메모리셀어레이의 배열방법 |
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