JPH06195964A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】 ダイナミックＲＡＭにおいて、消費電力を減
少させるとともに、内部の電源ノイズを低下させ信頼性
を向上させる。 【構成】 ワード線をメインワード線とサブワード線の
２つの階層で構成する。メインワード線は複数のサブア
レイにまたがり、それぞれのサブアレイ毎にサブワード
線が存在する。サブワード線はメインワード線とこれに
直交してサブアレイ毎に配置されるサブワード選択線に
よって選択されるワードドライバによって駆動される。
この時、一部のサブワード選択線のみを独立して選択す
る機能を設け、メインワード線に接続される複数のサブ
ワードの内、一部のみを活性化する。それとともに、セ
ンスアンプも一部のみを活性化し、消費電力の低減、電
源ノイズの低下による信頼性向上を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
にダイナミックＲＡＭに関する。

【０００２】

【従来の技術】従来、図３に示すような回路で構成され
るワード線駆動回路系を持つダイナミックＲＡＭがある
（特願平４−３８号）。

【０００３】このワード線駆動方式では、ワード線をメ
インワード線３１〜３４と、サブワード線４１〜４１６
と２つの階層に分ける。１つのメインワード線、例えば
３１には、各々のワードドライバ列５１〜５２において
複数のワードドライバ４１〜４２、４５〜４６が接続さ
れる。同一のメインワード線３１に接続され、同一のワ
ードドライバ列５１に属するワードドライバ４１〜４２
には複数のサブワード選択線１３１〜１３２の内、各々
異なる１つと、図には明示されていない複数のメモリセ
ル接続されるサブワード線６１〜６２がそれぞれ接続さ
れている。

【０００４】各々のワードドライバ４１〜４１６は、そ
れに接続されているメインワード線３１〜３４とサブワ
ード選択線１３１〜１３２の双方が有効になった場合に
のみサブワード線６１〜６１６を有効とする。

【０００５】一つのサブアレイ例えば１４１に属するメ
インワード線３１〜３２およびサブワード選択線１３１
〜１３２は、図には明示されていない外部アドレス信号
により排他的に選択される。従って、ひとつのサブアレ
イ１４１では、一時に有効となるサブワード線は６１〜
６４の内一つのみである。

【０００６】一方で、異なる列ブロックに属するサブワ
ード選択線は、それぞれ同一の信号を供給する。従っ
て、選択されたメインワード線３１が通過するすべての
サブアレイ５１〜５２について、各々１本づつのサブワ
ード線４１、４５が一時に有効となり、これに接続され
ているメモリセルの信号がビット線に読み出される。

【０００７】さらに、読み出された信号を各々のメモリ
セルに再書き込みするために、行ブロック選択回路１０
１により選択されるセンスアンプ列７１〜７２の全ての
センスアンプが動作する。

【０００８】

【発明が解決しようとする課題】ダイナミックＲＡＭの
大容量化に伴い、一時に動作するセンスアンプの個数が
増加している。例えば、４Ｋリフレッシュサイクルの１
６ＭビットダイナミックＲＡＭでは、１サイクルに４０
９６個のセンスアンプが動作する。

【０００９】一時に動作するセンスアンプの個数が増加
することは、消費電流の増加につながるとともに、局所
的な電源線の電圧降下、グランド配線電位の浮き等の内
部雑音を発生し、誤動作をまねくおそれがある。

【００１０】ところで、ダイナミックＲＡＭではメモリ
セル内のデータの散逸を防止するためにリフレッシュ動
作を行わなければならない。

【００１１】例えば、４Ｋリフレッシュサイクルの１６
ＭビットダイナミックＲＡＭでは、６４ミリ秒の間に４
０９６回以上のリフレッシュサイクルを行うように規格
で定められている。これは約１６マイクロ秒に１回の割
合である。一回のリフレッシュサイクルでは４０９６台
のセンスアンプが動作し、それぞれが１ビットづつ、計
４０９６ビットのリフレッシュ動作を行う。

【００１２】これに対し、読みだしサイクル、書き込み
サイクルは一般に１００〜２００ナノ秒程度の周期で連
続して行われる。

【００１３】リフレッシュサイクルでは、先に述べたよ
うにメモリセル内のデータの散逸を防止するために４０
９６台のセンスアンプを動作させる必要がある。しか
し、リフレッシュサイクルに比較して、圧倒的に行われ
る回数の多い書き込みサイクル、読みだしサイクルで
は、最低限、書き込まれるビット、読み出されるビット
に接続されるセンスアンプのみを動作させればよいの
で、動作するセンスアンプは少なくすることができる。

【００１４】従って、大容量化に伴う動作センスアンプ
の増加による問題を解決するためには、メモリセルアレ
イの分割数を増し、書き込み、読み出しサイクルには、
一時に動作するセンスアンプの個数を減らせば良い。

【００１５】しかしながら、ダイナミックＡＲＭにおい
ては、接続されたワード線が有効となりビット線に読み
出されたメモリセルには、センスアンプによる再書き込
み動作が必要である。従って、動作センスアンプ数を減
らすためには、１つの行デコーダに接続されるメモリセ
ルの個数を減らすことが必要である。つまり、従来例の
構成のまま分割数を増やし、動作センスアンプ数を減ら
そうとすれば、一つの行デコーダに接続されるメモリセ
ルの個数も減ることになり、それに伴い行デコーダの個
数も増加し、チップ面積の大幅な増加をまねいてしまう
という問題がある。

【００１６】

【課題を解決するための手段】本発明のメモリセルアレ
イは、センスアンプ列、ワードドライバ列によって区切
られるサブアレイを選択する行ブロック選択回路および
行ブロック選択回路を持ち、センスアンプ列、ワードド
ライバ列は、これらの選択回路によって選択されるサブ
アレイに関わるもののみが動作する。

【００１７】

【実施例】

（実施例１）図１は本発明の実施例１の回路図である。

【００１８】以下に本実施例の構成を説明する。メモリ
セルアレイはワードドライバ列５１〜５４およびセンス
アンプ列９１〜９４によって複数のサブアレイ１４１〜
１４４に分割されている。

【００１９】図には明示されていない外部アドレス信号
によって選択される行ブロック選択回路１０１〜１０２
は、各々の行ブロックに属する行デコーダ列２１〜２２
およびセンスアンプ制御回路７１〜７４に接続される。
センスアンプ制御回路にはセンスアンプに対する電源供
給、ビット線のプリチャージ制御、ビット線とセンスア
ンプ間のトランスファゲート制御等の機能がある。

【００２０】行ブロック選択回路、例えば１０１により
選択される行デコーダ列２１は、外部アドレス信号によ
り、一つの行デコーダ、例えば１１を選択しこれに接続
されるメインワード線３１を有効とする。

【００２１】また、他の外部アドレス信号により選択さ
れる列ブロック選択回路１１１〜１１２は、各々の列ブ
ロックに属するセンスアンプ制御回路７１〜７４および
サブワード選択回路１２１〜１２２に接続される。例え
ば、サブワード選択回路１２１はこれに接続されている
列ブロック選択回路１１１が有効になった場合のみ、接
続される複数のサブワード選択線の内一つ、例えば１３
１を外部アドレス信号によって選択し有効とする。

【００２２】ワードドライバ４１〜４１６は、これに接
続されるメインワード線３１〜３４およびサブワード選
択線１３１〜１３４の双方が有効になった場合、これに
接続されるサブワード線６１〜６１６を有効とする。

【００２３】センスアンプ制御回路７１〜７４は、これ
に接続される行ブロック選択回路１０１〜１０２と列ブ
ロック選択回路１１１〜１１２の双方が有効となった場
合のみ、これに接続されるセンスアンプ列９１〜９４に
属するセンスアンプすべてを有効とする。

【００２４】次に本実施例の書き込みサイクル、もしく
は読み出しサイクルにおける動作手順を例をとって説明
する。図には明示されていない外部からのアドレス信号
により行ブロック選択回路１０１が選択される。さら
に、この行ブロック選択回路１０１により選択される行
デコーダ列２１の中から、他の外部アドレス信号により
所望の行デコーダ１１が選択され、メインワード線３１
が有効となる。

【００２５】次に、他の外部アドレス信号により列ブロ
ック選択回路１１１が選択される。これに接続されたサ
ブワード線選択回路１２１が、他の外部アドレス信号に
よりサブワード選択線１３１を選択する。

【００２６】選択されたメインワード線３１および選択
されたサブワード選択線１３１に接続されたワードドラ
イバ４１が、サブアレイ１４１〜１４４の内で、ただ一
つ選択され、サブワード線６１が有効となり、これに接
続されたメモリセルの信号をビット線に読み出す。

【００２７】また、選択された行ブロック選択回路１０
１および列ブロック選択回路１１１の双方に接続されて
いるセンスアンプ制御回路７１が選択されセンスアンプ
列９１が動作し、ビット線に読み出された信号を増幅
し、再書き込み動作を行う。この時動作するセンスアン
プ列９１のみである。

【００２８】従って、従来例に比較して、動作するセン
スアンプの個数は少なく、消費電力の低減、雑音レベル
の低下をはかることができる。

【００２９】この動作に引き続き、図には明示されてい
ない列デコーダにより選択されるビット線に外部からの
データが書き込まれるか、ビット線から信号が外部に読
み出される。

【００３０】リフレッシュサイクルにおいては、選択さ
れる列ブロック選択回路を増やし、規格に対応する数の
センスアンプを持つ複数のサブアレイが選択され、リフ
レッシュ動作を完了する。

【００３１】この実施例では、従来例に比較して、各列
ブロックごとに、列ブロック選択回路とサブワード選択
回路を加えるのみで実現できる。両回路はサブアレイ、
センスアンプ列等より、はるかに小さい面積で実現でき
るので、チップ面積の増加はほとんどない。

【００３２】（実施例２）図２は本発明の実施例２の回
路図である。本実施例では、１つのセンスアンプ列、例
えば９１の両端にセンスアンプ制御回路７１、７２によ
り駆動される。列ブロック選択回路、例えば１１１は７
１と７２の双方を同時に選択する。選択された各々のセ
ンスアンプ制御回路は、隣合う二つのセンスアンプ列の
内、列ブロック選択回路により選択された列ブロックに
属するセンスアンプ列９１のみを駆動する。従って、動
作手順は実施例１と同一である。

【００３３】本実施例では、実施例１に比較して、同一
の長さの配線に接続される同数のセンスアンプを両側か
ら駆動するため、センスアンプ制御回路とセンスアンプ
間の長さが見かけ上半分となり、インピーダンスも半分
となる。従って、双方のセンスアンプ制御回路の駆動能
力の会計が、実施例１のセンスアンプ制御回路の駆動能
力に等しい場合でも、より高速な動作を実現できる。

【００３４】実際には、センスアンプ制御回路の中に
は、２つのセンスアンプ列を駆動するため、実施例１に
比較して多くの素子をいれなければならない。しかし両
側のセンスアンプ駆動に共用される部分もあるので、実
施例１と同一の面積の場合には共用されない部分を大き
くでき、一つのセンスアンプ制御回路が各々１つのセン
スアンプ列を駆動する能力は実施例１の比較して半分以
上になる。従って、両端から駆動した場合には、その合
計の駆動能力は実施例１を上回り。さらに高速な動作が
可能となる。

【００３５】ここでは、センスアンプ列の両端のセンス
アンプ制御回路が同一の配線を駆動し、センスアンプ列
のすべてのセンスアンプがこれに接続される構成で説明
を行ったが、各々のセンスアンプ制御回路がセンスアン
プ列の内、半分づつを駆動する構成にしても同等の効果
が得られる。

【００３６】

【発明の効果】以上説明したように、本発明では、従来
例に比較して、ほぼ同等の面積で、一時に動作するセン
スアンプ数を減らすことができるので、低消費電力、高
信頼性のダイナミックＲＡＭを提供することができる。

【図面の簡単な説明】

【図１】本発明の実施例１を示す回路図である。

【図２】本発明の実施例２を示す回路図である。

【図３】従来例を示す回路図である。

【符号の説明】

１１〜１４ 行デコーダ ２１〜２２ 行デコーダ列 ３１〜３４ メインワード線 ４１〜４１６ ワードドライバ ５１〜５４ ワードドライバ列 ６１〜６１６ サブワード線 ７１〜７６ センスアンプ制御回路 ８１ センスアンプ ９１〜９４ センスアンプ列 １０１〜１０２ 行ブロック選択回路 １１１〜１１２ 列ブロック選択回路 １２１〜１２２ サブワード選択回路 １３１〜１３４ サブワード選択線 １４１〜１４４ サブアレイ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のサブアレイに分割されたメモリセ
   ルアレイと、第１のアドレス信号によって選択される行
   デコーダによって駆動され、複数の前記サブアレイ上を
   通過するメインワード線と、 前記メインワード線に直交して、前記サブアレイ毎に配
   置され、第２のアドレス信号によって選択されるサブワ
   ード選択線と、 前記メインワード線および前記サブワード選択線により
   選択されるワードドライバと、前記ワードドライバによ
   り駆動され、メモリセルに接続されるサブワード線と、
   により構成され、 前記メインワード線が通過する複数のサブアレイの内、
   一部のサブアレイを独立に選択する手段と、 選択されたサブアレイに関わるワードドライバ、センス
   アンプ等のみを駆動する手段と、を備えることを特徴と
   する半導体メモリ。
2. 【請求項２】 前記センスアンプは、複数の駆動回路か
   ら同時に駆動されることを特徴とする請求項１記載の半
   導体メモリ。