JPH06195966A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH06195966A JPH06195966A JP4263347A JP26334792A JPH06195966A JP H06195966 A JPH06195966 A JP H06195966A JP 4263347 A JP4263347 A JP 4263347A JP 26334792 A JP26334792 A JP 26334792A JP H06195966 A JPH06195966 A JP H06195966A
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- JP
- Japan
- Prior art keywords
- sub
- word
- lines
- subarrays
- sense amplifier
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Abstract
(57)【要約】
【目的】 ダイナミックＲＡＭにおいて、センスアンプ
活性化時のピーク電流を抑えることにより、内部の電源
ノイズを低下させ信頼性を向上させる。 【構成】 ワード線をメインワード線とサブワード線の
２つの階層で構成する。メインワード線は複数のサブア
レイにまたがり、それぞれのサブアレイ毎にサブワード
線が存在する。サブワード線はメインワード線とこれに
直交してサブアレイ毎に配置されるサブワード選択線に
よって選択されるワードドライバによって駆動される。
一部のサブアレイにのみを独立に選択する機能を設け、
選択されたサブアレイに関わるワードドライバ、センス
アンプ等のみが動作する。さらに、時系列的にサブアレ
イを連続して選択することによりリフレッシュを保証し
ながら、ピーク電流値を抑え、電源ノイズの低下を図
る。
活性化時のピーク電流を抑えることにより、内部の電源
ノイズを低下させ信頼性を向上させる。 【構成】 ワード線をメインワード線とサブワード線の
２つの階層で構成する。メインワード線は複数のサブア
レイにまたがり、それぞれのサブアレイ毎にサブワード
線が存在する。サブワード線はメインワード線とこれに
直交してサブアレイ毎に配置されるサブワード選択線に
よって選択されるワードドライバによって駆動される。
一部のサブアレイにのみを独立に選択する機能を設け、
選択されたサブアレイに関わるワードドライバ、センス
アンプ等のみが動作する。さらに、時系列的にサブアレ
イを連続して選択することによりリフレッシュを保証し
ながら、ピーク電流値を抑え、電源ノイズの低下を図
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にダイナミックＲＡＭに関する。
にダイナミックＲＡＭに関する。
【０００２】
【従来の技術】従来、図３に示すような回路で構成さ
れ、図６に示すようなタイミングで動作するワード線駆
動回路系を持つダイナミックＲＡＭがある（特願平４−
３８号）。
れ、図６に示すようなタイミングで動作するワード線駆
動回路系を持つダイナミックＲＡＭがある（特願平４−
３８号）。
【０００３】このワード線駆動方式では、ワード線をメ
インワード線３１〜３４と、サブワード線４１〜４１６
と２つの階層に分ける。１つのメインワード線、例えば
３１には、各々のワードドライバ列５１〜５２において
複数のワードドライバ４１〜４２、４５〜４６、．．．
が接続される。同一のメインワード線３１に接続され、
同一のワードドライバ列５１に属するワードドライバ４
１〜４２には複数のサブワード選択線１３１〜１３２の
内、各々異なる１つと、図には明示されていない複数の
メモリセル接続されるサブワード線６１〜６２がそれぞ
れ接続されている。
インワード線３１〜３４と、サブワード線４１〜４１６
と２つの階層に分ける。１つのメインワード線、例えば
３１には、各々のワードドライバ列５１〜５２において
複数のワードドライバ４１〜４２、４５〜４６、．．．
が接続される。同一のメインワード線３１に接続され、
同一のワードドライバ列５１に属するワードドライバ４
１〜４２には複数のサブワード選択線１３１〜１３２の
内、各々異なる１つと、図には明示されていない複数の
メモリセル接続されるサブワード線６１〜６２がそれぞ
れ接続されている。
【０００４】各々のワードドライバは、それに接続され
ているメインワード線とサブワード選択線の双方が有効
になった場合にのみサブワード線を有効をする。一つの
サブアレイに属するメインワード線およびサブワード選
択線は、図には明示されていない外部アドレス信号によ
り排他的に選択される。従って、ひとつのサブアレイに
つき一時に有効となるサブワード線は一つのみである。
ているメインワード線とサブワード選択線の双方が有効
になった場合にのみサブワード線を有効をする。一つの
サブアレイに属するメインワード線およびサブワード選
択線は、図には明示されていない外部アドレス信号によ
り排他的に選択される。従って、ひとつのサブアレイに
つき一時に有効となるサブワード線は一つのみである。
【０００５】一方で、異なる列ブロックに属するサブワ
ード選択線は、それぞれ同一の信号を供給する。従っ
て、選択されたメインワード線３１が通過する全てのサ
ブアレイ５１〜５２について、各々１本づつのサブワー
ド線４１、４５が一斉に有効となり、これに接続されて
いるメモリセルの信号がビット線に一斉に読み出され
る。
ード選択線は、それぞれ同一の信号を供給する。従っ
て、選択されたメインワード線３１が通過する全てのサ
ブアレイ５１〜５２について、各々１本づつのサブワー
ド線４１、４５が一斉に有効となり、これに接続されて
いるメモリセルの信号がビット線に一斉に読み出され
る。
【０００６】さらに、読み出された信号を各々のメモリ
セルに再書き込みするために、行ブロック選択回路１０
１により選択されるセンスアンプ列７１〜７２の全ての
センスアンプが一斉に動作する。
セルに再書き込みするために、行ブロック選択回路１０
１により選択されるセンスアンプ列７１〜７２の全ての
センスアンプが一斉に動作する。
【０００７】
【発明が解決しようとする課題】ダイナミックＲＡＭの
大容量化に伴い、１回のリフレッシュサイクルでリフレ
ッシュされるメモリセルの個数が増加するため、一時に
動作するセンスアンプの個数が増加している。
大容量化に伴い、１回のリフレッシュサイクルでリフレ
ッシュされるメモリセルの個数が増加するため、一時に
動作するセンスアンプの個数が増加している。
【０００８】例えば、４Ｋリフレッシュサイクルの１６
ＭビットダイナミックＲＡＭでは、６４ミリ秒の間に４
０９６回以上のリフレッシュサイクルをとる様に定めら
れている。つまり、１サイクルに４０９６個のセンスア
ンプが動作し、各々１ビットづつ計４０９６ビットのリ
フレッシュが６４Ｍミリ秒以内に４０９６回行われ、全
１６Ｍビットのリフレッシュが行われる。
ＭビットダイナミックＲＡＭでは、６４ミリ秒の間に４
０９６回以上のリフレッシュサイクルをとる様に定めら
れている。つまり、１サイクルに４０９６個のセンスア
ンプが動作し、各々１ビットづつ計４０９６ビットのリ
フレッシュが６４Ｍミリ秒以内に４０９６回行われ、全
１６Ｍビットのリフレッシュが行われる。
【０００９】センスアンプは１サイクルの内、ごく短い
時間に一斉に動作し、この期間だけにセンスアンプ周辺
に大きな電流が流れる。このため、局所的な電源線の電
圧降下、グランド配線電位の浮き等の内部雑音を発生
し、誤動作をまねくおそれがある。
時間に一斉に動作し、この期間だけにセンスアンプ周辺
に大きな電流が流れる。このため、局所的な電源線の電
圧降下、グランド配線電位の浮き等の内部雑音を発生
し、誤動作をまねくおそれがある。
【００１０】この問題を解決するためには、１回のリフ
レッシュサイクルで一時に動作するセンスアンプの個数
を減らせばよいが、これでは、１回のリフレッシュサイ
クルでリフレッシュされるメモリセルの個数が減ること
になる。
レッシュサイクルで一時に動作するセンスアンプの個数
を減らせばよいが、これでは、１回のリフレッシュサイ
クルでリフレッシュされるメモリセルの個数が減ること
になる。
【００１１】従って、従来例の構成のまま、一時に動作
するセンスアンプの個数を減らし、内部雑音を低減しよ
うとすれば、全ビットのリフレッシュを終えるまでの時
間を延ばすか、時間あたりのリフレッシュサイクル数を
増す必要がある。
するセンスアンプの個数を減らし、内部雑音を低減しよ
うとすれば、全ビットのリフレッシュを終えるまでの時
間を延ばすか、時間あたりのリフレッシュサイクル数を
増す必要がある。
【００１２】しかしながら、前者はメモリセル内のデー
タの散逸をまねく恐れがあり、後者はシステム全体の効
率低下をまねいてしまう。
タの散逸をまねく恐れがあり、後者はシステム全体の効
率低下をまねいてしまう。
【００１３】
【課題を解決するための手段】本発明のメモリセルアレ
イは、センスアンプ列、ワードドライバ列等によって区
切られるサブアレイを選択する行ブロック選択回路およ
び列ブロック選択回路を持ち、センスアンプ列は、これ
らの選択回路によって選択されるサブアレイに関わるも
ののみが動作する。
イは、センスアンプ列、ワードドライバ列等によって区
切られるサブアレイを選択する行ブロック選択回路およ
び列ブロック選択回路を持ち、センスアンプ列は、これ
らの選択回路によって選択されるサブアレイに関わるも
ののみが動作する。
【００１４】さらに、複数の列ブロック選択回路を時系
列的に動作させることにより、複数のセンスアンプ列を
時系列的に動作させる。
列的に動作させることにより、複数のセンスアンプ列を
時系列的に動作させる。
【００１５】
（実施例１）図１は本発明の実施例１の回路図であり、
図４は実施例１のタイミング図である。
図４は実施例１のタイミング図である。
【００１６】以下に本実施例の構成を説明する。メモリ
セルアレイはワードドライバ列５１〜５４およびセンス
アンプ列９１〜９４によって複数のサブアレイ１４１〜
１４４に分割されている。
セルアレイはワードドライバ列５１〜５４およびセンス
アンプ列９１〜９４によって複数のサブアレイ１４１〜
１４４に分割されている。
【００１７】図には明示されていない外部アドレス信号
によって選択される行ブロック選択回路１０１〜１０２
は、各々の行ブロックに属する行デコーダ列２１〜２２
およびセンスアンプ制御回路７１〜７４に接続される。
センスアンプ制御回路にはセンスアンプに対する電源供
給、ビット線のプリチャージ制御、ビット線とセンスア
ンプ間のトランスファゲート制御等の機能がある。
によって選択される行ブロック選択回路１０１〜１０２
は、各々の行ブロックに属する行デコーダ列２１〜２２
およびセンスアンプ制御回路７１〜７４に接続される。
センスアンプ制御回路にはセンスアンプに対する電源供
給、ビット線のプリチャージ制御、ビット線とセンスア
ンプ間のトランスファゲート制御等の機能がある。
【００１８】行ブロック選択回路、例えば１０１により
選択される行デコーダ列２１は、外部アドレス信号によ
り、一つの行デコーダ、例えば１１を選択しこれに接続
されるメインワード線３１を有効とする。
選択される行デコーダ列２１は、外部アドレス信号によ
り、一つの行デコーダ、例えば１１を選択しこれに接続
されるメインワード線３１を有効とする。
【００１９】また、他の外部アドレス信号により選択さ
れる列ブロック選択回路、例えば１１１は、各々の列ブ
ロックに属するセンスアンプ制御回路７１、７３に接続
されるとともに、他の列ブロック選択回路１１２に接続
される。
れる列ブロック選択回路、例えば１１１は、各々の列ブ
ロックに属するセンスアンプ制御回路７１、７３に接続
されるとともに、他の列ブロック選択回路１１２に接続
される。
【００２０】センスアンプ制御回路７１〜７４は、これ
に接続される行ブロック選択回路１０１〜１０２と列ブ
ロック選択回路１１１〜１１２の双方が有効となった場
合のみ、これに接続されるセンスアンプ列９１〜９４に
属するセンスアンプすべてを有効とする。
に接続される行ブロック選択回路１０１〜１０２と列ブ
ロック選択回路１１１〜１１２の双方が有効となった場
合のみ、これに接続されるセンスアンプ列９１〜９４に
属するセンスアンプすべてを有効とする。
【００２１】また、サブワード選択回路１２１は接続さ
れる複数のサブワード選択線の内一つ、例えば１３１を
外部アドレス信号によって選択し有効とする。
れる複数のサブワード選択線の内一つ、例えば１３１を
外部アドレス信号によって選択し有効とする。
【００２２】ワードドライバ４１〜４１６は、これに接
続されるメインワード線３１〜３４およびサブワード選
択線１３１〜１３２の双方が有効になった場合、これに
接続されるサブワード線６１〜６１６を有効とする。
続されるメインワード線３１〜３４およびサブワード選
択線１３１〜１３２の双方が有効になった場合、これに
接続されるサブワード線６１〜６１６を有効とする。
【００２３】次に本実施例の動作順を例をとって説明す
る。図には明示されていない外部からのアドレス信号に
より行ブロック選択回路１０１が選択される。さらに、
この行ブロック選択回路１０１により選択される行デコ
ーダ列２１の中から、他の外部アドレス信号により所望
の行デコーダ１１が選択され、メインワード線３１が１
５１に示されるようなタイミングで有効となる。
る。図には明示されていない外部からのアドレス信号に
より行ブロック選択回路１０１が選択される。さらに、
この行ブロック選択回路１０１により選択される行デコ
ーダ列２１の中から、他の外部アドレス信号により所望
の行デコーダ１１が選択され、メインワード線３１が１
５１に示されるようなタイミングで有効となる。
【００２４】また、サブワード選択回路１２１は、他の
外部アドレス信号にサブワード選択線１３１を選択し、
１６１に示されるようなタイミングで有効とする。
外部アドレス信号にサブワード選択線１３１を選択し、
１６１に示されるようなタイミングで有効とする。
【００２５】選択されたメインワード線３１および選択
されたサブワード選択線１３１に接続されたワードドラ
イバ４１、４５が、それぞれ選択され、サブワード線６
１、６２が１７１に示されるようなタイミングで有効と
なり、これに接続されたメモリセルの信号をビット線に
読み出す。
されたサブワード選択線１３１に接続されたワードドラ
イバ４１、４５が、それぞれ選択され、サブワード線６
１、６２が１７１に示されるようなタイミングで有効と
なり、これに接続されたメモリセルの信号をビット線に
読み出す。
【００２６】次に、他の外部アドレス信号により列ブロ
ック選択回路１１１が選択される。
ック選択回路１１１が選択される。
【００２７】選択された行ブロック選択回路１０１およ
び列ブロック選択回路１１１の双方に接続されているセ
ンスアンプ制御回路７１が１８１に示されるようなタイ
ミングで選択され、センスアンプ列９１が動作し、サブ
アレイ１４１に含まれるビット線に読み出された信号を
増幅し、再書き込み動作を行う。この時動作するセンス
アンプ列は９１のみである。
び列ブロック選択回路１１１の双方に接続されているセ
ンスアンプ制御回路７１が１８１に示されるようなタイ
ミングで選択され、センスアンプ列９１が動作し、サブ
アレイ１４１に含まれるビット線に読み出された信号を
増幅し、再書き込み動作を行う。この時動作するセンス
アンプ列は９１のみである。
【００２８】さらに、列ブロック選択回路１１１は、一
定の時間をおいた後、他の列ブロック選択回路１１２を
有効化する。有効化された列ブロック選択回路１１２
は、先ほどと同様の手順で、１８２に示されるタイミン
グでセンスアンプ列９２を駆動し、サブブロック１４２
に対して再書き込み動作を行い、他の列ブロック選択回
路を有効化する動作を繰り返す。
定の時間をおいた後、他の列ブロック選択回路１１２を
有効化する。有効化された列ブロック選択回路１１２
は、先ほどと同様の手順で、１８２に示されるタイミン
グでセンスアンプ列９２を駆動し、サブブロック１４２
に対して再書き込み動作を行い、他の列ブロック選択回
路を有効化する動作を繰り返す。
【００２９】この様に、各サブアレイに関わるセンスア
ンプが同時でなく時系列的に動作するので、最終的に再
書き込み動作が行われるサブアレイの個数は従来と同一
であっても、一時に動作するのは、その内の一部のセン
スアンプ列のみであるので、図４のセンスアンプ消費電
流波形１９１、１９２でわかるように図６の従来例に比
較してピーク電流を減らすことができ、局所的な電流電
位、グランド電位の変動による雑音レベルの低下をはか
ることができる。なお図をみるとリフレッシュにかかる
時間は長くなるが、リフレッシュという動作はメモリの
動作全体からみるとほんの一部なので、その時間の増加
は無視できる。
ンプが同時でなく時系列的に動作するので、最終的に再
書き込み動作が行われるサブアレイの個数は従来と同一
であっても、一時に動作するのは、その内の一部のセン
スアンプ列のみであるので、図４のセンスアンプ消費電
流波形１９１、１９２でわかるように図６の従来例に比
較してピーク電流を減らすことができ、局所的な電流電
位、グランド電位の変動による雑音レベルの低下をはか
ることができる。なお図をみるとリフレッシュにかかる
時間は長くなるが、リフレッシュという動作はメモリの
動作全体からみるとほんの一部なので、その時間の増加
は無視できる。
【００３０】またここでは、各列ブロックが他の列ブロ
ックを動作させる構成とし時系列動作をさせているが、
時系列信号を発生する専用の回路によって、各列ブロッ
クを時系列動作させてもかまわない。
ックを動作させる構成とし時系列動作をさせているが、
時系列信号を発生する専用の回路によって、各列ブロッ
クを時系列動作させてもかまわない。
【００３１】ここでは、従来例にもとづくワード線駆動
方式による説明を行ったが、ワードドライバを用いず、
行デコーダが直接メモリセルに接続される公知のワード
線駆動方式においても同様の効果が得られる。
方式による説明を行ったが、ワードドライバを用いず、
行デコーダが直接メモリセルに接続される公知のワード
線駆動方式においても同様の効果が得られる。
【００３２】（実施例２）図２は本発明の実施例２の回
路図である。本実施例では、１サブワード選択回路１２
１〜１２２は各々の列ブロックごとに置かれ、それぞれ
同じ列ブロックに属する列ブロック選択回路１１１〜１
１２に接続される。
路図である。本実施例では、１サブワード選択回路１２
１〜１２２は各々の列ブロックごとに置かれ、それぞれ
同じ列ブロックに属する列ブロック選択回路１１１〜１
１２に接続される。
【００３３】例えば、サブワード選択回路１２１はこれ
に接続されている列ブロック選択回路１１１が有効にな
った場合のみ、接続される複数のサブワード選択線の内
一つ、例えば１３１を外部アドレス信号によって選択し
有効とする。
に接続されている列ブロック選択回路１１１が有効にな
った場合のみ、接続される複数のサブワード選択線の内
一つ、例えば１３１を外部アドレス信号によって選択し
有効とする。
【００３４】ワードドライバ４１〜４１６は、これに接
続されるメインワード線３１〜３４およびサブワード選
択線１３１〜１３４の双方が有効になった場合、これに
接続されるサブワード線６１〜６１６を有効とする。従
って、本実施例では、センスアンプ制御に加えて、サブ
ワード線も時系列的に動作させるため、実施例１に比較
して、さらにピーク電流を減少させることができる。
続されるメインワード線３１〜３４およびサブワード選
択線１３１〜１３４の双方が有効になった場合、これに
接続されるサブワード線６１〜６１６を有効とする。従
って、本実施例では、センスアンプ制御に加えて、サブ
ワード線も時系列的に動作させるため、実施例１に比較
して、さらにピーク電流を減少させることができる。
【００３５】また、本実施例では、各サブアレイごとに
ワード線、センスアンプ等が完全に独立に動作すること
が出来る。
ワード線、センスアンプ等が完全に独立に動作すること
が出来る。
【００３６】従って、リフレッシュサイクルでは以上説
明してきた動作手順で動作させ、リフレッシュを保証
し、書き込みサイクル、読みだしサイクルでは、時分割
動作をせず所望のビットが存在するサブアレイのみを動
作させることが出来る。
明してきた動作手順で動作させ、リフレッシュを保証
し、書き込みサイクル、読みだしサイクルでは、時分割
動作をせず所望のビットが存在するサブアレイのみを動
作させることが出来る。
【００３７】これによって、一般にリフレッシュサイク
ルに比較して圧倒的に回数の多い書き込みサイクル、読
みだしサイクルにおける消費電流の低減と高速化を行う
ことが出来る。
ルに比較して圧倒的に回数の多い書き込みサイクル、読
みだしサイクルにおける消費電流の低減と高速化を行う
ことが出来る。
【００３８】
【発明の効果】以上説明したように、本発明では、セン
スアンプが時系列的に動作するので、従来例に比較して
ピーク電流値を低くすることができ、局所的な電源線の
電圧降下、グランド配線電位の浮き等の内部雑音を低く
抑えることができるので、高信頼性のダイナミックＲＡ
Ｍを提供することができる。
スアンプが時系列的に動作するので、従来例に比較して
ピーク電流値を低くすることができ、局所的な電源線の
電圧降下、グランド配線電位の浮き等の内部雑音を低く
抑えることができるので、高信頼性のダイナミックＲＡ
Ｍを提供することができる。
【図１】本発明の実施例１を示す回路図である。
【図２】本発明の実施例２を示す回路図である。
【図３】従来例を示す回路図である。
【図４】本発明の実施例１のタイミング図である。
【図５】本発明の実施例２のタイミング図である。
【図６】従来例のタイミング図である。
１１〜１４ 行デコーダ ２１〜２２ 行デコーダ列 ３１〜３４ メインワード線 ４１〜４１６ ワードドライバ ５１〜５４ ワードドライバ列 ６１〜６１６ サブワード線 ７１〜７４ センスアンプ制御回路 ８１ センスアンプ ９１〜９４ センスアンプ列 １０１〜１０２ 行ブロック選択回路 １１１〜１１２ 列ブロック選択回路 １２１〜１２２ サブワード選択回路 １３１〜１３４ サブワード選択線 １４１〜１４４ サブアレイ １５１ メインワード線波形 １６１〜１６２ サブワード選択線波形 １７１〜１７２ サブワード線波形 １８１〜１８２ センスアンプ駆動信号波形 １９１〜１９２ センスアンプ消費電流波形
Claims (3)
- 【請求項１】 複数のサブアレイに分割されたメモリセ
ルアレイと、 前記複数のサブアレイの内、一部のサブアレイを独立に
選択する手段と、 選択されたサブアレイに関わるセンスアンプのみを駆動
する手段と、 前記選択回路を、１つの動作サイクルにおいて、連続し
て時系列的に有効化する手段と、 を備えることを特徴とする半導体メモリ。 - 【請求項２】 第１のアドレス信号によって選択される
行デコーダによって駆動され、複数の前記サブアレイ上
を通過するメインワード線と、 前記メインワード線に直交して、前記サブアレイ毎に配
置され、第２のアドレス信号によって選択されるサブワ
ード選択線と、 前記メインワード線および前記サブワード選択線により
選択されるワードドライバと、前記ワードドライバによ
り駆動され、メモリセルに接続されるサブワード線と、 により構成されるワード線駆動方式を持ち、 前記ワードドライバは、同一のサブアレイに関わるセン
スアンプと同期して駆動されることを特徴とする請求項
１記載の半導体メモリ。 - 【請求項３】 前記選択回路を、１つの動作サイクルに
おいて、連続して時系列的に有効化する手段にはシフト
レジスタを用いることを特徴とする請求項１記載の半導
体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4263347A JPH06195966A (ja) | 1992-10-01 | 1992-10-01 | 半導体メモリ |
| US08/129,363 US5406526A (en) | 1992-10-01 | 1993-09-30 | Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4263347A JPH06195966A (ja) | 1992-10-01 | 1992-10-01 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195966A true JPH06195966A (ja) | 1994-07-15 |
Family
ID=17388213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4263347A Pending JPH06195966A (ja) | 1992-10-01 | 1992-10-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195966A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966340A (en) * | 1997-03-26 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having hierarchical word line structure |
| WO1999054881A1 (fr) * | 1998-04-21 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Dispositif de memorisation a semiconducteurs |
| KR100472725B1 (ko) * | 2002-04-01 | 2005-03-08 | 주식회사 하이닉스반도체 | 리프레시 모드를 갖는 반도체 메모리 소자 |
| KR100475433B1 (ko) * | 2002-01-25 | 2005-03-10 | 삼성전자주식회사 | 동적 반도체 메모리 장치들을 구비한 시스템 및 이시스템의 리플레쉬 방법 |
| KR100518708B1 (ko) * | 1999-03-29 | 2005-10-05 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 |
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