JP2792402B2 - 半導体メモリ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000004044 response Effects 0.000 claims description 15
- 230000004913 activation Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに係わり、
特にシリアルアクセス時にメモリセルのデータが複数個
のブロック単位に分割されたデータレジスタ群の各ブロ
ックごとに、順次転送される半導体メモリに関する。
特にシリアルアクセス時にメモリセルのデータが複数個
のブロック単位に分割されたデータレジスタ群の各ブロ
ックごとに、順次転送される半導体メモリに関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの動作速度と
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）のアクセス時間との差が拡大してきており、この差
を縮めるためにメモリデータの出力部にデータレジスタ
を設け、データ転送速度を高速化する技術が一般的に採
用されている。従来の半導体メモリは、例えば「アイト
リプルイー・インタナショナル・ソリッドステート・サ
ーキッツ・コンフェランス（ＩＥＥＥ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒａｎｃｅ）論文番号ＷＡＭ３．１，
ＰＰ３３〜３９，Ｆｅｂ．１９８５」に記載されてい
る。
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）のアクセス時間との差が拡大してきており、この差
を縮めるためにメモリデータの出力部にデータレジスタ
を設け、データ転送速度を高速化する技術が一般的に採
用されている。従来の半導体メモリは、例えば「アイト
リプルイー・インタナショナル・ソリッドステート・サ
ーキッツ・コンフェランス（ＩＥＥＥ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒａｎｃｅ）論文番号ＷＡＭ３．１，
ＰＰ３３〜３９，Ｆｅｂ．１９８５」に記載されてい
る。
【０００３】図３に示したブロック図によれば、この半
導体メモリは、列デコーダ２と、ランダムポート３と、
所定のアドレスにしたがって対応するメモリアレイＣＥ
ＬＬ01〜ＣＥＬＬnnの所定のワード線を選択レベルにす
る行デコーダ５と、メーモリセルアレイＣＥＬＬ01〜Ｃ
ＥＬＬnnの各ビット線にそれぞれ対応し、それぞれのビ
ット線対ＢＬ0 およびＢＬＢ0 （以下、反転信号をＢと
称す），〜ＢＬn およびＢＬＢn の信号を増幅するセン
スアンプＳＡ0 〜ＳＡn と、メモリセルアレイＣＥＬＬ
01〜ＣＥＬＬnnの各ビット線対ＢＬ0 およびＢＬＢ0 ，
〜ＢＬn およびＢＬＢn に対応するデータレジスタ６
と、メモリセルアレイＣＥＬＬ01〜ＣＥＬＬnnおよびデ
ータレジスタ６間のデータ転送を制御するトランスファ
ゲート７と、データレジスタ６の入出力動作を外部クロ
ックによって制御するシフトレジスタ８と、シフトレジ
スタ８からの制御信号に応答してデータレジスタ６およ
びシリアルリード／ライトバス１０間のデータ転送を制
御するトランスファゲート９とを備える。
導体メモリは、列デコーダ２と、ランダムポート３と、
所定のアドレスにしたがって対応するメモリアレイＣＥ
ＬＬ01〜ＣＥＬＬnnの所定のワード線を選択レベルにす
る行デコーダ５と、メーモリセルアレイＣＥＬＬ01〜Ｃ
ＥＬＬnnの各ビット線にそれぞれ対応し、それぞれのビ
ット線対ＢＬ0 およびＢＬＢ0 （以下、反転信号をＢと
称す），〜ＢＬn およびＢＬＢn の信号を増幅するセン
スアンプＳＡ0 〜ＳＡn と、メモリセルアレイＣＥＬＬ
01〜ＣＥＬＬnnの各ビット線対ＢＬ0 およびＢＬＢ0 ，
〜ＢＬn およびＢＬＢn に対応するデータレジスタ６
と、メモリセルアレイＣＥＬＬ01〜ＣＥＬＬnnおよびデ
ータレジスタ６間のデータ転送を制御するトランスファ
ゲート７と、データレジスタ６の入出力動作を外部クロ
ックによって制御するシフトレジスタ８と、シフトレジ
スタ８からの制御信号に応答してデータレジスタ６およ
びシリアルリード／ライトバス１０間のデータ転送を制
御するトランスファゲート９とを備える。
【０００４】カラム選択スイッチ部４は列デコーダ２の
選択信号をゲート電極に受け、ランダムポート３とビッ
ト線対ＢＬ0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn
の各一端との間に挿入され、各ビット線対ＢＬ0 および
ＢＬＢ0 ，〜ＢＬn およびＢＬＢn とワード線０〜ｎと
の絶縁交差部にメモリセルＣＥＬＬ01〜ＣＥＬＬnnが設
けられ、これらのゲート電極は行デコーダ５のワード線
０〜ｎに接続され、対応するワード線０〜ｎのいずれか
が選択レベルのときにビット線対ＢＬ0 およびＢＬ
Ｂ0 ，〜ＢＬn およびＢＬＢn への記憶データの読み出
しおよび書き込みが行なわれる。
選択信号をゲート電極に受け、ランダムポート３とビッ
ト線対ＢＬ0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn
の各一端との間に挿入され、各ビット線対ＢＬ0 および
ＢＬＢ0 ，〜ＢＬn およびＢＬＢn とワード線０〜ｎと
の絶縁交差部にメモリセルＣＥＬＬ01〜ＣＥＬＬnnが設
けられ、これらのゲート電極は行デコーダ５のワード線
０〜ｎに接続され、対応するワード線０〜ｎのいずれか
が選択レベルのときにビット線対ＢＬ0 およびＢＬ
Ｂ0 ，〜ＢＬn およびＢＬＢn への記憶データの読み出
しおよび書き込みが行なわれる。
【０００５】また、ビット線対ＢＬ0 およびＢＬＢ0 ，
〜ＢＬn およびＢＬＢn の他端は転送制御信号ＴＧに応
答して導通または非導通となるトランスファーゲート７
を介してデータレジスタ６に接続され、データレジスタ
６の出力端はトランスファゲート９を介してシリアル／
リードライトバス１０に接続されて構成されている。
〜ＢＬn およびＢＬＢn の他端は転送制御信号ＴＧに応
答して導通または非導通となるトランスファーゲート７
を介してデータレジスタ６に接続され、データレジスタ
６の出力端はトランスファゲート９を介してシリアル／
リードライトバス１０に接続されて構成されている。
【０００６】本実施例の動作説明用タイミングチャート
を示した図４を併せて参照すると、この半導体メモリ
は、例えば所定のワード線０が行デコーダ５で選択さ
れ、そのハイ（Ｈ）レベルの信号に応答してワード線０
に対応するメモリセルＣＥＬＬ01〜ＣＥＬＬn0からビッ
ト線対ＢＬ0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn
のうち対応するビット線対ＢＬ0 およびＢＬＢ0 に記憶
データが読み出される。
を示した図４を併せて参照すると、この半導体メモリ
は、例えば所定のワード線０が行デコーダ５で選択さ
れ、そのハイ（Ｈ）レベルの信号に応答してワード線０
に対応するメモリセルＣＥＬＬ01〜ＣＥＬＬn0からビッ
ト線対ＢＬ0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn
のうち対応するビット線対ＢＬ0 およびＢＬＢ0 に記憶
データが読み出される。
【０００７】このビット線対ＢＬ0 およびＢＬＢ0 に読
み出された記憶データはセンスアンプＳ0 〜Ｓn によっ
て増幅され、制御信号ＴＧのＨレベルの信号により活性
化されたトランスァゲート７を介して１ワード線分のデ
ータが一括してデータレジスタ６に転送される。転送
後、外部からのクロックに応答してシフトレジスタ８か
らデータレジスタ６のデータをシリアル出力するための
制御信号が発生され、この信号に応答してデータレジス
タ６からデータがシリアルリード／ライトバス１０にシ
リアル出力される。
み出された記憶データはセンスアンプＳ0 〜Ｓn によっ
て増幅され、制御信号ＴＧのＨレベルの信号により活性
化されたトランスァゲート７を介して１ワード線分のデ
ータが一括してデータレジスタ６に転送される。転送
後、外部からのクロックに応答してシフトレジスタ８か
らデータレジスタ６のデータをシリアル出力するための
制御信号が発生され、この信号に応答してデータレジス
タ６からデータがシリアルリード／ライトバス１０にシ
リアル出力される。
【０００８】また、他の従来の半導体メモリが「特開平
４−１９５８８６号公報」に記載されている。この従来
例をブロック図で示した図５を参照すると、この半導体
メモリは、ランダムアクセスポート１およびシリアルア
クセスポート２を備え、ランダムアクセスポート１は、
ワード線３Ａおよび３Ｂとビット線対Ｄ１およびＤ１Ｂ
が絶縁交差しその交差部にメモリセルアレイが配置さ
れ、そのビット線対Ｄ１およびＤ１Ｂ、〜Ｄ４およびＤ
４Ｂ間にセンスアンプＳ１〜Ｓ４がそれぞれ接続され、
これらセンスアンプＳ１〜Ｓ４の各出力はカラム出力デ
コーダ８〜１１により制御されるカラム選択スイッチＱ
１０７および１０８、〜Ｑ４０７および４０８を介して
ランダムアクセスポート入力バス線５に接続されてい
る。
４−１９５８８６号公報」に記載されている。この従来
例をブロック図で示した図５を参照すると、この半導体
メモリは、ランダムアクセスポート１およびシリアルア
クセスポート２を備え、ランダムアクセスポート１は、
ワード線３Ａおよび３Ｂとビット線対Ｄ１およびＤ１Ｂ
が絶縁交差しその交差部にメモリセルアレイが配置さ
れ、そのビット線対Ｄ１およびＤ１Ｂ、〜Ｄ４およびＤ
４Ｂ間にセンスアンプＳ１〜Ｓ４がそれぞれ接続され、
これらセンスアンプＳ１〜Ｓ４の各出力はカラム出力デ
コーダ８〜１１により制御されるカラム選択スイッチＱ
１０７および１０８、〜Ｑ４０７および４０８を介して
ランダムアクセスポート入力バス線５に接続されてい
る。
【０００９】シリアルアクセスポート２は、ビット線対
Ｄ１およびＤ１Ｂ、〜Ｄ４およびＤ４Ｂがデータ転送制
御信号６および６’により制御されるスイッチＱ１０３
および１０４、〜Ｑ４０１および４０４に接続され、こ
れらスイッチの出力線Ｅ１およびＥ１Ｂ、〜Ｅ４および
Ｅ４ＢがそれぞれデータレジスタＧ１〜Ｇ４に接続さ
れ、これらのデータレジスタの出力信号Ｈ１〜Ｈ４およ
びシフトレジスタＦ１〜Ｆ４の出力信号ＳＦ１〜ＳＦ４
とにより制御されるトランジスタＱ１０２〜Ｑ１０４お
よびＱ１０１〜Ｑ４０１がそれぞれ接地電位とシリアル
アクセスポート出力バス線７との間に接続されている。
Ｄ１およびＤ１Ｂ、〜Ｄ４およびＤ４Ｂがデータ転送制
御信号６および６’により制御されるスイッチＱ１０３
および１０４、〜Ｑ４０１および４０４に接続され、こ
れらスイッチの出力線Ｅ１およびＥ１Ｂ、〜Ｅ４および
Ｅ４ＢがそれぞれデータレジスタＧ１〜Ｇ４に接続さ
れ、これらのデータレジスタの出力信号Ｈ１〜Ｈ４およ
びシフトレジスタＦ１〜Ｆ４の出力信号ＳＦ１〜ＳＦ４
とにより制御されるトランジスタＱ１０２〜Ｑ１０４お
よびＱ１０１〜Ｑ４０１がそれぞれ接地電位とシリアル
アクセスポート出力バス線７との間に接続されている。
【００１０】この半導体メモリは、データ転送信号を２
本設け、さらにシリアルアクセスポートの内容が保持さ
れるデータレジスタも２組に分割され、これら２組の動
作時間をずらしてセンスアンプで増幅されたデータがデ
ータレジスタへ転送されるようになっている。したがっ
て、従来は一度にデータ転送をしていたためデータ転送
時に一時的に流れるピーク電流が多かったが、これを２
度に分けることによってピーク電流が低減できるとして
いる。
本設け、さらにシリアルアクセスポートの内容が保持さ
れるデータレジスタも２組に分割され、これら２組の動
作時間をずらしてセンスアンプで増幅されたデータがデ
ータレジスタへ転送されるようになっている。したがっ
て、従来は一度にデータ転送をしていたためデータ転送
時に一時的に流れるピーク電流が多かったが、これを２
度に分けることによってピーク電流が低減できるとして
いる。
【００１１】
【発明が解決しようとする課題】以上説明したように、
従来の半導体メモリでは、シリアルアクセスを行なう際
に、行デコーダで駆動されるワード線に接続されたメモ
リセルの数だけセンスアンプを同時に活性化させ、一括
してデータレジスタへメモリセルの内容を転送していた
ために、ビット線対の自由放電電流と多数個のデータレ
ジスタが動作するときの電流によって一時的に大きなピ
ーク電流が流れていた。
従来の半導体メモリでは、シリアルアクセスを行なう際
に、行デコーダで駆動されるワード線に接続されたメモ
リセルの数だけセンスアンプを同時に活性化させ、一括
してデータレジスタへメモリセルの内容を転送していた
ために、ビット線対の自由放電電流と多数個のデータレ
ジスタが動作するときの電流によって一時的に大きなピ
ーク電流が流れていた。
【００１２】また、他の従来例ではセンスアンプからデ
ータレジスタへデータを転送する際に、データレジスタ
を複数に分割し、かつデータレジスタの動作時間をずら
してピーク電流を減らしているが、メモリセルからビッ
ト線対へデータを読み出し、そのデータをセンスアンプ
で増幅するときには、データレジスタのときのように複
数に分割して行なうわけではないから、データレジスタ
と同数のセンスアンプが一度に動作するため、センスア
ンプ動作時のピーク電流が多くなるという欠点があっ
た。
ータレジスタへデータを転送する際に、データレジスタ
を複数に分割し、かつデータレジスタの動作時間をずら
してピーク電流を減らしているが、メモリセルからビッ
ト線対へデータを読み出し、そのデータをセンスアンプ
で増幅するときには、データレジスタのときのように複
数に分割して行なうわけではないから、データレジスタ
と同数のセンスアンプが一度に動作するため、センスア
ンプ動作時のピーク電流が多くなるという欠点があっ
た。
【００１３】本発明の目的は、上述の欠点に鑑みなされ
たものであり、シリアルアクセスを行なう半導体メモリ
において、メモリセルアレイのデータ読み出しからデー
タレジスタへデータ転送をするまでのピーク電流を低減
することができる半導体メモリを提供することにある。
たものであり、シリアルアクセスを行なう半導体メモリ
において、メモリセルアレイのデータ読み出しからデー
タレジスタへデータ転送をするまでのピーク電流を低減
することができる半導体メモリを提供することにある。
【００１４】
【課題を解決するための手段】本発明の特徴は、列デコ
ーダ、ランダムポート、およびセンスアンプとに対応し
て設けられ行デコーダでアクセスされたメモリセルのデ
ータを保持するデータレジスタを備えた半導体メモリに
おいて、前記データレジスタが複数個の前記センスアン
プを含んだｎ（ｎは２以上の自然数）ブロックのレジス
タ群に分割され、シリアルアクセス時に前記メモリセル
のデータが前記ブロック単位で、かつ順次に前記データ
レジスタに転送されるデータアクセス手段を有し、前記
行デコーダの活性化動作および前記データレジスタの前
記シリアルアクセス動作がそれぞれ非同期に制御される
ことを特徴とする半導体メモリにある。
ーダ、ランダムポート、およびセンスアンプとに対応し
て設けられ行デコーダでアクセスされたメモリセルのデ
ータを保持するデータレジスタを備えた半導体メモリに
おいて、前記データレジスタが複数個の前記センスアン
プを含んだｎ（ｎは２以上の自然数）ブロックのレジス
タ群に分割され、シリアルアクセス時に前記メモリセル
のデータが前記ブロック単位で、かつ順次に前記データ
レジスタに転送されるデータアクセス手段を有し、前記
行デコーダの活性化動作および前記データレジスタの前
記シリアルアクセス動作がそれぞれ非同期に制御される
ことを特徴とする半導体メモリにある。
【００１５】また、前記データアクセス手段が、前記行
デコーダの行線に接続されたサブワードドライバとこの
サブワードドライバを選択するサブワード選択回路とを
有し、前記サブワードドライバの出力信号に応答して前
記メモリセルが選択され、これら選択された前記メモリ
セルのデータが転送選択信号に応答して選択的に導通す
るトランスファーゲートを介して前記データレジスタに
転送されるように構成されることを特徴とする。
デコーダの行線に接続されたサブワードドライバとこの
サブワードドライバを選択するサブワード選択回路とを
有し、前記サブワードドライバの出力信号に応答して前
記メモリセルが選択され、これら選択された前記メモリ
セルのデータが転送選択信号に応答して選択的に導通す
るトランスファーゲートを介して前記データレジスタに
転送されるように構成されることを特徴とする。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の第１の実施例を示すブロッ
ク図である。図１を参照すると、この半導体メモリは、
サブワードドライバＷＤ00〜ＷＤnnを選択するサブワー
ド選択回路１と、列デコーダ２と、ランダムポート３、
セスアンプＳＡ0 〜ＳＡn の出力を列デコーダ２の選択
信号に応答してランダムポート３に転送するカラム選択
スイッチ部４と、所定のアドレスにしたがって対応する
メモリアレイＣＥＬＬ01〜ＣＥＬＬnnの所定のメインワ
ード線を選択レベルにする行デコーダ５と、複数組のビ
ット線対ごとに設けられ行デコーダ５のワード線０〜ｎ
に対応しサブワード選択回路の選択信号Ａ０〜Ａｎに応
答して複数本のサブワード線ＳＷＬ00〜ＳＷＬnnを駆動
するサブワードドライバＷＤ00〜ＷＤnnと、サブワード
ドライバＷＤ00〜ＷＤnnのサブワード線ＳＷ00〜ＳＷnn
およびビット線対の絶縁交差部にそれぞれ対応して設け
られ、サブワード線ＳＷ00〜ＳＷnnが選択レベルのとき
に対応するビット線へ記憶データの読み出しおよびビッ
ト線からのデータの記憶をするメモリセルＣＥＬＬ00〜
ＣＥＬＬnnと、メモリセルアレイＣＥＬＬ01〜ＣＥＬＬ
nnの各ビット線にそれぞれ対応しそれぞれのビット線対
ＢＬ0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn の各信
号を増幅するセンスアンプＳＡ0 〜ＳＡn と、メモリセ
ルアレイＣＥＬＬ01〜ＣＥＬＬnnの複数組のビット線ご
とに対応する複数組のデータレジスタ６０〜６ｎと、複
数組のメモリセルアレイ単位にデータレジスタ６０〜６
ｎへのデータ転送を制御するトランスファゲート７０〜
７ｎと、データレジスタ６０〜６ｎの入出力動作を外部
クロックによって制御するシフトレジスタ８と、シフト
レジスタ８からの制御信号に応答してデータレジスタ６
０〜６ｎおよびシリアルリード／ライトバス１０間のデ
ータ転送を制御するトランスファゲート９とを備える。
ク図である。図１を参照すると、この半導体メモリは、
サブワードドライバＷＤ00〜ＷＤnnを選択するサブワー
ド選択回路１と、列デコーダ２と、ランダムポート３、
セスアンプＳＡ0 〜ＳＡn の出力を列デコーダ２の選択
信号に応答してランダムポート３に転送するカラム選択
スイッチ部４と、所定のアドレスにしたがって対応する
メモリアレイＣＥＬＬ01〜ＣＥＬＬnnの所定のメインワ
ード線を選択レベルにする行デコーダ５と、複数組のビ
ット線対ごとに設けられ行デコーダ５のワード線０〜ｎ
に対応しサブワード選択回路の選択信号Ａ０〜Ａｎに応
答して複数本のサブワード線ＳＷＬ00〜ＳＷＬnnを駆動
するサブワードドライバＷＤ00〜ＷＤnnと、サブワード
ドライバＷＤ00〜ＷＤnnのサブワード線ＳＷ00〜ＳＷnn
およびビット線対の絶縁交差部にそれぞれ対応して設け
られ、サブワード線ＳＷ00〜ＳＷnnが選択レベルのとき
に対応するビット線へ記憶データの読み出しおよびビッ
ト線からのデータの記憶をするメモリセルＣＥＬＬ00〜
ＣＥＬＬnnと、メモリセルアレイＣＥＬＬ01〜ＣＥＬＬ
nnの各ビット線にそれぞれ対応しそれぞれのビット線対
ＢＬ0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn の各信
号を増幅するセンスアンプＳＡ0 〜ＳＡn と、メモリセ
ルアレイＣＥＬＬ01〜ＣＥＬＬnnの複数組のビット線ご
とに対応する複数組のデータレジスタ６０〜６ｎと、複
数組のメモリセルアレイ単位にデータレジスタ６０〜６
ｎへのデータ転送を制御するトランスファゲート７０〜
７ｎと、データレジスタ６０〜６ｎの入出力動作を外部
クロックによって制御するシフトレジスタ８と、シフト
レジスタ８からの制御信号に応答してデータレジスタ６
０〜６ｎおよびシリアルリード／ライトバス１０間のデ
ータ転送を制御するトランスファゲート９とを備える。
【００１８】カラム選択スイッチ部４は列デコーダ２の
選択信号で制御され、ランダムポート３とビット線対Ｂ
Ｌ0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn の各一端
との間に挿入され、各ビット線対ＢＬ0 およびＢＬ
Ｂ0 ，〜ＢＬn およびＢＬＢn およびサブワード線ＳＷ
00〜ＳＷnnの絶縁交差部にはメモリセルＣＥＬＬ01〜Ｃ
ＥＬＬnnが設けられ、これらのゲート電極はサブワード
線ＳＷ00〜ＳＷnnにそれぞれ接続され対応するワード線
０〜ｎのいずれかが選択レベルのときにビット線対ＢＬ
0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn への記憶デ
ータの読み出しおよび書き込みが行なわれる。
選択信号で制御され、ランダムポート３とビット線対Ｂ
Ｌ0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn の各一端
との間に挿入され、各ビット線対ＢＬ0 およびＢＬ
Ｂ0 ，〜ＢＬn およびＢＬＢn およびサブワード線ＳＷ
00〜ＳＷnnの絶縁交差部にはメモリセルＣＥＬＬ01〜Ｃ
ＥＬＬnnが設けられ、これらのゲート電極はサブワード
線ＳＷ00〜ＳＷnnにそれぞれ接続され対応するワード線
０〜ｎのいずれかが選択レベルのときにビット線対ＢＬ
0 およびＢＬＢ0 ，〜ＢＬn およびＢＬＢn への記憶デ
ータの読み出しおよび書き込みが行なわれる。
【００１９】また、ビット線対ＢＬ0 およびＢＬＢ0 ，
〜ＢＬn およびＢＬＢn の他端は転送制御信号ＴＧ０〜
ＴＧｎに応答して導通または非導通となるトランスファ
ーゲート７０〜７ｎを介してデータレジスタ６０〜６ｎ
にそれぞれ接続されている。データレジスタ６０〜６ｎ
の出力端はトランスファゲート９を介してシリアル／リ
ードライトバス１０に接続されて構成されている。
〜ＢＬn およびＢＬＢn の他端は転送制御信号ＴＧ０〜
ＴＧｎに応答して導通または非導通となるトランスファ
ーゲート７０〜７ｎを介してデータレジスタ６０〜６ｎ
にそれぞれ接続されている。データレジスタ６０〜６ｎ
の出力端はトランスファゲート９を介してシリアル／リ
ードライトバス１０に接続されて構成されている。
【００２０】本実施例の動作説明用タイミングチャート
を示す図２を併せて参照すると、例えばアドレスにした
がってメインのワード線０が選択され、サブワード選択
回路１から供給されるサブワード選択信号Ａ０，Ａ１，
〜Ａｎのハイレベルに応答してサブワードドライバＷＤ
00〜ＷＤn0のサブワード線ＳＷ00，ＳＷ10，〜ＳＷn0が
それぞれ選択されてＨレベルになる。これらＨレベルの
信号に応答して対応するビット線対ＢＬ0 およびＢＬ
Ｂ0 ，ＢＬ1 およびＢＬＢ1 ，〜ＢＬ1 およびＢＬ
Ｂ1 に対応するメモリセルの記憶データがそれぞれ読
み出され、センスアンプＳＡ0 〜ＳＡn によって増幅
される。
を示す図２を併せて参照すると、例えばアドレスにした
がってメインのワード線０が選択され、サブワード選択
回路１から供給されるサブワード選択信号Ａ０，Ａ１，
〜Ａｎのハイレベルに応答してサブワードドライバＷＤ
00〜ＷＤn0のサブワード線ＳＷ00，ＳＷ10，〜ＳＷn0が
それぞれ選択されてＨレベルになる。これらＨレベルの
信号に応答して対応するビット線対ＢＬ0 およびＢＬ
Ｂ0 ，ＢＬ1 およびＢＬＢ1 ，〜ＢＬ1 およびＢＬ
Ｂ1 に対応するメモリセルの記憶データがそれぞれ読
み出され、センスアンプＳＡ0 〜ＳＡn によって増幅
される。
【００２１】これらの増幅された記憶データは制御信号
ＴＧ０，ＴＧ１，〜ＴＧｎのＨレベルによって順次時間
をずらして活性化されたトランスファゲート７０，７
１，〜７ｎによってデータレジスタ６０〜６ｎへ次々に
転送される。データレジスタ６０〜６ｎにおいてはこれ
らのデータを、外部から供給されるクロックに応答して
シフトレジスタ８で生成されたシフト制御信号に応答し
て、シリアルリード／ライトバス１０にデータレジスタ
０，１，〜ｎの順にシリアル転送される。この一連の動
作をワードドライバＷＤ10〜ＷＤnn（いずれも不図示）
を連続的にシフトさせながら同様に実行されシリアル転
送される。
ＴＧ０，ＴＧ１，〜ＴＧｎのＨレベルによって順次時間
をずらして活性化されたトランスファゲート７０，７
１，〜７ｎによってデータレジスタ６０〜６ｎへ次々に
転送される。データレジスタ６０〜６ｎにおいてはこれ
らのデータを、外部から供給されるクロックに応答して
シフトレジスタ８で生成されたシフト制御信号に応答し
て、シリアルリード／ライトバス１０にデータレジスタ
０，１，〜ｎの順にシリアル転送される。この一連の動
作をワードドライバＷＤ10〜ＷＤnn（いずれも不図示）
を連続的にシフトさせながら同様に実行されシリアル転
送される。
【００２２】上述したように、メモリアクセスとデータ
レジスタへのデータ転送を複数のビット線対ごとに１グ
ループとして複数グループに分割し、それぞれのグルー
プに対応するデータレジスタに分割転送するため、ビッ
ト線対の自由放電電流とビット線対ごとに対応するレジ
スタを同時に動作させたときに流れる電流による一時的
なピーク電流を低減した半導体メモリが実現できる。
レジスタへのデータ転送を複数のビット線対ごとに１グ
ループとして複数グループに分割し、それぞれのグルー
プに対応するデータレジスタに分割転送するため、ビッ
ト線対の自由放電電流とビット線対ごとに対応するレジ
スタを同時に動作させたときに流れる電流による一時的
なピーク電流を低減した半導体メモリが実現できる。
【００２３】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、メモリセルアレイの記憶データの読み出しから
データレジスタへの転送過程において、メモリセルアレ
イとデータレジスタをｎグループに分割し、かつこれら
のグループごとに対応するメモリセルアレイの動作時間
をそれぞれずらしながら連続的に転送動作を行なうた
め、同時に活性化されるセンスアンプおよびデータレジ
スタの数を少なくすることができ、したがってピーク電
流が少なくなり半導体メモリ全体の消費電流の低減がで
きる。
モリは、メモリセルアレイの記憶データの読み出しから
データレジスタへの転送過程において、メモリセルアレ
イとデータレジスタをｎグループに分割し、かつこれら
のグループごとに対応するメモリセルアレイの動作時間
をそれぞれずらしながら連続的に転送動作を行なうた
め、同時に活性化されるセンスアンプおよびデータレジ
スタの数を少なくすることができ、したがってピーク電
流が少なくなり半導体メモリ全体の消費電流の低減がで
きる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作説明用タイミングチャートであ
る。
る。
【図３】従来の半導体メモリの一例を示すブロック図で
ある。
ある。
【図４】図３に示した従来の半導体メモリの動作説明用
タイミングチャートである。
タイミングチャートである。
【図５】従来の半導体メモリの他の例を示すブロック図
である。
である。
１ サブワード選択回路 ２ 列デコーダ ３ ランダムボード ４ カラム選択スイッチ部 ５ 行デコーダ ６ データレジスタ ７，７０〜７ｎ，９ トランスファゲート １０ シリアルリード／ライトバス Ａ０，Ａ１，〜Ａｎ サブワード選択信号 ＢＬ0 ，ＢＬＢ0 ，〜ＢＬn ，ＢＬＢn ビット線対 ＣＥＬＬ01〜ＣＥＬＬnn メモリセルアレイ ＳＡ0 〜ＳＡn センスアンプ ＳＷＬ00〜ＳＷnn サブワード線 ＴＧ，ＴＧ０〜ＴＧｎ 転送制御信号 ＷＤ00〜ＷＤnn サブワードドライバ
Claims (1)
- 【請求項１】 列デコーダ、ランダムポート、およびセ
ンスアンプとに対応して設けられ行デコーダでアクセス
されたメモリセルのデータを保持するデータレジスタを
備えた半導体メモリにおいて、前記データレジスタが複
数個の前記センスアンプを含んだｎ（ｎは２以上の自然
数）ブロックのレジスタ群に分割され、シリアルアクセ
ス時に前記メモリセルのデータが前記ブロック単位で、
かつ順次に前記データレジスタに転送されるデータアク
セス手段を有し、前記データアクセス手段が、前記行デコーダの行線に接
続されたサブワードドライバとこのサブワードドライバ
を選択するサブワード選択回路とを有し、前記サブワー
ドドライバの出力信号に応答して前記メモリセルが選択
され、これら選択された前記メモリセルのデータが転送
選択信号に応答して選択的に導通するトランスファーゲ
ートを介して前記データレジスタに転送されるように構
成され、 前記行デコーダの活性化動作および前記データレジスタ
の前記シリアルアクセス動作がそれぞれ非同期に制御さ
れることを特徴とする半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197173A JP2792402B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体メモリ |
| US08/288,248 US5521877A (en) | 1993-08-09 | 1994-08-09 | Serial random access memory device capable of reducing peak current through subword data register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197173A JP2792402B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757455A JPH0757455A (ja) | 1995-03-03 |
| JP2792402B2 true JP2792402B2 (ja) | 1998-09-03 |
Family
ID=16370015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5197173A Expired - Fee Related JP2792402B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5521877A (ja) |
| JP (1) | JP2792402B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901105A (en) * | 1995-04-05 | 1999-05-04 | Ong; Adrian E | Dynamic random access memory having decoding circuitry for partial memory blocks |
| JPH10188556A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| JPS63282996A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロックアクセスメモリのワ−ド線駆動方法 |
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
| US5001672A (en) * | 1989-05-16 | 1991-03-19 | International Business Machines Corporation | Video ram with external select of active serial access register |
| KR950003605B1 (ko) * | 1990-04-27 | 1995-04-14 | 가부시키가이샤 도시바 | 반도체 기억장치 |
| JPH04154993A (ja) * | 1990-10-12 | 1992-05-27 | Nkk Corp | Ｄｉ缶用拡散処理鋼板及びその製造方法 |
| JP2710462B2 (ja) * | 1990-11-27 | 1998-02-10 | 日本電気アイシーマイコンシステム株式会社 | デュアルポート半導体記憶装置 |
| KR940003400B1 (ko) * | 1991-08-27 | 1994-04-21 | 삼성전자 주식회사 | 반도체 기억장치 |
| JPH05274862A (ja) * | 1992-03-24 | 1993-10-22 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2947664B2 (ja) * | 1992-03-30 | 1999-09-13 | 株式会社東芝 | 画像専用半導体記憶装置 |
| US5394172A (en) * | 1993-03-11 | 1995-02-28 | Micron Semiconductor, Inc. | VRAM having isolated array sections for providing write functions that will not affect other array sections |
-
1993
- 1993-08-09 JP JP5197173A patent/JP2792402B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-09 US US08/288,248 patent/US5521877A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5521877A (en) | 1996-05-28 |
| JPH0757455A (ja) | 1995-03-03 |
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|---|---|---|---|
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