JP3317187B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、バーストデータ転送を行うダイナミック型
の半導体記憶装置に関する。
関し、特に、バーストデータ転送を行うダイナミック型
の半導体記憶装置に関する。
【０００２】
【従来の技術】この種の半導体記憶装置の従来技術とし
て、ダイナミック型半導体記憶装置のバーストデータ転
送を連続して高速に行うことを目的として、例えば特開
平７−９８９８１号公報には、多バンク構成のシンクロ
ナスＤＲＡＭにおいて、シリアルデータ転送を制御する
内部クロック系を２系統備えることにより、一連のバー
ストデータ転送動作の間のリセット動作にかかる時間を
なくすようにした構成が提案されている。
て、ダイナミック型半導体記憶装置のバーストデータ転
送を連続して高速に行うことを目的として、例えば特開
平７−９８９８１号公報には、多バンク構成のシンクロ
ナスＤＲＡＭにおいて、シリアルデータ転送を制御する
内部クロック系を２系統備えることにより、一連のバー
ストデータ転送動作の間のリセット動作にかかる時間を
なくすようにした構成が提案されている。
【０００３】図１４は、上記特開平７−９８９８１号公
報に提案される従来の半導体記憶装置の一例を示す図で
あり、内部動作を制御するクロックの系統のブロック図
である。
報に提案される従来の半導体記憶装置の一例を示す図で
あり、内部動作を制御するクロックの系統のブロック図
である。
【０００４】図１４において、太い線で示されているの
が１つの信号経路であり、この系統の一連の動作が終わ
ると破線のようにリセット及び切り替え信号が各ブロッ
クに伝えられる。
が１つの信号経路であり、この系統の一連の動作が終わ
ると破線のようにリセット及び切り替え信号が各ブロッ
クに伝えられる。
【０００５】図１４を参照して、外部クロックＣＬＫは
スイッチＳ１を経て、読み出し時にメモリセルアレイか
らデータバスを経て読み出しデータが格納されるレジス
タの出力を制御する信号を生成する内部クロック系１に
伝えられる。内部クロック系１は、外部信号／ＣＡＳ信
号を受けて、制御用の内部クロックを、外部クロックＣ
ＬＫから発生する。
スイッチＳ１を経て、読み出し時にメモリセルアレイか
らデータバスを経て読み出しデータが格納されるレジス
タの出力を制御する信号を生成する内部クロック系１に
伝えられる。内部クロック系１は、外部信号／ＣＡＳ信
号を受けて、制御用の内部クロックを、外部クロックＣ
ＬＫから発生する。
【０００６】内部クロック系１から出力される内部クロ
ックは、スイッチＷ１を通り、データのアクセスのバー
ストを制御するバースト制御部５０７を駆動する。
ックは、スイッチＷ１を通り、データのアクセスのバー
ストを制御するバースト制御部５０７を駆動する。
【０００７】一連のバースとアクセスがバースト制御部
５０７によって終了するか、又はバーストアクセスを途
中で中断させるバーストインタラプト信号が外部から入
力されると、ＥＮＤ信号がバースト制御部からリセット
及び切り替え信号を発生するブロックＥＳ５０８に出力
される。ブロックＥＳ５０８はＥＮＤ信号を受ける度に
交互に信号Ｒ１またはＲ２を出力する。
５０７によって終了するか、又はバーストアクセスを途
中で中断させるバーストインタラプト信号が外部から入
力されると、ＥＮＤ信号がバースト制御部からリセット
及び切り替え信号を発生するブロックＥＳ５０８に出力
される。ブロックＥＳ５０８はＥＮＤ信号を受ける度に
交互に信号Ｒ１またはＲ２を出力する。
【０００８】図１４では、信号Ｒ１が立ち上がる場合を
示している。このとき、信号Ｒ２は立ち下がる。これに
よって、スイッチＳ１はオフ、スイッチＳ２はオンし、
内部クロック系１はリセット状態に入り、内部クロック
系２は待機状態になる。
示している。このとき、信号Ｒ２は立ち下がる。これに
よって、スイッチＳ１はオフ、スイッチＳ２はオンし、
内部クロック系１はリセット状態に入り、内部クロック
系２は待機状態になる。
【０００９】次に、／ＣＡＳ信号が入力されると、外部
クロックＣＬＫに従い、いつでも内部クロック系２は動
作可能となる。また、スイッチＷ１はオフし、スイッチ
Ｗ２はオンとなる。これにより、次のバースト制御は、
内部クロック系２から行われることになる。
クロックＣＬＫに従い、いつでも内部クロック系２は動
作可能となる。また、スイッチＷ１はオフし、スイッチ
Ｗ２はオンとなる。これにより、次のバースト制御は、
内部クロック系２から行われることになる。
【００１０】図１４に示すスイッチＳ１、Ｓ２、Ｗ１、
Ｗ２、内部クロック系１、２及びバースト制御部５０７
は、例えば図１５に示すように構成されており、スイッ
チＳ１、Ｓ２、Ｗ１、Ｗ２は相補型のＦＥＴからなり、
内部クロック系１、２は、レジスタＲ１〜Ｒ４からデー
タを出力制御するトランスファゲートを順次導通制御す
る制御信号を生成するシフトレジスタ５１０、５１０′
と、シフトレジスタで生成された内部クロック系１又は
内部クロック系２の制御信号を、ブロックＥＳから出力
される切替え信号Ｒ１又はＲ２により選択してトランス
ファゲートに与えるトランスファゲートとからなる。
Ｗ２、内部クロック系１、２及びバースト制御部５０７
は、例えば図１５に示すように構成されており、スイッ
チＳ１、Ｓ２、Ｗ１、Ｗ２は相補型のＦＥＴからなり、
内部クロック系１、２は、レジスタＲ１〜Ｒ４からデー
タを出力制御するトランスファゲートを順次導通制御す
る制御信号を生成するシフトレジスタ５１０、５１０′
と、シフトレジスタで生成された内部クロック系１又は
内部クロック系２の制御信号を、ブロックＥＳから出力
される切替え信号Ｒ１又はＲ２により選択してトランス
ファゲートに与えるトランスファゲートとからなる。
【００１１】バースト制御部５０７は、一連のバースト
データ転送の長さをカウントして終了を判別するカウン
タ５１２と、カウンタの出力又はバーストインタラプト
信号の入力によりＥＮＤ信号を出力するＯＲゲート５１
３とから構成されている。
データ転送の長さをカウントして終了を判別するカウン
タ５１２と、カウンタの出力又はバーストインタラプト
信号の入力によりＥＮＤ信号を出力するＯＲゲート５１
３とから構成されている。
【００１２】また、ブロックＥＳは、例えば図１６に示
すように構成されており、図１６に示すクロックトイン
バータは、図に示される制御信号入力ＥＮＤ、あるいは
／ＥＮＤが立ち上がるとインバータとして作用し、立ち
下がると出力が高インピーダンスになる。／ＥＮＤ信号
はＥＮＤ信号の相補的な信号であるから、ＥＮＤ信号が
パルス状に出力される度に、信号Ｒ１とＲ２が、図１７
にタイミング波形図として示すように、交互に立ち上が
る。
すように構成されており、図１６に示すクロックトイン
バータは、図に示される制御信号入力ＥＮＤ、あるいは
／ＥＮＤが立ち上がるとインバータとして作用し、立ち
下がると出力が高インピーダンスになる。／ＥＮＤ信号
はＥＮＤ信号の相補的な信号であるから、ＥＮＤ信号が
パルス状に出力される度に、信号Ｒ１とＲ２が、図１７
にタイミング波形図として示すように、交互に立ち上が
る。
【００１３】このように、上記従来例においては、デー
タ転送を制御する内部クロック系統を２系統設け、これ
を交互に使用することによって、クロック系統のリセッ
トに掛かる時間によるデータ転送に関する制限を無くす
ことができる。
タ転送を制御する内部クロック系統を２系統設け、これ
を交互に使用することによって、クロック系統のリセッ
トに掛かる時間によるデータ転送に関する制限を無くす
ことができる。
【００１４】
【発明が解決しようとする課題】しかし、ワード線及び
センスアンプの制御信号のタイミングを、外部クロック
のタイミングにより制御し、６４ビット以上のロングバ
ーストモードを搭載するファイル用ＤＲＡＭにおいて、
上述した従来例の方式を用いると、データバス幅を６４
ビット以上と非常に大きくする必要があり、また、ワー
ド線及びセンスアンプの制御信号のタイミングを生成す
るためのカウンタと、バースト出力用のカウンタとを別
々に持たなければならないため、チップ面積の増加を招
いていた。
センスアンプの制御信号のタイミングを、外部クロック
のタイミングにより制御し、６４ビット以上のロングバ
ーストモードを搭載するファイル用ＤＲＡＭにおいて、
上述した従来例の方式を用いると、データバス幅を６４
ビット以上と非常に大きくする必要があり、また、ワー
ド線及びセンスアンプの制御信号のタイミングを生成す
るためのカウンタと、バースト出力用のカウンタとを別
々に持たなければならないため、チップ面積の増加を招
いていた。
【００１５】したがって、本発明は、上記事情に鑑みて
なされたものであり、その目的は、カウンタの数及びデ
ータバス幅を最適化し、チップ面積を最小限に抑えるこ
とのできる、ロングバーストモードを搭載するダイナミ
ック型半導体記憶装置を提供することにある。
なされたものであり、その目的は、カウンタの数及びデ
ータバス幅を最適化し、チップ面積を最小限に抑えるこ
とのできる、ロングバーストモードを搭載するダイナミ
ック型半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明のダイナミック型半導体記憶装置は、マトリ
クス状に配置されたメモリセルアレイと、複数のセンス
アンプ列と、複数のワードドライバ列と、内部を活性化
させる信号入力と、内部の回路の同期をとるためのクロ
ック信号入力と、前記クロック信号の入力数を計数する
計数手段と、前記計数手段の出力をデコードするデコー
ド手段とを備え、前記デコード手段の出力により前記セ
ンスアンプ列の活性化のタイミング等を作成し、前記マ
トリクス状に配置されたメモリセルアレイは、複数に独
立して動作するブロックに分割され、それぞれのブロッ
ク毎に前記計数手段と、前記計数手段の出力をデコード
するデコード手段とを備え、前記デコード手段の出力に
より前記センスアンプ列の活性化のタイミング等を前記
ブロック毎に独立に作成することを特徴とする。本発明
において、前記ダイナミック型半導体記憶装置に入力さ
れるクロックを入力して該クロックをカウントし内部信
号のタイミングを発生させる計数手段（「カウンタ」と
いう）が、前記各バンク毎に設けられ第１及び第３のカ
ウンタと、前記各バンクに共通に設けられる第２のカウ
ンタと、に分割されており、前第１のカウンタは、前記
クロックをカウントし、その出力はアドレスの取り込み
タイミング又は前記各ワード線の活性化タイミングの生
成に用いられ、前記第２のカウンタは、前記第１のカウ
ンタの桁上げ信号が入力されることで前記クロックのカ
ウントを開始し、カウント結果をバイナリ出力として出
力し、前記第２のカウンタからバイナリ出力される複数
のクロック信号がデコーダでデコードされて、前記セン
スアンプの活性化タイミング又はデータの出力タイミン
グの生成に用いられ、前記第３のカウンタは、前記第２
のカウンタの桁上げ信号が入力されることで前記クロッ
クのカウントを開始し、その出力は、前記ワード線のリ
セットタイミング又は前記センスアンプのリセットタイ
ミングの生成に用いられる構成とされている。
め、本発明のダイナミック型半導体記憶装置は、マトリ
クス状に配置されたメモリセルアレイと、複数のセンス
アンプ列と、複数のワードドライバ列と、内部を活性化
させる信号入力と、内部の回路の同期をとるためのクロ
ック信号入力と、前記クロック信号の入力数を計数する
計数手段と、前記計数手段の出力をデコードするデコー
ド手段とを備え、前記デコード手段の出力により前記セ
ンスアンプ列の活性化のタイミング等を作成し、前記マ
トリクス状に配置されたメモリセルアレイは、複数に独
立して動作するブロックに分割され、それぞれのブロッ
ク毎に前記計数手段と、前記計数手段の出力をデコード
するデコード手段とを備え、前記デコード手段の出力に
より前記センスアンプ列の活性化のタイミング等を前記
ブロック毎に独立に作成することを特徴とする。本発明
において、前記ダイナミック型半導体記憶装置に入力さ
れるクロックを入力して該クロックをカウントし内部信
号のタイミングを発生させる計数手段（「カウンタ」と
いう）が、前記各バンク毎に設けられ第１及び第３のカ
ウンタと、前記各バンクに共通に設けられる第２のカウ
ンタと、に分割されており、前第１のカウンタは、前記
クロックをカウントし、その出力はアドレスの取り込み
タイミング又は前記各ワード線の活性化タイミングの生
成に用いられ、前記第２のカウンタは、前記第１のカウ
ンタの桁上げ信号が入力されることで前記クロックのカ
ウントを開始し、カウント結果をバイナリ出力として出
力し、前記第２のカウンタからバイナリ出力される複数
のクロック信号がデコーダでデコードされて、前記セン
スアンプの活性化タイミング又はデータの出力タイミン
グの生成に用いられ、前記第３のカウンタは、前記第２
のカウンタの桁上げ信号が入力されることで前記クロッ
クのカウントを開始し、その出力は、前記ワード線のリ
セットタイミング又は前記センスアンプのリセットタイ
ミングの生成に用いられる構成とされている。
【００１７】本発明は、独立して動作する複数のブロッ
クに分割されたメモリセルアレイと、分割された前記各
ブロックに対応して設けられた複数のセンスアンプと、
前記メモリセルアレイの各ワード線を駆動する複数のワ
ードドライバと、を含み、前記各ブロックを構成するメ
モリセルアレイに接続された複数のビット線を順次切り
替えて複数ビットのバースト読み出し及び書き込みを行
う複数バンク構成のダイナミック型半導体記憶装置にお
いて、前記ダイナミック型半導体記憶装置を構成する各
内部回路を制御する各種タイミングを発生させるカウン
タが、前記各バンク毎に設けられる第１及び第３のカウ
ンタと、前記各バンクに共通に設けられる第２のカウン
タとに分割されており、前記第２のカウンタは、前記第
１のカウンタの桁上げ信号が入力されることでカウント
を開始し、前記第３のカウンタは、前記第２のカウンタ
の桁上げ信号が入力されることでカウントを開始するよ
うに構成されてなる、ことを特徴とする。
クに分割されたメモリセルアレイと、分割された前記各
ブロックに対応して設けられた複数のセンスアンプと、
前記メモリセルアレイの各ワード線を駆動する複数のワ
ードドライバと、を含み、前記各ブロックを構成するメ
モリセルアレイに接続された複数のビット線を順次切り
替えて複数ビットのバースト読み出し及び書き込みを行
う複数バンク構成のダイナミック型半導体記憶装置にお
いて、前記ダイナミック型半導体記憶装置を構成する各
内部回路を制御する各種タイミングを発生させるカウン
タが、前記各バンク毎に設けられる第１及び第３のカウ
ンタと、前記各バンクに共通に設けられる第２のカウン
タとに分割されており、前記第２のカウンタは、前記第
１のカウンタの桁上げ信号が入力されることでカウント
を開始し、前記第３のカウンタは、前記第２のカウンタ
の桁上げ信号が入力されることでカウントを開始するよ
うに構成されてなる、ことを特徴とする。
【００１８】本発明においては、前記第１のカウンタ
が、第１及び第２の桁上げ信号を出力し、書き込みモー
ド信号に基づいて前記第１及び第２の桁上げ信号のいず
れか一方を出力し、前記第２のカウンタの入力として供
給するセレクタ回路を前記各バンク毎に備えていること
を特徴とする。
が、第１及び第２の桁上げ信号を出力し、書き込みモー
ド信号に基づいて前記第１及び第２の桁上げ信号のいず
れか一方を出力し、前記第２のカウンタの入力として供
給するセレクタ回路を前記各バンク毎に備えていること
を特徴とする。
【００１９】また、本発明においては、前記第２のカウ
ンタからバイナリ出力される複数のクロック信号がデコ
ーダでデコードされて、前記センスアンプの活性化タイ
ミング又はデータの出力タイミングの生成に用いられ
る、ことを特徴とする。また前記第１のカウンタの出力
がアドレスの取り込みタイミング又は前記各ワード線の
活性化タイミングの生成に用いられ、前記第３のカウン
タの出力が前記ワード線のリセットタイミング又は前記
センスアンプのリセットタイミングの生成に用いられ
る、ことを特徴とする。
ンタからバイナリ出力される複数のクロック信号がデコ
ーダでデコードされて、前記センスアンプの活性化タイ
ミング又はデータの出力タイミングの生成に用いられ
る、ことを特徴とする。また前記第１のカウンタの出力
がアドレスの取り込みタイミング又は前記各ワード線の
活性化タイミングの生成に用いられ、前記第３のカウン
タの出力が前記ワード線のリセットタイミング又は前記
センスアンプのリセットタイミングの生成に用いられ
る、ことを特徴とする。
【００２０】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００２１】図１は、本発明の第１の実施の形態に係る
ダイナミック型半導体記憶装置の構成を示す図である。
ダイナミック型半導体記憶装置の構成を示す図である。
【００２２】図１において、ビット線は、各々相補なる
主ビット線対ＭＢＬ、／ＭＢＬ、及び副ビット線対ＳＢ
Ｌ０、／ＳＢＬ０〜ＳＢＬ３、／ＳＢＬ３に階層化され
た、いわゆる主副ビット線構成をなしている。従って、
１つの主センスアンプＭＳＡに一対の主ビット線対ＭＢ
Ｌ、／ＭＢＬが接続され、さらにこれら一対の主ビット
線対には１つ、又は複数の副センスアンプＳＳＡが接続
されている。
主ビット線対ＭＢＬ、／ＭＢＬ、及び副ビット線対ＳＢ
Ｌ０、／ＳＢＬ０〜ＳＢＬ３、／ＳＢＬ３に階層化され
た、いわゆる主副ビット線構成をなしている。従って、
１つの主センスアンプＭＳＡに一対の主ビット線対ＭＢ
Ｌ、／ＭＢＬが接続され、さらにこれら一対の主ビット
線対には１つ、又は複数の副センスアンプＳＳＡが接続
されている。
【００２３】副センスアンプＳＳＡには、図１に示すよ
うに、４対の副ビット線対ＳＢＬ０、／ＳＢＬ０〜ＳＢ
Ｌ３、／ＳＢＬ３が接続されており、トランスファゲー
ト信号ＳＧ０〜ＳＧ３のうち、１つずつを時分割で活性
化させることにより、１サイクルで４つのデータの読み
書きをシリアルに行うことができる。
うに、４対の副ビット線対ＳＢＬ０、／ＳＢＬ０〜ＳＢ
Ｌ３、／ＳＢＬ３が接続されており、トランスファゲー
ト信号ＳＧ０〜ＳＧ３のうち、１つずつを時分割で活性
化させることにより、１サイクルで４つのデータの読み
書きをシリアルに行うことができる。
【００２４】主センスアンプＭＳＡには、それぞれ図１
に示すように、対応するデータラッチ１１が接続され、
さらに複数（図１では１６個）のデータラッチ毎に１つ
のデータアンプＤＡＭＰが接続されている。
に示すように、対応するデータラッチ１１が接続され、
さらに複数（図１では１６個）のデータラッチ毎に１つ
のデータアンプＤＡＭＰが接続されている。
【００２５】データアンプＤＡＭＰとデータラッチ１１
とを接続、あるいは切り離すためのカラムセレクト信号
ＹＳＷは、データラッチの数（図１では１６個）だけ存
在し、その出力回路はシフトレジスタ１２により構成さ
れている。
とを接続、あるいは切り離すためのカラムセレクト信号
ＹＳＷは、データラッチの数（図１では１６個）だけ存
在し、その出力回路はシフトレジスタ１２により構成さ
れている。
【００２６】次に、図２のタイミング波形図を用いて、
図１に示した回路の読み出しサイクル時の動作を説明す
る。
図１に示した回路の読み出しサイクル時の動作を説明す
る。
【００２７】はじめに、ワード線ＷＬがＨレベルに立ち
上がり、ワード線ＷＬによって選択されるメモリセルの
データがＳＢＬ０〜ＳＢＬ３に微少な電位差として読み
出される。
上がり、ワード線ＷＬによって選択されるメモリセルの
データがＳＢＬ０〜ＳＢＬ３に微少な電位差として読み
出される。
【００２８】次に、ＳＧ０がＨレベルに立ち上がり、Ｓ
ＢＬ０に読み出された微少電位差が副センスアップＳＳ
Ａに伝達される。
ＢＬ０に読み出された微少電位差が副センスアップＳＳ
Ａに伝達される。
【００２９】次に、副センスアンプＳＳＡが活性化さ
れ、ＳＢＬ０と／ＳＢＬ０との間の微少電位差が、主ビ
ット線ＭＢＬ、／ＭＢＬに伝達される。この主ビット線
の電位差は、主センスアップＭＳＡにより検知され、Ｍ
ＢＬ、／ＭＢＬがＶＣＣ又はＧＮＤレベルに増幅され
る。
れ、ＳＢＬ０と／ＳＢＬ０との間の微少電位差が、主ビ
ット線ＭＢＬ、／ＭＢＬに伝達される。この主ビット線
の電位差は、主センスアップＭＳＡにより検知され、Ｍ
ＢＬ、／ＭＢＬがＶＣＣ又はＧＮＤレベルに増幅され
る。
【００３０】次にトランスファゲートＤＡＴＧがＨレベ
ルに立ち上がり、主センスアンプＭＳＡによって増幅さ
れたデータがデータラッチに転送され、ラッチされる。
ルに立ち上がり、主センスアンプＭＳＡによって増幅さ
れたデータがデータラッチに転送され、ラッチされる。
【００３１】次に、図２に示すように、カラムセレクト
信号ＹＳＷを、ＹＳＷ０から内部クロックＩＣＬＫの立
ち上がりエッジを用いて、シフトレジスタにより、順次
活性化させる。すると、１つのデータアンプＤＡＭＰに
接続された１６個のデータラッチにラッチされた１６個
の読み出しデータが、図２に示すように、シリアルにデ
ータバスＲＷＢ、／ＲＷＢに伝達される。これらのデー
タは、出力バッファを通して、出力ピンからチップ外部
にバースト読み出しデータとして出力される。
信号ＹＳＷを、ＹＳＷ０から内部クロックＩＣＬＫの立
ち上がりエッジを用いて、シフトレジスタにより、順次
活性化させる。すると、１つのデータアンプＤＡＭＰに
接続された１６個のデータラッチにラッチされた１６個
の読み出しデータが、図２に示すように、シリアルにデ
ータバスＲＷＢ、／ＲＷＢに伝達される。これらのデー
タは、出力バッファを通して、出力ピンからチップ外部
にバースト読み出しデータとして出力される。
【００３２】また、主センスアンプＭＳＡによって増幅
された主ビット線ＭＢＬ、／ＭＢＬのデータは、副セン
スアンプＳＳＡを通して、副ビット線ＳＢＬ０、／ＳＢ
Ｌ０にＶＣＣ、又はＧＮＤレベルのデータとして伝達さ
れ、副ビット線ＳＢＬ０、／ＳＢＬ０に再書き込みされ
る。
された主ビット線ＭＢＬ、／ＭＢＬのデータは、副セン
スアンプＳＳＡを通して、副ビット線ＳＢＬ０、／ＳＢ
Ｌ０にＶＣＣ、又はＧＮＤレベルのデータとして伝達さ
れ、副ビット線ＳＢＬ０、／ＳＢＬ０に再書き込みされ
る。
【００３３】その後、トランスファゲート信号ＳＧ０が
Ｌレベルに立ち下がり、主ビット線ＭＢＬ、／ＭＢＬ及
び副センスアンプＳＳＡがリセットされる。
Ｌレベルに立ち下がり、主ビット線ＭＢＬ、／ＭＢＬ及
び副センスアンプＳＳＡがリセットされる。
【００３４】次に、トランスファゲート信号ＳＧ１がＨ
レベルに立ち上がり、副ビット線ＳＢＬ１、／ＳＢＬ１
に読み出された微少電位差が、副センスアンプＳＳＡに
伝達される。
レベルに立ち上がり、副ビット線ＳＢＬ１、／ＳＢＬ１
に読み出された微少電位差が、副センスアンプＳＳＡに
伝達される。
【００３５】次に、副センスアンプＳＳＡが活性化さ
れ、ＳＢＬ１と／ＳＢＬ１との間の微少電位差が、主ビ
ット線ＭＢＬ、／ＭＢＬに伝達される。この主ビット線
の電位差は、主センスアンプＭＳＡにより検知され、Ｍ
ＢＬ、／ＭＢＬがＶＣＣ又はＧＮＤレベルに増幅され
る。
れ、ＳＢＬ１と／ＳＢＬ１との間の微少電位差が、主ビ
ット線ＭＢＬ、／ＭＢＬに伝達される。この主ビット線
の電位差は、主センスアンプＭＳＡにより検知され、Ｍ
ＢＬ、／ＭＢＬがＶＣＣ又はＧＮＤレベルに増幅され
る。
【００３６】次に、トランスファゲートＤＡＴＧがＨレ
ベルに立ち上がり、主センスアンプＭＳＡによって増幅
されたデータがデータラッチに転送され、ラッチされ
る。このときのＤＡＴＧを活性化させるタイミングは、
図２に示すように、前記のＹＳＷ１５が活性化され、前
にデータラッチにラッチされたデータが全てデータバス
ＲＷＢ、／ＲＷＢに読み出された直後に設定する。
ベルに立ち上がり、主センスアンプＭＳＡによって増幅
されたデータがデータラッチに転送され、ラッチされ
る。このときのＤＡＴＧを活性化させるタイミングは、
図２に示すように、前記のＹＳＷ１５が活性化され、前
にデータラッチにラッチされたデータが全てデータバス
ＲＷＢ、／ＲＷＢに読み出された直後に設定する。
【００３７】さらに、シフトレジスタのＹＳＷ１５の出
力を、ＹＳＷ０の入力とすることにより、トランスファ
ゲート信号ＳＧ０の活性化によって読み出された１６個
のデータの出力と、トランスファゲート信号ＳＧ１によ
って読み出され、ＹＳＷ０により選択されてデータバス
ＲＷＢ、／ＲＷＢに出力されるデータの出力とを、連続
に行うことが可能となる。
力を、ＹＳＷ０の入力とすることにより、トランスファ
ゲート信号ＳＧ０の活性化によって読み出された１６個
のデータの出力と、トランスファゲート信号ＳＧ１によ
って読み出され、ＹＳＷ０により選択されてデータバス
ＲＷＢ、／ＲＷＢに出力されるデータの出力とを、連続
に行うことが可能となる。
【００３８】以下、同様に、トランスファゲート信号Ｓ
Ｇ０〜ＳＧ３に対応する１６ビットずつのデータを、図
２に示すタイミングで、データバスＲＷＢ、／ＲＷＢに
読み出すことにより、合計６４ビットのバースト読み出
し動作を行うことができる。
Ｇ０〜ＳＧ３に対応する１６ビットずつのデータを、図
２に示すタイミングで、データバスＲＷＢ、／ＲＷＢに
読み出すことにより、合計６４ビットのバースト読み出
し動作を行うことができる。
【００３９】最後に、ワード線ＷＬをＬレベルに立ち下
げ、６４ビットバースト読み出しサイクルを終了する。
げ、６４ビットバースト読み出しサイクルを終了する。
【００４０】次に、図３のタイミング波形図を用いて、
図１に示した回路の書き込みサイクル時の動作を説明す
る。
図１に示した回路の書き込みサイクル時の動作を説明す
る。
【００４１】はじめに、読み出しサイクルと同様に、ワ
ード線ＷＬをＨレベルに立ち上げ、トランスファゲート
信号ＳＧ０をＨレベルに立ち上げる。
ード線ＷＬをＨレベルに立ち上げ、トランスファゲート
信号ＳＧ０をＨレベルに立ち上げる。
【００４２】書き込みサイクル時は、書き込みデータ
が、図示されていないデータ入力バッファから、データ
バスＲＷＢ、／ＲＷＢに、シリアルに、図３に示すよう
に、データが転送される。これらのシリアルデータにタ
イミングを合わせて、図３に示すように、カラムセレク
ト信号ＹＳＷ０〜ＹＳＷ１５を活性化させることによ
り、書き込みデータがデータラッチに順次ラッチされ
る。
が、図示されていないデータ入力バッファから、データ
バスＲＷＢ、／ＲＷＢに、シリアルに、図３に示すよう
に、データが転送される。これらのシリアルデータにタ
イミングを合わせて、図３に示すように、カラムセレク
ト信号ＹＳＷ０〜ＹＳＷ１５を活性化させることによ
り、書き込みデータがデータラッチに順次ラッチされ
る。
【００４３】１６個のデータがデータラッチにラッチさ
れたところで、図３に示すように、トランスファゲート
信号ＤＡＴＧをＨレベルに立ち上げて、書き込みデータ
をメインセンスアンプＭＳＡに転送する。
れたところで、図３に示すように、トランスファゲート
信号ＤＡＴＧをＨレベルに立ち上げて、書き込みデータ
をメインセンスアンプＭＳＡに転送する。
【００４４】メインセンスアンプＭＳＡに転送された書
き込みデータは、読み出しサイクル時の再書き込み動作
と同様、主ビット線ＭＢＬ、／ＭＢＬ、副センスアンプ
ＳＳＡを通して、副ビット線ＳＢＬ０、／ＳＢＬ０へＶ
ＣＣ、又はＧＮＤレベルのデータとして書き込まれる。
き込みデータは、読み出しサイクル時の再書き込み動作
と同様、主ビット線ＭＢＬ、／ＭＢＬ、副センスアンプ
ＳＳＡを通して、副ビット線ＳＢＬ０、／ＳＢＬ０へＶ
ＣＣ、又はＧＮＤレベルのデータとして書き込まれる。
【００４５】次に、トランスファゲート信号ＳＧ０をＬ
レベルに立ち下げ、トランスファゲート信号ＳＧ１をＨ
レベルに立ち上げる。その後、前記した、始めの１６ビ
ットのデータの書き込みと同様にして、次の１６ビット
のデータを、図３に示すように、副ビット線ＳＢＬ１、
／ＳＢＬ１に書き込む。
レベルに立ち下げ、トランスファゲート信号ＳＧ１をＨ
レベルに立ち上げる。その後、前記した、始めの１６ビ
ットのデータの書き込みと同様にして、次の１６ビット
のデータを、図３に示すように、副ビット線ＳＢＬ１、
／ＳＢＬ１に書き込む。
【００４６】次に、トランスファゲート信号ＳＧ２、Ｓ
Ｇ３を順次活性化し、同様にして、１６ビットずつのデ
ータを書き込み、合計で６４ビットの書き込みデータを
対応する副ビット線にそれぞれ書き込んで、最後にワー
ド線ＷＬをＬレベルに立ち下げて、書き込みサイクルを
終了する。
Ｇ３を順次活性化し、同様にして、１６ビットずつのデ
ータを書き込み、合計で６４ビットの書き込みデータを
対応する副ビット線にそれぞれ書き込んで、最後にワー
ド線ＷＬをＬレベルに立ち下げて、書き込みサイクルを
終了する。
【００４７】次に、本発明の第１の実施の形態に係る、
ダイナミック型半導体記憶装置の内部タイミング発生回
路を、図面を参照して説明する。
ダイナミック型半導体記憶装置の内部タイミング発生回
路を、図面を参照して説明する。
【００４８】図４は、本発明の第１の実施の形態に係る
ダイナミック型半導体記憶装置の、内部タイミング発生
回路のブロック図にて示したものである。
ダイナミック型半導体記憶装置の、内部タイミング発生
回路のブロック図にて示したものである。
【００４９】外部チップイネーブル信号ＣＥＢ、及び外
部クロックＣＬＫが、図４に示すように、クロックバッ
ファ回路（ＣＬＫＢ）１０１に入力される。
部クロックＣＬＫが、図４に示すように、クロックバッ
ファ回路（ＣＬＫＢ）１０１に入力される。
【００５０】クロックバッファ回路（ＣＬＫＢ）１０１
は、内部チップイネーブル信号ＩＲＡＳＢ、及び内部ク
ロックＩＣＬＫを出力する。内部チップイネーブル信号
ＩＲＡＳＢ、及び内部クロックＩＣＬＫは、バイナリカ
ウンタ１０２に入力され、バイナリカウンタ１０２は内
部チップイネーブル信号ＩＲＡＳＢが活性化されてか
ら、内部クロックＩＣＬＫが何クロック入力されたかを
カウントし、その数をバイナリ出力として、図５に示す
ようなタイミングで、ＣＫ１、ＣＫ２、ＣＫ４、ＣＫ
８、ＣＫ１６、ＣＫ３２、ＣＫ６４を出力する。
は、内部チップイネーブル信号ＩＲＡＳＢ、及び内部ク
ロックＩＣＬＫを出力する。内部チップイネーブル信号
ＩＲＡＳＢ、及び内部クロックＩＣＬＫは、バイナリカ
ウンタ１０２に入力され、バイナリカウンタ１０２は内
部チップイネーブル信号ＩＲＡＳＢが活性化されてか
ら、内部クロックＩＣＬＫが何クロック入力されたかを
カウントし、その数をバイナリ出力として、図５に示す
ようなタイミングで、ＣＫ１、ＣＫ２、ＣＫ４、ＣＫ
８、ＣＫ１６、ＣＫ３２、ＣＫ６４を出力する。
【００５１】バイナリカウンタ１０２の出力は、さらに
図４に示すように、デコーダ回路１０３に入力される。
図４に示すように、デコーダ回路１０３に入力される。
【００５２】このデコーダ回路１０３は、例えば図６の
ようなものである。図６に示すデコード信号ＣＬＫ５
は、図７にタイミング波形図として示すように、カウン
タが内部クロックＩＣＬＫを５回カウントしたときにＨ
レベルに立ち上がり、６回カウントしたときにＬレベル
に立ち下がる。また、１６クロック後の２１回カウント
したときにＨレベルに立ち上がり、２２回カウントした
ときにＬレベルに立ち下がる。
ようなものである。図６に示すデコード信号ＣＬＫ５
は、図７にタイミング波形図として示すように、カウン
タが内部クロックＩＣＬＫを５回カウントしたときにＨ
レベルに立ち上がり、６回カウントしたときにＬレベル
に立ち下がる。また、１６クロック後の２１回カウント
したときにＨレベルに立ち上がり、２２回カウントした
ときにＬレベルに立ち下がる。
【００５３】このように、デコード信号ＣＬＫ５は、内
部クロックＩＣＬＫを５回カウントしたときにＨレベル
に活性化され、それ以降１６クロック毎にＨレベルに活
性化される。
部クロックＩＣＬＫを５回カウントしたときにＨレベル
に活性化され、それ以降１６クロック毎にＨレベルに活
性化される。
【００５４】このような１６クロック毎に活性化される
信号は、前記したトランスファゲート信号ＤＡＴＧ、主
センスアンプの活性化信号等のように、１回の読み出し
又は書き込みサイクル内で等間隔に４回活性化されるよ
うな信号のタイミングを作るのに適している。
信号は、前記したトランスファゲート信号ＤＡＴＧ、主
センスアンプの活性化信号等のように、１回の読み出し
又は書き込みサイクル内で等間隔に４回活性化されるよ
うな信号のタイミングを作るのに適している。
【００５５】また、図６に示すデコーダ回路の出力デコ
ード信号ＣＬＫ７８は、図７に示すように、内部チップ
イネーブル信号ＩＲＡＳＢが活性化されてから、内部ク
ロック信号ＩＣＬＫが７８回カウントされたときのみに
活性化される。
ード信号ＣＬＫ７８は、図７に示すように、内部チップ
イネーブル信号ＩＲＡＳＢが活性化されてから、内部ク
ロック信号ＩＣＬＫが７８回カウントされたときのみに
活性化される。
【００５６】このような１回の読み出し又は書き込みサ
イクルで、１回だけ活性化されるデコード信号は、ワー
ド線ＷＬの立ち上げ、及びリセットのタイミングを作る
のに適している。
イクルで、１回だけ活性化されるデコード信号は、ワー
ド線ＷＬの立ち上げ、及びリセットのタイミングを作る
のに適している。
【００５７】また、図１に示す構成のダイナミック型半
導体記憶装置においては、１回の読み出し及び書き込み
サイクルを、チップイネーブルが入力されてからワード
線がＨレベルに立ち上がるまで、４回のデータ読み出し
と再書き込み、データ読み出しが終了してから全ての回
路がリセットされるまでの３つの区間に分類される。
導体記憶装置においては、１回の読み出し及び書き込み
サイクルを、チップイネーブルが入力されてからワード
線がＨレベルに立ち上がるまで、４回のデータ読み出し
と再書き込み、データ読み出しが終了してから全ての回
路がリセットされるまでの３つの区間に分類される。
【００５８】チップイネーブルが入力されてからワード
線がＨレベルに立ち上がるまでに１０クロック、６４ビ
ットバースト出力なので、４回のデータ読み出しと再書
き込みに６４クロック、データ読み出しが終了してから
全ての回路がリセットされるまでに６クロック必要であ
ると仮定すると、図４に示すバイナリカウンタ１０２
は、８０進カウンタ、すなわち、ＩＣＬＫの入力を８０
回カウントすると出力が０にリセットされるカウンタを
用いればよいことになる。
線がＨレベルに立ち上がるまでに１０クロック、６４ビ
ットバースト出力なので、４回のデータ読み出しと再書
き込みに６４クロック、データ読み出しが終了してから
全ての回路がリセットされるまでに６クロック必要であ
ると仮定すると、図４に示すバイナリカウンタ１０２
は、８０進カウンタ、すなわち、ＩＣＬＫの入力を８０
回カウントすると出力が０にリセットされるカウンタを
用いればよいことになる。
【００５９】さらに、図１に示す構成で複数のバンクに
より構成されるダイナミック型半導体記憶装置における
内部タイミング発生回路の構成を図８にブロック図にて
示す。図８は、２バンク構成のときの例を示している
が、２バンク以上のときも同様の構成が可能である。
より構成されるダイナミック型半導体記憶装置における
内部タイミング発生回路の構成を図８にブロック図にて
示す。図８は、２バンク構成のときの例を示している
が、２バンク以上のときも同様の構成が可能である。
【００６０】複数のバンクにより構成される場合、図８
に示すように、クロックバッファ回路（ＣＬＫＢ）２０
１にバンクアドレスＢＡを入力し、バンクアドレス入力
に応じて各バンクを選択、活性化する内部チップイネー
ブル信号ＩＲＡＳＢＡ、ＩＲＡＳＢＢを出力する。
に示すように、クロックバッファ回路（ＣＬＫＢ）２０
１にバンクアドレスＢＡを入力し、バンクアドレス入力
に応じて各バンクを選択、活性化する内部チップイネー
ブル信号ＩＲＡＳＢＡ、ＩＲＡＳＢＢを出力する。
【００６１】また、図８に示すように、各バンク毎の内
部チップイネーブル信号ＩＲＡＳＢＡ、またはＩＲＡＳ
ＢＢをそのイネーブル信号としてバイナリカウンタ２０
２、２０３を各バンク毎に設ける。それぞれのバイナリ
カウンタ２０２、２０３の出力信号ＣＫ１Ａ〜ＣＫ６４
Ａ、またはＣＫ１Ｂ〜ＣＫ６４Ｂは、やはりバンク毎に
設けられたデコーダ２０４、２０５にそれぞれ入力さ
れ、各種タイミング信号を生成する。
部チップイネーブル信号ＩＲＡＳＢＡ、またはＩＲＡＳ
ＢＢをそのイネーブル信号としてバイナリカウンタ２０
２、２０３を各バンク毎に設ける。それぞれのバイナリ
カウンタ２０２、２０３の出力信号ＣＫ１Ａ〜ＣＫ６４
Ａ、またはＣＫ１Ｂ〜ＣＫ６４Ｂは、やはりバンク毎に
設けられたデコーダ２０４、２０５にそれぞれ入力さ
れ、各種タイミング信号を生成する。
【００６２】図９に、図８に示した内部タイミング発生
回路のタイミング波形図を示す。ここでは、チップイネ
ーブル信号ＣＥＢが入力されてから、外部クロック信号
ＣＬＫが１０クロック入力されたタイミングで、ワード
線ＷＬが立ち上がり、１２クロック入力されたタイミン
グから読み出しデータが出力されると仮定する。
回路のタイミング波形図を示す。ここでは、チップイネ
ーブル信号ＣＥＢが入力されてから、外部クロック信号
ＣＬＫが１０クロック入力されたタイミングで、ワード
線ＷＬが立ち上がり、１２クロック入力されたタイミン
グから読み出しデータが出力されると仮定する。
【００６３】外部チップイネーブル信号ＣＥＢ及びバン
クアドレス信号ＢＡが、図９のＣＬＫ＝０のタイミング
で入力されると、バンクアドレス信号ＢＡに応じて内部
チップイネーブル信号が活性化される。
クアドレス信号ＢＡが、図９のＣＬＫ＝０のタイミング
で入力されると、バンクアドレス信号ＢＡに応じて内部
チップイネーブル信号が活性化される。
【００６４】図９では、ＣＬＫ＝０のタイミングでバン
クアドレス信号ＢＡはバンクＡに対応するアドレス信号
が入力されているので、外部クロック信号ＣＬＫの立ち
上がりエッジのタイミングで内部チップイネーブル信号
ＩＲＡＳＢＡが立ち下がり、バンクＡが選択される。内
部チップイネーブル信号ＩＲＡＳＢＡが立ち下がると、
バンクＡのバイナリカウンタが活性化され、内部クロッ
ク信号ＩＣＬＫのカウントを開始する。
クアドレス信号ＢＡはバンクＡに対応するアドレス信号
が入力されているので、外部クロック信号ＣＬＫの立ち
上がりエッジのタイミングで内部チップイネーブル信号
ＩＲＡＳＢＡが立ち下がり、バンクＡが選択される。内
部チップイネーブル信号ＩＲＡＳＢＡが立ち下がると、
バンクＡのバイナリカウンタが活性化され、内部クロッ
ク信号ＩＣＬＫのカウントを開始する。
【００６５】外部チップイネーブル信号ＣＥＢが入力さ
れてから、外部クロック信号ＣＬＫが１２クロック入力
されたとき、すなわち、バンクＡのバイナリカウンタが
内部クロック信号ＩＣＬＫを１２個カウントしたとき、
バンクＡの図示されない外部から入力されたアドレスに
対応する読み出しデータの出力が開始される。
れてから、外部クロック信号ＣＬＫが１２クロック入力
されたとき、すなわち、バンクＡのバイナリカウンタが
内部クロック信号ＩＣＬＫを１２個カウントしたとき、
バンクＡの図示されない外部から入力されたアドレスに
対応する読み出しデータの出力が開始される。
【００６６】このデータ出力は、６４ビット、すなわち
バンクＡのバイナリカウンタが内部クロック信号ＩＣＬ
Ｋを７５個カウントするまで継続される。
バンクＡのバイナリカウンタが内部クロック信号ＩＣＬ
Ｋを７５個カウントするまで継続される。
【００６７】バンクＡのバイナリカウンタが、内部クロ
ックＩＣＬＫを７９個カウントすると、内部チップイネ
ーブル信号ＩＲＡＳＢＡが立ち上がり、バンクＡのバイ
ナリカウンタ及びバンクＡの全ての回路がリセットさ
れ、バンクＡはスタンバイ状態になる。
ックＩＣＬＫを７９個カウントすると、内部チップイネ
ーブル信号ＩＲＡＳＢＡが立ち上がり、バンクＡのバイ
ナリカウンタ及びバンクＡの全ての回路がリセットさ
れ、バンクＡはスタンバイ状態になる。
【００６８】また、図９のＣＬＫ＝６４のタイミング
で、外部チップイネーブル信号ＣＥＢ及び、バンクＢに
対応するバンクアドレスＢＡを、図９に示すタイミング
で入力すると、バンクＢの内部チップイネーブル信号Ｉ
ＲＡＳＢＢが立ち下がり、バンクＢのバイナリカウンタ
が、内部クロック信号ＩＣＬＫのカウンタを開始する。
すると、バンクＢの出力データは、ＣＬＫ＝６４から外
部クロック信号が１２クロック入力された後、すなわち
ＣＬＫ＝７６から図に示すように出力を開始する。
で、外部チップイネーブル信号ＣＥＢ及び、バンクＢに
対応するバンクアドレスＢＡを、図９に示すタイミング
で入力すると、バンクＢの内部チップイネーブル信号Ｉ
ＲＡＳＢＢが立ち下がり、バンクＢのバイナリカウンタ
が、内部クロック信号ＩＣＬＫのカウンタを開始する。
すると、バンクＢの出力データは、ＣＬＫ＝６４から外
部クロック信号が１２クロック入力された後、すなわち
ＣＬＫ＝７６から図に示すように出力を開始する。
【００６９】従って、上記したように、外部チップイネ
ーブル信号ＣＥＢ、外部クロック信号ＣＬＫ、及びバン
クアドレス信号ＢＡを、図９に示すタイミングで入力す
ることにより、６４ビット単位で６４ビット以上の長さ
のバーストデータ出力を、連続に行うことが可能とな
る。
ーブル信号ＣＥＢ、外部クロック信号ＣＬＫ、及びバン
クアドレス信号ＢＡを、図９に示すタイミングで入力す
ることにより、６４ビット単位で６４ビット以上の長さ
のバーストデータ出力を、連続に行うことが可能とな
る。
【００７０】このとき、バンク毎にバイナリカウンタ、
デコーダ、及び各種タイミング発生回路を設け、それぞ
れを独立に動作させることができるので、センスアンプ
活性化、データバスの競合等の不都合は起こらない。
デコーダ、及び各種タイミング発生回路を設け、それぞ
れを独立に動作させることができるので、センスアンプ
活性化、データバスの競合等の不都合は起こらない。
【００７１】次に、本発明の第２の実施の形態に係る、
ダイナミック型半導体記憶装置の内部タイミング発生回
路を、図面を参照して説明する。
ダイナミック型半導体記憶装置の内部タイミング発生回
路を、図面を参照して説明する。
【００７２】図１０は、本発明の第２の実施の形態に係
るダイナミック型半導体記憶装置の、内部タイミング発
生回路のブロック図を示す。図１０は、バンク数が２の
場合を示しているが、バンク数が２以上の場合にも同様
の構成が可能である。
るダイナミック型半導体記憶装置の、内部タイミング発
生回路のブロック図を示す。図１０は、バンク数が２の
場合を示しているが、バンク数が２以上の場合にも同様
の構成が可能である。
【００７３】前記したように、１回の６４ビットバース
ト読み出しサイクルは、ワード線がＨレベルに立ち上が
るまでの１０クロックサイクル、４回のデータ読み出し
と再書き込みを行う６４クロックサイクル、及びリセッ
トにかかる６クロックサイクルの３つの区間に分類され
る。
ト読み出しサイクルは、ワード線がＨレベルに立ち上が
るまでの１０クロックサイクル、４回のデータ読み出し
と再書き込みを行う６４クロックサイクル、及びリセッ
トにかかる６クロックサイクルの３つの区間に分類され
る。
【００７４】図１０の構成では、これら３つの区間毎に
別々のバイナリカウンタを設けている。すなわち、ワー
ド線がＨレベルに立ち上がるまでは１０進カウンタ（３
０４、３０５）が動作し、６４ビットバースト読み出し
及び再書き込みの間は６４進カウンタが動作し、リセッ
トにかかる６クロックサイクルは、６進カウンタ（３０
７、３０８）が動作する。ここで、一度に複数バンクの
データの読み書き動作は行わないので、６４進カウンタ
は各バンクで共通に１台用意すればよく、１０進カウン
タ及び６進カウンタのみ各バンク毎に１台ずつ用意すれ
ばよい。従って、最も面積の大きくなる６４進カウンタ
３０６を共有することができるので、バンク数が増えた
ときにチップ面積の縮小を行うことができる。
別々のバイナリカウンタを設けている。すなわち、ワー
ド線がＨレベルに立ち上がるまでは１０進カウンタ（３
０４、３０５）が動作し、６４ビットバースト読み出し
及び再書き込みの間は６４進カウンタが動作し、リセッ
トにかかる６クロックサイクルは、６進カウンタ（３０
７、３０８）が動作する。ここで、一度に複数バンクの
データの読み書き動作は行わないので、６４進カウンタ
は各バンクで共通に１台用意すればよく、１０進カウン
タ及び６進カウンタのみ各バンク毎に１台ずつ用意すれ
ばよい。従って、最も面積の大きくなる６４進カウンタ
３０６を共有することができるので、バンク数が増えた
ときにチップ面積の縮小を行うことができる。
【００７５】以下に、図１１に示すタイミング波形図を
参照しながら、図１０の回路の動作を詳細に説明する。
参照しながら、図１０の回路の動作を詳細に説明する。
【００７６】はじめに、内部クロックＩＣＬＫ＝０の立
ち上がりエッジで、チップイネーブル信号ＣＥＢ、バー
ストアドレスＢＡをチップ内部に取り込む。例えば、バ
ーストアドレスＢＡがバンクＡに対応するアドレスだっ
たと仮定すると、バンクＡの内部チップイネーブル信号
ＩＲＡＳＢＡがＬレベルに立ち下がり、バンクＡの１０
進カウンタ３０４が図に示すようにクロックのカウント
を開始する。
ち上がりエッジで、チップイネーブル信号ＣＥＢ、バー
ストアドレスＢＡをチップ内部に取り込む。例えば、バ
ーストアドレスＢＡがバンクＡに対応するアドレスだっ
たと仮定すると、バンクＡの内部チップイネーブル信号
ＩＲＡＳＢＡがＬレベルに立ち下がり、バンクＡの１０
進カウンタ３０４が図に示すようにクロックのカウント
を開始する。
【００７７】次に、内部クロックＩＣＬＫ＝１０の立ち
上がりエッジで、バンクＡの１０進カウンタ３０４の桁
上げ信号であるＳＣＬＫ１０Ａが活性化され、６４進カ
ウンタが図に示すように内部クロックＩＣＬＫのカウン
トを開始し、それと同時に１０進カウンタはリセットさ
れる。
上がりエッジで、バンクＡの１０進カウンタ３０４の桁
上げ信号であるＳＣＬＫ１０Ａが活性化され、６４進カ
ウンタが図に示すように内部クロックＩＣＬＫのカウン
トを開始し、それと同時に１０進カウンタはリセットさ
れる。
【００７８】次に、内部クロックＩＣＬＫ＝７４の立ち
上がりエッジで、６４進カウンタ３０６の桁上げ信号で
あるＣＬＫ６４が活性化され、バンクＡの６進カウンタ
３０７が図に示すように内部クロックＩＣＬＫのカウン
トを開始する。バンクＡの６進カウンタ３０７が内部ク
ロックＩＣＬＫを６回カウントすると、内部チップイネ
ーブル信号ＩＲＡＳＢＡがＨレベルに立ち上がり、バン
クＡの全ての回路がリセットされ、１回の読み出し又は
書き込みサイクルが終了する。
上がりエッジで、６４進カウンタ３０６の桁上げ信号で
あるＣＬＫ６４が活性化され、バンクＡの６進カウンタ
３０７が図に示すように内部クロックＩＣＬＫのカウン
トを開始する。バンクＡの６進カウンタ３０７が内部ク
ロックＩＣＬＫを６回カウントすると、内部チップイネ
ーブル信号ＩＲＡＳＢＡがＨレベルに立ち上がり、バン
クＡの全ての回路がリセットされ、１回の読み出し又は
書き込みサイクルが終了する。
【００７９】ここで、１０進カウンタ３０４の出力は、
アドレスの取り込み、ワード線の活性化等のタイミング
の作成に用い、６４進カウンタの出力３０６は、センス
アンプ制御信号、データ出力等のタイミングの作成に用
い、６進カウンタ３０７の出力は、ワード線のリセッ
ト、センスアンプのリセット等のタイミングの作成に用
いられる。
アドレスの取り込み、ワード線の活性化等のタイミング
の作成に用い、６４進カウンタの出力３０６は、センス
アンプ制御信号、データ出力等のタイミングの作成に用
い、６進カウンタ３０７の出力は、ワード線のリセッ
ト、センスアンプのリセット等のタイミングの作成に用
いられる。
【００８０】さらに、図１１に示すように、内部クロッ
クＩＣＬＫ＝６４の立ち上がりエッジで、チップイネー
ブル信号ＣＥＢ及びバンクＢに対応するバンクアドレス
ＢＡを入力すると、図に示すタイミングで、バンクＢの
１０進カウンタ３０５が動作する。バンクＢの１０進カ
ウンタ３０５は、内部クロックＩＣＬＫ＝７４の立ち上
がりエッジで桁上げ信号ＳＣＬＫ１０Ｂを活性化し、こ
の信号を受けて、図に示すように、６４進カウンタ３０
６が再び０からのカウントを開始する。従って、図に示
すように、バンクＡの６４ビットバーストデータ出力と
バンクＢの６４ビットバーストデータ出力とを、間断な
く行うことが可能となる。
クＩＣＬＫ＝６４の立ち上がりエッジで、チップイネー
ブル信号ＣＥＢ及びバンクＢに対応するバンクアドレス
ＢＡを入力すると、図に示すタイミングで、バンクＢの
１０進カウンタ３０５が動作する。バンクＢの１０進カ
ウンタ３０５は、内部クロックＩＣＬＫ＝７４の立ち上
がりエッジで桁上げ信号ＳＣＬＫ１０Ｂを活性化し、こ
の信号を受けて、図に示すように、６４進カウンタ３０
６が再び０からのカウントを開始する。従って、図に示
すように、バンクＡの６４ビットバーストデータ出力と
バンクＢの６４ビットバーストデータ出力とを、間断な
く行うことが可能となる。
【００８１】次に、本発明の第３の実施の形態に係る、
ダイナミック型半導体記憶装置の内部タイミング発生回
路を、図面を参照して説明する。
ダイナミック型半導体記憶装置の内部タイミング発生回
路を、図面を参照して説明する。
【００８２】図１２は、本発明の第３の実施の形態に係
るダイナミック型半導体記憶装置の、内部タイミング発
生回路のブロック図を示す。
るダイナミック型半導体記憶装置の、内部タイミング発
生回路のブロック図を示す。
【００８３】図１に示したように、副センスアンプＳＳ
Ａが４組の副ビット線対を共通しているため、１回の読
み出し及び書き込み動作においてトランスファゲート信
号ＳＧ０〜ＳＧ３を時分割で順次切り替えて合計４回の
センス動作及び再書き込み動作を行い、さらにこの動作
を１６台の副センスアンプについて同時に行い、１６個
の読み出しデータを同時に一旦主センスアンプＭＳＡに
読み出してから、シフトレジスタの出力信号であるＹＳ
Ｗ０〜ＹＳＷ１５を順次切り替えて、１６個のデータを
シリアルにデータバスＲＷＢ、／ＲＷＢを通してデータ
出力バッファに転送することで６４ビットバーストデー
タ出力を実現している。
Ａが４組の副ビット線対を共通しているため、１回の読
み出し及び書き込み動作においてトランスファゲート信
号ＳＧ０〜ＳＧ３を時分割で順次切り替えて合計４回の
センス動作及び再書き込み動作を行い、さらにこの動作
を１６台の副センスアンプについて同時に行い、１６個
の読み出しデータを同時に一旦主センスアンプＭＳＡに
読み出してから、シフトレジスタの出力信号であるＹＳ
Ｗ０〜ＹＳＷ１５を順次切り替えて、１６個のデータを
シリアルにデータバスＲＷＢ、／ＲＷＢを通してデータ
出力バッファに転送することで６４ビットバーストデー
タ出力を実現している。
【００８４】６４ビットバーストデータ書き込みにおい
ては、上記の理由により、入力データがシリアルにデー
タバスＲＷＢ、／ＲＷＢを通して該当するデータラッチ
に格納され、はじめの１６個のデータがデータラッチに
そろってから、データラッチと主センスアンプＭＳＡと
を接続するトランスファゲート信号ＤＡＴＧを活性化さ
せ、データラッチに格納された１６個の書き込みデータ
を一斉に主センスアンプＭＳＡに転送する必要がある。
ては、上記の理由により、入力データがシリアルにデー
タバスＲＷＢ、／ＲＷＢを通して該当するデータラッチ
に格納され、はじめの１６個のデータがデータラッチに
そろってから、データラッチと主センスアンプＭＳＡと
を接続するトランスファゲート信号ＤＡＴＧを活性化さ
せ、データラッチに格納された１６個の書き込みデータ
を一斉に主センスアンプＭＳＡに転送する必要がある。
【００８５】従って、トランスファゲート信号ＤＡＴＧ
を活性化させるタイミングは、書き込みサイクル時に１
６ビットのデータがデータラッチに揃うまで遅らせる必
要があり、読み出しサイクル時にもこのタイミングを用
いると、不要にアクセス時間を遅らせる要因になる。
を活性化させるタイミングは、書き込みサイクル時に１
６ビットのデータがデータラッチに揃うまで遅らせる必
要があり、読み出しサイクル時にもこのタイミングを用
いると、不要にアクセス時間を遅らせる要因になる。
【００８６】一方、トランスファゲート信号ＤＡＴＧを
読み出し時にはタイミングを早めると、センスアンプの
活性化信号等のタイミングもそれに合わせて変更する必
要があり、各種タイミング発生回路の面積が大きくな
る。
読み出し時にはタイミングを早めると、センスアンプの
活性化信号等のタイミングもそれに合わせて変更する必
要があり、各種タイミング発生回路の面積が大きくな
る。
【００８７】図１２に示す本発明の第３の実施の形態に
おいては、ワード線の活性化等のタイミングを作る１０
進カウンタ４０４、４０５から２種類の出力を１つのセ
レクタ回路４０６、４０７の入力とし、そのセレクタ回
路４０６、４０７のセレクト信号を、書き込み動作時に
活性化される書き込みモード信号ＷＭＡとし、セレクタ
の出力をＤＡＴＧ等の活性化のタイミングを作る６４進
カウンタ４０８の入力信号とすることで、ＤＡＴＧ等の
活性化のタイミングを読み出しサイクル時と書き込みサ
イクル時とで変化させている。
おいては、ワード線の活性化等のタイミングを作る１０
進カウンタ４０４、４０５から２種類の出力を１つのセ
レクタ回路４０６、４０７の入力とし、そのセレクタ回
路４０６、４０７のセレクト信号を、書き込み動作時に
活性化される書き込みモード信号ＷＭＡとし、セレクタ
の出力をＤＡＴＧ等の活性化のタイミングを作る６４進
カウンタ４０８の入力信号とすることで、ＤＡＴＧ等の
活性化のタイミングを読み出しサイクル時と書き込みサ
イクル時とで変化させている。
【００８８】以下で、図１３に示すタイミング波形図を
参照しながら、図１２に示した回路の動作について詳細
に説明する。
参照しながら、図１２に示した回路の動作について詳細
に説明する。
【００８９】はじめにバンクＡの書き込み動作時、すな
わち書き込みモード信号ＷＭＡがＨレベルに活性化され
ているとき、図１２に示すセレクタ回路４０６は上側の
入力、すなわちＳＣＬＫ１４Ａを選択し、セレクタ回路
４０６の出力とする。
わち書き込みモード信号ＷＭＡがＨレベルに活性化され
ているとき、図１２に示すセレクタ回路４０６は上側の
入力、すなわちＳＣＬＫ１４Ａを選択し、セレクタ回路
４０６の出力とする。
【００９０】従って、図１３の内部クロックＩＣＬＫ＝
１４のタイミングから６４進カウンタ４０８は動作し始
める。図に示すように、データ入力からデータバスＲＷ
Ｂ、／ＲＷＢにデータを転送するのに１クロック、デー
タバスＲＷＢ、／ＲＷＢからデータラッチＤＡＬ、／Ｄ
ＡＬにデータを転送するのに１クロックの時間がかかる
と仮定すると、トランスファゲート信号ＤＡＴＧのタイ
ミングは、例えば図示のように６４進カウンタ４０８の
出力が３のタイミングでＨレベルに立ち上げ、５のタイ
ミングでＬレベルに立ち下げるようにすれば始めの１６
ビットのデータが一斉にメインセンスアンプＭＳＡに転
送できる。
１４のタイミングから６４進カウンタ４０８は動作し始
める。図に示すように、データ入力からデータバスＲＷ
Ｂ、／ＲＷＢにデータを転送するのに１クロック、デー
タバスＲＷＢ、／ＲＷＢからデータラッチＤＡＬ、／Ｄ
ＡＬにデータを転送するのに１クロックの時間がかかる
と仮定すると、トランスファゲート信号ＤＡＴＧのタイ
ミングは、例えば図示のように６４進カウンタ４０８の
出力が３のタイミングでＨレベルに立ち上げ、５のタイ
ミングでＬレベルに立ち下げるようにすれば始めの１６
ビットのデータが一斉にメインセンスアンプＭＳＡに転
送できる。
【００９１】これに対して、バンクＡの読み出し動作
時、すなわち書き込みモード信号ＷＭＡがＬレベルに非
活性化されているとき、図１２に示すセレクタ回路４０
６は下側の入力、すなわちＳＣＬＫ５Ａを選択し、セレ
クタ回路４０６の出力とする。
時、すなわち書き込みモード信号ＷＭＡがＬレベルに非
活性化されているとき、図１２に示すセレクタ回路４０
６は下側の入力、すなわちＳＣＬＫ５Ａを選択し、セレ
クタ回路４０６の出力とする。
【００９２】従って、図１３の内部クロックＩＣＬＫ＝
５のタイミングから６４進カウンタ４０８は動作し始め
る。このとき、書き込み動作時と同様にトランスファゲ
ート信号ＤＡＴＧを６４進カウンタの出力が３のタイミ
ングでＨレベルに立ち上げ、５のタイミングでＬレベル
に立ち下げることにより、内部クロックＩＣＬＫ＝１０
のタイミングからデータ出力が始まり、アクセス時間の
高速化が実現できる。
５のタイミングから６４進カウンタ４０８は動作し始め
る。このとき、書き込み動作時と同様にトランスファゲ
ート信号ＤＡＴＧを６４進カウンタの出力が３のタイミ
ングでＨレベルに立ち上げ、５のタイミングでＬレベル
に立ち下げることにより、内部クロックＩＣＬＫ＝１０
のタイミングからデータ出力が始まり、アクセス時間の
高速化が実現できる。
【００９３】
【発明の効果】以上説明したように、本発明によれば、
複数のビット線対を１台のセンスアンプで共有し、時分
割でこれらのビット線を切り替えて順次動作させ、複数
ビットのバースト読み出し及び書き込み動作を行う、多
バンク構成のダイナミック型半導体記憶装置において、
チップ面積の増加を抑えつつ、バースト読み出しサイク
ル又は書き込みサイクル間の無駄な時間をなくすことが
でき、実質上のデータ転送レートを向上することができ
る。
複数のビット線対を１台のセンスアンプで共有し、時分
割でこれらのビット線を切り替えて順次動作させ、複数
ビットのバースト読み出し及び書き込み動作を行う、多
バンク構成のダイナミック型半導体記憶装置において、
チップ面積の増加を抑えつつ、バースト読み出しサイク
ル又は書き込みサイクル間の無駄な時間をなくすことが
でき、実質上のデータ転送レートを向上することができ
る。
【図１】本発明の第１の実施の形態のアレイ及びデータ
バス構成を示す回路図である。
バス構成を示す回路図である。
【図２】本発明の第１の実施の形態のアレイ及びデータ
バスの読み出し動作時のタイミング波形図である。
バスの読み出し動作時のタイミング波形図である。
【図３】本発明の第１の実施の形態のアレイ及びデータ
バスの書き込み動作時のタイミング波形図である。
バスの書き込み動作時のタイミング波形図である。
【図４】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図５】本発明の第１の実施の形態のタイミング波形図
である。
である。
【図６】本発明の第１の実施の形態の構成を示すデコー
ダ部の回路図である。
ダ部の回路図である。
【図７】本発明の第１の実施の形態の構成を示すデコー
ダ部のタイミング波形図である。
ダ部のタイミング波形図である。
【図８】本発明の第１の実施の形態の構成を示す多バン
ク構成のブロック図である。
ク構成のブロック図である。
【図９】本発明の第１の実施の形態の構成を示す多バン
ク構成のタイミング波形図である。
ク構成のタイミング波形図である。
【図１０】本発明の第２の実施の形態の構成を示すブロ
ック図である。
ック図である。
【図１１】本発明の第２の実施の形態のタイミング波形
図である。
図である。
【図１２】本発明の第３の実施の形態の構成を示すブロ
ック図である。
ック図である。
【図１３】本発明の第３の実施の形態の構成を示すタイ
ミング波形図である。
ミング波形図である。
【図１４】従来例の構成を示すブロック図である。
【図１５】従来例の構成を示す回路図である。
【図１６】従来例の構成の一部を示す回路図である。
【図１７】従来例の構成の一部のタイミング波形図であ
る。
る。
ＢＡ バーストアドレス信号 ＣＥＢ チップイネーブル信号 ＣＬＫ 外部クロック信号 ＤＡＭＰ データアンプ ＤＡＴＧ トランスファゲート信号 ＩＣＬＫ 内部クロック信号 ＩＲＡＳＢＡ、ＩＲＡＳＢＢ 内部チップイネーブル信
号 ＭＢＬ、／ＭＢＬ 主ビット線 ＭＳＡ 主センスアンプ ＲＷＢ、／ＲＷＢ データバス ＳＢＬ０、／ＳＢＬ０〜ＳＢＬ３、／ＳＢＬ３ 副ビッ
ト線 ＳＧ０〜ＳＧ３ トランスファゲート信号 ＳＳＡ 副センスアンプ ＷＬ ワード線 ＷＭＡ 書き込みモード信号 １１ データラッチ １２ シフトレジスタ １０１ クロックバッファ回路 １０２ バイナリカウンタ １０３ デコーダ回路 ２０１ クロックバッファ回路 ２０２、２０３ バイナリカウンタ ２０４、２０５ デコーダ回路 ３０４、３０５、４０４、４０５ １０進カウンタ ３０６、４０８ ６４進カウンタ ３０７、３０８、４０９、４１０ ６進カウンタ ３０９、４１１ デコーダ回路 ４０６、４０７ セレクタ回路
号 ＭＢＬ、／ＭＢＬ 主ビット線 ＭＳＡ 主センスアンプ ＲＷＢ、／ＲＷＢ データバス ＳＢＬ０、／ＳＢＬ０〜ＳＢＬ３、／ＳＢＬ３ 副ビッ
ト線 ＳＧ０〜ＳＧ３ トランスファゲート信号 ＳＳＡ 副センスアンプ ＷＬ ワード線 ＷＭＡ 書き込みモード信号 １１ データラッチ １２ シフトレジスタ １０１ クロックバッファ回路 １０２ バイナリカウンタ １０３ デコーダ回路 ２０１ クロックバッファ回路 ２０２、２０３ バイナリカウンタ ２０４、２０５ デコーダ回路 ３０４、３０５、４０４、４０５ １０進カウンタ ３０６、４０８ ６４進カウンタ ３０７、３０８、４０９、４１０ ６進カウンタ ３０９、４１１ デコーダ回路 ４０６、４０７ セレクタ回路
Claims (2)
- 【請求項１】独立して動作する複数のブロックに分割さ
れたメモリセルアレイと、 分割された前記各ブロックに対応して設けられた複数の
センスアンプと、 前記メモリセルアレイの各ワード線を駆動する複数のワ
ードドライバと、 を含み、 前記各ブロックを構成するメモリセルアレイに接続され
た複数のビット線を順次切り替えて複数ビットのバース
ト読み出し及び書き込みを行う複数バンク構成のダイナ
ミック型半導体記憶装置において、 前記ダイナミック型半導体記憶装置に入力されるクロッ
クを入力して該クロックをカウントし内部信号のタイミ
ングを発生させるカウンタが、前記各バンク毎に設けら
れ第１及び第３のカウンタと、前記各バンクに共通に設
けられる第２のカウンタと、に分割されており、前記第１のカウンタは、前記クロックをカウントし、そ
の出力信号はアドレスの取り込みタイミング又は前記各
ワード線の活性化タイミングの生成に用いられ、 前記第２のカウンタは、前記第１のカウンタの桁上げ信
号が入力されることで前記クロックのカウントを開始
し、カウント結果をバイナリ出力として出力し、 前記第２のカウンタからバイナリ出力される複数のクロ
ック信号がデコーダでデコードされて、前記センスアン
プの活性化タイミング又はデータの出力タイミングの生
成に用いられ 、 前記第３のカウンタは、前記第２のカウンタの桁上げ信
号が入力されることで前記クロックのカウントを開始
し、その出力信号は、前記ワード線のリセットタイミン
グ又は前記センスアンプのリセットタイミングの生成に
用いられる構成とされてなる、ことを特徴とするダイナ
ミック型半導体記憶装置。 - 【請求項２】独立して動作する複数のブロックに分割さ
れたメモリセルアレイと、 分割された前記各ブロックに対応して設けられた複数の
センスアンプと、 前記メモリセルアレイの各ワード線を駆動する複数のワ
ードドライバと、 を含み、 前記各ブロックを構成するメモリセルアレイに接続され
た複数のビット線を順次切り替えて複数ビットのバース
ト読み出し及び書き込みを行う複数バンク構成のダイナ
ミック型半導体記憶装置において、 前記ダイナミック型半導体記憶装置に入力されるクロッ
クを入力して該クロックをカウントし内部信号のタイミ
ングを発生させるカウンタが、前記各バンク毎に設けら
れ第１及び第３のカウンタと、前記各バンクに共通に設
けられる第２のカウンタと、に分割されており、 前記第１のカウンタは、前記クロックをカウントし、そ
の出力信号はアドレスの取り込みタイミング又は前記各
ワード線の活性化タイミングの生成に用いられ、 前記第１のカウンタは、第１及び第２の桁上げ信号を出
力し、前記第１のカウンタから出力される前記第１及び第２の
桁上げ信号を入力し、 書き込みモード信号に基づいて前
記第１及び第２の桁上げ信号のいずれか一方を出力し、
前記第２のカウンタの入力として供給するセレクタ回路
を前記各バンク毎に備え、 前記第２のカウンタは、前記セレクタ回路で選択出力さ
れる前記第１及び第２の桁上げ信号の一方が入力される
ことで前記クロックのカウントを開始し、カウント結果
をバイナリ出力として出力し、前記第２のカウンタから
バイナリ出力される複数のクロック信号がデコーダでデ
コードされて、前記センスアンプの活性化タイミング又
はデータの出力タイミングの生成に用いられ 、前記第３のカウンタは、前記第２のカウンタの桁上げ信
号が入力されることで前記クロックのカウントを開始
し、その出力信号は、前記ワード線のリセットタイミン
グ又は前記センスアンプのリセットタイミングの生成に
用いられる構成とさ れてなる、ことを特徴とするダイナ
ミック型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12303997A JP3317187B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体記憶装置 |
| US09/065,280 US6038184A (en) | 1997-04-25 | 1998-04-23 | Semiconductor memory device having internal timing generator shared between data read/write and burst access |
| KR1019980014849A KR100282234B1 (ko) | 1997-04-25 | 1998-04-25 | 데이터 읽기/기재와 버스트 액세스 사이에 공유된 내부 타이밍 제너레이터를 구비한 반도체 메모리장치 |
| CN98101732A CN1200546A (zh) | 1997-04-25 | 1998-04-27 | 一种半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12303997A JP3317187B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10302462A JPH10302462A (ja) | 1998-11-13 |
| JP3317187B2 true JP3317187B2 (ja) | 2002-08-26 |
Family
ID=14850703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12303997A Expired - Fee Related JP3317187B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6038184A (ja) |
| JP (1) | JP3317187B2 (ja) |
| KR (1) | KR100282234B1 (ja) |
| CN (1) | CN1200546A (ja) |
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| US6629274B1 (en) * | 1999-12-21 | 2003-09-30 | Intel Corporation | Method and apparatus to structurally detect random defects that impact AC I/O timings in an input/output buffer |
| US6557090B2 (en) * | 2001-03-09 | 2003-04-29 | Micron Technology, Inc. | Column address path circuit and method for memory devices having a burst access mode |
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| US6560146B2 (en) * | 2001-09-17 | 2003-05-06 | Sandisk Corporation | Dynamic column block selection |
| US6985388B2 (en) | 2001-09-17 | 2006-01-10 | Sandisk Corporation | Dynamic column block selection |
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| US20110002169A1 (en) | 2009-07-06 | 2011-01-06 | Yan Li | Bad Column Management with Bit Information in Non-Volatile Memory Systems |
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| US9224502B1 (en) | 2015-01-14 | 2015-12-29 | Sandisk Technologies Inc. | Techniques for detection and treating memory hole to local interconnect marginality defects |
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| US9564219B2 (en) | 2015-04-08 | 2017-02-07 | Sandisk Technologies Llc | Current based detection and recording of memory hole-interconnect spacing defects |
| CN112712834A (zh) * | 2019-10-25 | 2021-04-27 | 长鑫存储技术(上海)有限公司 | 写操作电路、半导体存储器和写操作方法 |
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|---|---|---|---|---|
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| JP2938706B2 (ja) * | 1992-04-27 | 1999-08-25 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JPH0636560A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3099931B2 (ja) * | 1993-09-29 | 2000-10-16 | 株式会社東芝 | 半導体装置 |
| JP3080829B2 (ja) * | 1994-02-17 | 2000-08-28 | 株式会社東芝 | カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム |
| JP4014669B2 (ja) * | 1996-04-22 | 2007-11-28 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
-
1997
- 1997-04-25 JP JP12303997A patent/JP3317187B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-23 US US09/065,280 patent/US6038184A/en not_active Expired - Fee Related
- 1998-04-25 KR KR1019980014849A patent/KR100282234B1/ko not_active IP Right Cessation
- 1998-04-27 CN CN98101732A patent/CN1200546A/zh active Pending
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