JPH05325560A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05325560A JPH05325560A JP4080139A JP8013992A JPH05325560A JP H05325560 A JPH05325560 A JP H05325560A JP 4080139 A JP4080139 A JP 4080139A JP 8013992 A JP8013992 A JP 8013992A JP H05325560 A JPH05325560 A JP H05325560A
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- JP
- Japan
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- signal
- address
- transistor
- control circuit
- emitter
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Abstract
(57)【要約】
【目的】アドレスアクセスタイムを短縮すると共に消費
電力を低減する。 【構成】ワードアドレス入力制御回路２及びディジット
アドレス入力制御回路５の単位回路２１の出力部２４を
高駆動能力化し、これらによりワード・デコーダ３及び
ディジット・デコーダ６を直接駆動する。
電力を低減する。 【構成】ワードアドレス入力制御回路２及びディジット
アドレス入力制御回路５の単位回路２１の出力部２４を
高駆動能力化し、これらによりワード・デコーダ３及び
ディジット・デコーダ６を直接駆動する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に論理回路とＲＡＭ部とが集積されたいわゆる論
理回路付ＲＡＭ型の半導体集積回路に関する。
し、特に論理回路とＲＡＭ部とが集積されたいわゆる論
理回路付ＲＡＭ型の半導体集積回路に関する。
【０００２】
【従来の技術】従来、ＲＡＭ型の半導体集積回路は、単
独で１チップ上に機能を構成しており、外部の論理回路
との入出力信号の受け渡しは非同期式であった。しか
し、ハードウェアの高性能化、高機能化が進むに伴い、
システム・サイクル・タイムの短縮化がますます要求さ
れてきた。そこでＲＡＭ型の半導体集積回路に於いて
は、ＲＡＭ部と論理回路とを１チップ上に集積し、配線
遅延の短縮をはかった論理回路付ＲＡＭが登場し、単一
のクロック信号によって入出力信号を制御する同期式Ｒ
ＡＭの採用が一般的になっている。この論理回路部に、
その制御用回路を搭載している。
独で１チップ上に機能を構成しており、外部の論理回路
との入出力信号の受け渡しは非同期式であった。しか
し、ハードウェアの高性能化、高機能化が進むに伴い、
システム・サイクル・タイムの短縮化がますます要求さ
れてきた。そこでＲＡＭ型の半導体集積回路に於いて
は、ＲＡＭ部と論理回路とを１チップ上に集積し、配線
遅延の短縮をはかった論理回路付ＲＡＭが登場し、単一
のクロック信号によって入出力信号を制御する同期式Ｒ
ＡＭの採用が一般的になっている。この論理回路部に、
その制御用回路を搭載している。
【０００３】図４は従来のこの種の半導体集積回路の一
例を示すブロック図である。
例を示すブロック図である。
【０００４】この半導体集積回路は、行方向，列方向に
配列された複数のメモリセル、選択レベルのときこの複
数のメモリセルのうちの所定の行のメモリセルを選択状
態とする複数のワード線ＷＬ、及び各列単位のメモリセ
ルと接続し選択状態のメモリセルのデータを伝達する複
数のディジット線ＤＬを備えたメモリセルアレイ１と、
所定のタイミングで外部からのワードアドレス信号ＡＤ
ｗを保持し出力するワードアドレス入力制御回路２ａ
と、このワードアドレス入力制御回路２ａの出力信号を
入力しこの出力信号と対応する正補２信号を出力するア
ドレス・バッファ回路１１ａと、このアドレスバッファ
回路１１ａの出力信号をデコードして複数のワード線Ｗ
Ｌのうちの所定のワード線を選択レベルとするワード・
デコーダ３及びワード・ドライバ４と、所定のタイミン
グで外部からのディジットアドレス信号ＡＤｄを保持し
出力するディジットアドレス入力制御回路５ａと、この
ディジットアドレス入力制御回路５ａの出力信号と対応
する正補２信号を出力するアドレス・バッファ回路１１
ｂと、このアドレス・バッファ回路１１ｂの出力信号を
デコードして複数のディジット線ＤＬのうちの所定のデ
ィジット線を選択するディジット・デコーダ６及びディ
ジット・ドライバ７と、メモリセルアレイ１の選択され
たメモリセルのデータを増幅し出力するセンス増幅回路
８及び出力回路９と、所定のタイミングで出力回路９の
信号を保持し外部へ出力する出力制御回路１０とを有す
る構成となっている。
配列された複数のメモリセル、選択レベルのときこの複
数のメモリセルのうちの所定の行のメモリセルを選択状
態とする複数のワード線ＷＬ、及び各列単位のメモリセ
ルと接続し選択状態のメモリセルのデータを伝達する複
数のディジット線ＤＬを備えたメモリセルアレイ１と、
所定のタイミングで外部からのワードアドレス信号ＡＤ
ｗを保持し出力するワードアドレス入力制御回路２ａ
と、このワードアドレス入力制御回路２ａの出力信号を
入力しこの出力信号と対応する正補２信号を出力するア
ドレス・バッファ回路１１ａと、このアドレスバッファ
回路１１ａの出力信号をデコードして複数のワード線Ｗ
Ｌのうちの所定のワード線を選択レベルとするワード・
デコーダ３及びワード・ドライバ４と、所定のタイミン
グで外部からのディジットアドレス信号ＡＤｄを保持し
出力するディジットアドレス入力制御回路５ａと、この
ディジットアドレス入力制御回路５ａの出力信号と対応
する正補２信号を出力するアドレス・バッファ回路１１
ｂと、このアドレス・バッファ回路１１ｂの出力信号を
デコードして複数のディジット線ＤＬのうちの所定のデ
ィジット線を選択するディジット・デコーダ６及びディ
ジット・ドライバ７と、メモリセルアレイ１の選択され
たメモリセルのデータを増幅し出力するセンス増幅回路
８及び出力回路９と、所定のタイミングで出力回路９の
信号を保持し外部へ出力する出力制御回路１０とを有す
る構成となっている。
【０００５】ワードアドレス入力制御回路２ａは、図５
に示すように、ワードアドレス信号ＡＤｗの各ビットＡ
Ｄｗｊとそれぞれ対応して設けられた単位回路２１ａを
備え、この各単位回路２１ａは、クロック信号ＣＫ，Ｃ
Ｋｂ（ＣＫの反転信号）に従って所定のタイミングでワ
ードアドレス信号ＡＤｗｊを保持するマスター部２２及
びスレーブ部２３と、このスレーブ部２３の出力信号を
出力（ＡＨ１）するトランジスタＱ１，抵抗Ｒ１から成
るエミッタホロァ型の出力部２４ａとを含んだ構成とな
っている（ＳＣ，ＳＦ，ＳＦｂ，Ｖｒ，Ｖｐ等は制御信
号，基準電圧等であり、本発明と直接関連しないのでそ
の説明は省略する）。
に示すように、ワードアドレス信号ＡＤｗの各ビットＡ
Ｄｗｊとそれぞれ対応して設けられた単位回路２１ａを
備え、この各単位回路２１ａは、クロック信号ＣＫ，Ｃ
Ｋｂ（ＣＫの反転信号）に従って所定のタイミングでワ
ードアドレス信号ＡＤｗｊを保持するマスター部２２及
びスレーブ部２３と、このスレーブ部２３の出力信号を
出力（ＡＨ１）するトランジスタＱ１，抵抗Ｒ１から成
るエミッタホロァ型の出力部２４ａとを含んだ構成とな
っている（ＳＣ，ＳＦ，ＳＦｂ，Ｖｒ，Ｖｐ等は制御信
号，基準電圧等であり、本発明と直接関連しないのでそ
の説明は省略する）。
【０００６】また、図６に示すように、アドレス・バッ
ファ１１ａ（アドレス信号を７ビット構成としている）
は、ワードアドレス入力制御回路２ａの出力信号の各ビ
ットとそれぞれ対応するＡＮＤゲートＧ１を備え、これ
ら各アンドゲートＧ１の出力する正補の２信号を出力す
る。これら正補の２信号はワイヤードアンド型のワード
・デコーダ３でデコードされてワード・ドライバ４に入
力され、ワードアドレス信号ＡＤｗで指定されたアドレ
スと対応する１本のワード線（ＷＬ）を選択レベルに駆
動する。ディジット系についても同様の構成となってい
る。
ファ１１ａ（アドレス信号を７ビット構成としている）
は、ワードアドレス入力制御回路２ａの出力信号の各ビ
ットとそれぞれ対応するＡＮＤゲートＧ１を備え、これ
ら各アンドゲートＧ１の出力する正補の２信号を出力す
る。これら正補の２信号はワイヤードアンド型のワード
・デコーダ３でデコードされてワード・ドライバ４に入
力され、ワードアドレス信号ＡＤｗで指定されたアドレ
スと対応する１本のワード線（ＷＬ）を選択レベルに駆
動する。ディジット系についても同様の構成となってい
る。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路では、ワードアドレス入力制御回路２ａ及びディジ
ットアドレス入力制御回路５ａの出力部２４ａがトラン
ジスタＱ１及び抵抗Ｒ１によるエミッタホロァ回路とな
っているため駆動能力が低く、アドレスバッファ１１
ａ，１１ｂによりワード・デコーダ３及びディジット・
デコーダ６を駆動する構成となっているので、その分ア
ドレスアクセスタイムが長くなりかつ消費電力が増大す
るという問題点があった。
回路では、ワードアドレス入力制御回路２ａ及びディジ
ットアドレス入力制御回路５ａの出力部２４ａがトラン
ジスタＱ１及び抵抗Ｒ１によるエミッタホロァ回路とな
っているため駆動能力が低く、アドレスバッファ１１
ａ，１１ｂによりワード・デコーダ３及びディジット・
デコーダ６を駆動する構成となっているので、その分ア
ドレスアクセスタイムが長くなりかつ消費電力が増大す
るという問題点があった。
【０００８】本発明の目的は、アドレスアクセスタイム
を短縮しかつ消費電力を低減することができる半導体集
積回路を提供することにある。
を短縮しかつ消費電力を低減することができる半導体集
積回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、複数のメモリセル、及び選択レベルのときこの複数
のメモリセルのうちの所定のメモリセルを選択状態とす
る複数のアドレス選択線を備え選択状態のメモリセルに
対してデータの書込み読出しを行うメモリセルアレイ
と、高駆動能力の出力部を備えアドレス信号を入力して
保持しこのアドレス信号と対応する正補の２信号を前記
出力部から出力するアドレス入力制御回路と、このアド
レス入力制御回路の出力信号をデコードして前記複数の
アドレス選択線のうちの所定のアドレス選択線を選択レ
ベルに駆動するアドレスデコード・ドライバ回路とを有
している。
は、複数のメモリセル、及び選択レベルのときこの複数
のメモリセルのうちの所定のメモリセルを選択状態とす
る複数のアドレス選択線を備え選択状態のメモリセルに
対してデータの書込み読出しを行うメモリセルアレイ
と、高駆動能力の出力部を備えアドレス信号を入力して
保持しこのアドレス信号と対応する正補の２信号を前記
出力部から出力するアドレス入力制御回路と、このアド
レス入力制御回路の出力信号をデコードして前記複数の
アドレス選択線のうちの所定のアドレス選択線を選択レ
ベルに駆動するアドレスデコード・ドライバ回路とを有
している。
【００１０】また、アドレス入力制御回路が、アドレス
信号を入力して保持しこのアドレス信号と対応する正補
の２信号を出力する信号保持部と、コレクタを第１の電
源端子と接続しベースに前記正補の２信号のうちの正の
信号を入力してエミッタからこの正の信号と同相の信号
を出力する第１のトランジスタ、コレクタを前記第１の
トランジスタのエミッタと接続しベースに前記正補の２
信号のうちの補の信号を入力しエミッタを第２の電源端
子と接続する第２のトランジスタ、コレクタを前記第１
の電源端子と接続しベースに前記正補の２信号のうちの
補の信号を入力してエミッタからこの補の信号と同相の
信号を出力する第３のトランジスタ、及びコレクタを前
記第３のトランジスタのエミッタと接続しベースに前記
正補の２信号のうちの正の信号を入力しエミッタを前記
第２の電源端子と接続する第４のトランジスタを備えた
出力部とを含んで構成される。
信号を入力して保持しこのアドレス信号と対応する正補
の２信号を出力する信号保持部と、コレクタを第１の電
源端子と接続しベースに前記正補の２信号のうちの正の
信号を入力してエミッタからこの正の信号と同相の信号
を出力する第１のトランジスタ、コレクタを前記第１の
トランジスタのエミッタと接続しベースに前記正補の２
信号のうちの補の信号を入力しエミッタを第２の電源端
子と接続する第２のトランジスタ、コレクタを前記第１
の電源端子と接続しベースに前記正補の２信号のうちの
補の信号を入力してエミッタからこの補の信号と同相の
信号を出力する第３のトランジスタ、及びコレクタを前
記第３のトランジスタのエミッタと接続しベースに前記
正補の２信号のうちの正の信号を入力しエミッタを前記
第２の電源端子と接続する第４のトランジスタを備えた
出力部とを含んで構成される。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例を示すブロック
図、図２はこの実施例のワードアドレス入力制御回路，
ワード・デコーダ及びワード・ドライバの回路図、図３
はワードアドレス入力制御回路内の単位回路の回路図で
ある。
図、図２はこの実施例のワードアドレス入力制御回路，
ワード・デコーダ及びワード・ドライバの回路図、図３
はワードアドレス入力制御回路内の単位回路の回路図で
ある。
【００１３】この実施例が図４〜図６に示された従来の
半導体集積回路と相違する点は、ワードアドレス入力制
御回路２及びディジットアドレス入力制御回路５の単位
回路２１の出力部２４を、コレクタを第１の電源端子と
接続しベースにスレーブ部２３の出力信号の正補の２信
号のうちの正の信号（ＡＨ）を入力してエミッタからこ
の正の信号と同相の信号（ＡＨ１）を出力する第１のト
ランジスタＱ１と、コレクタを第１のトランジスタＱ１
のエミッタと接続しベースに正補の２信号のうちの補の
信号（ＡＨｂ）を入力しエミッタを第２の電源端子と接
続する第２のトランジスタＱ２と、コレクタを第１の電
源端子と接続しベースにコンデンサを介して正補の２信
号のうちの補の信号（ＡＨｂ）を入力してエミッタから
この補の信号と同相の信号（ＡＨ１ｂ）を出力する第３
のトランジスタＱ３と、コレクタを第３のトランジスタ
Ｑ３のエミッタと接続しベースにコンデンサを介して正
補の２信号のうちの正（ＡＨ）の信号を入力しエミッタ
を第２の電源端子と接続する第４のトランジスタＱ４を
複数組備えた構成として高駆動能力化し、このワードア
ドレス入力制御回路２及びディジットアドレス入力制御
回路５の出力信号により直接ワード・デコーダ３及びデ
ィジット・デコーダ６を駆動するようにした点にある。
すなわち、従来のアドレス・バッファ１１ａ，１１ｂを
不必要としている。
半導体集積回路と相違する点は、ワードアドレス入力制
御回路２及びディジットアドレス入力制御回路５の単位
回路２１の出力部２４を、コレクタを第１の電源端子と
接続しベースにスレーブ部２３の出力信号の正補の２信
号のうちの正の信号（ＡＨ）を入力してエミッタからこ
の正の信号と同相の信号（ＡＨ１）を出力する第１のト
ランジスタＱ１と、コレクタを第１のトランジスタＱ１
のエミッタと接続しベースに正補の２信号のうちの補の
信号（ＡＨｂ）を入力しエミッタを第２の電源端子と接
続する第２のトランジスタＱ２と、コレクタを第１の電
源端子と接続しベースにコンデンサを介して正補の２信
号のうちの補の信号（ＡＨｂ）を入力してエミッタから
この補の信号と同相の信号（ＡＨ１ｂ）を出力する第３
のトランジスタＱ３と、コレクタを第３のトランジスタ
Ｑ３のエミッタと接続しベースにコンデンサを介して正
補の２信号のうちの正（ＡＨ）の信号を入力しエミッタ
を第２の電源端子と接続する第４のトランジスタＱ４を
複数組備えた構成として高駆動能力化し、このワードア
ドレス入力制御回路２及びディジットアドレス入力制御
回路５の出力信号により直接ワード・デコーダ３及びデ
ィジット・デコーダ６を駆動するようにした点にある。
すなわち、従来のアドレス・バッファ１１ａ，１１ｂを
不必要としている。
【００１４】従って、アドレス・バッファ１１ａ，１１
ｂがない分、アドレスアクセスタイムを短かくすること
ができ、また消費電力を低減することができる。
ｂがない分、アドレスアクセスタイムを短かくすること
ができ、また消費電力を低減することができる。
【００１５】
【発明の効果】以上説明したように本発明は、ワードア
ドレス入力制御回路及びディジットアドレス入力制御回
路の出力段を高駆動能力化してこれらによりワード・デ
コーダ及びディジット・デコーダを直接駆動する構成と
することにより、従来必要としていたアドレスバッファ
が不要となるので、その分アドレスアクセスタイムを短
縮できかつ消費電力を低減することができる効果があ
る。
ドレス入力制御回路及びディジットアドレス入力制御回
路の出力段を高駆動能力化してこれらによりワード・デ
コーダ及びディジット・デコーダを直接駆動する構成と
することにより、従来必要としていたアドレスバッファ
が不要となるので、その分アドレスアクセスタイムを短
縮できかつ消費電力を低減することができる効果があ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例のワードアドレス入力制
御回路，ワード・デコーダ及びワード・ドライバの具体
例を示す回路図である。
御回路，ワード・デコーダ及びワード・ドライバの具体
例を示す回路図である。
【図３】図１に示されたワードアドレス入力制御回路，
ディジットアドレス入力制御回路内の単位回路の具体例
を示す回路図である。
ディジットアドレス入力制御回路内の単位回路の具体例
を示す回路図である。
【図４】従来の半導体集積回路の一例を示すブロック図
である。
である。
【図５】図４に示された半導体集積回路のワードアドレ
ス入力制御回路内の単位回路の具体例を示す回路図であ
る。
ス入力制御回路内の単位回路の具体例を示す回路図であ
る。
【図６】図４に示された半導体集積回路のアドレス・バ
ッファ，ワード・デコーダ及びアノード・ドライバの具
体例を示す回路図である。
ッファ，ワード・デコーダ及びアノード・ドライバの具
体例を示す回路図である。
【符号の説明】 １ メモリセルアレイ ２，２ａ ワードアドレス入力制御回路 ３ ワード・デコーダ ４ ワード・ドライバ ５，５ａ ディジットアドレス入力制御回路 ６ ディジット・デコーダ ７ ディジット・ドライバ ８ センス増幅回路 ９ 出力回路 １０ 出力制御回路 １１ａ，１１ｂ アドレス・バッファ ２１，２１ａ 単位回路 ２２ マスター部 ２３ スレーブ部 ２４，２４ａ 出力部 ＤＬ ディジット線 ＷＬ ワード線
Claims (2)
- 【請求項１】 複数のメモリセル、及び選択レベルのと
きこの複数のメモリセルのうちの所定のメモリセルを選
択状態とする複数のアドレス選択線を備え選択状態のメ
モリセルに対してデータの書込み読出しを行うメモリセ
ルアレイと、高駆動能力の出力部を備えアドレス信号を
入力して保持しこのアドレス信号と対応する正補の２信
号を前記出力部から出力するアドレス入力制御回路と、
このアドレス入力制御回路の出力信号をデコードして前
記複数のアドレス選択線のうちの所定のアドレス選択線
を選択レベルに駆動するアドレスデコード・ドライバ回
路とを有することを特徴とする半導体集積回路。 - 【請求項２】 アドレス入力制御回路が、アドレス信号
を入力して保持しこのアドレス信号と対応する正補の２
信号を出力する信号保持部と、コレクタを第１の電源端
子と接続しベースに前記正補の２信号のうちの正の信号
を入力してエミッタからこの正の信号と同相の信号を出
力する第１のトランジスタ、コレクタを前記第１のトラ
ンジスタのエミッタと接続しベースに前記正補の２信号
のうちの補の信号を入力しエミッタを第２の電源端子と
接続する第２のトランジスタ、コレクタを前記第１の電
源端子と接続しベースに前記正補の２信号のうちの補の
信号を入力してエミッタからこの補の信号と同相の信号
を出力する第３のトランジスタ、及びコレクタを前記第
３のトランジスタのエミッタと接続しベースに前記正補
の２信号のうちの正の信号を入力しエミッタを前記第２
の電源端子と接続する第４のトランジスタを備えた出力
部とを含んで構成された請求項１記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080139A JPH05325560A (ja) | 1992-04-02 | 1992-04-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080139A JPH05325560A (ja) | 1992-04-02 | 1992-04-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325560A true JPH05325560A (ja) | 1993-12-10 |
Family
ID=13709930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080139A Pending JPH05325560A (ja) | 1992-04-02 | 1992-04-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325560A (ja) |
-
1992
- 1992-04-02 JP JP4080139A patent/JPH05325560A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990914 |