JPH06119793A - 読み出し専用記憶装置 - Google Patents
読み出し専用記憶装置Info
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- JPH06119793A JPH06119793A JP26848992A JP26848992A JPH06119793A JP H06119793 A JPH06119793 A JP H06119793A JP 26848992 A JP26848992 A JP 26848992A JP 26848992 A JP26848992 A JP 26848992A JP H06119793 A JPH06119793 A JP H06119793A
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Abstract
(57)【要約】 （修正有）
【目的】 メモリセルアレイの消費電力を低減する。
【構成】 n＋k＋jビットのアドレスとmビットのデータ
（n, k, j, m：正の整数）において、nビットのアドレ
ス入力用行デコーダ１０と、kビットのアドレス入力用
第１の列デコーダ１１と、jビットのアドレス入力用第
２の列デコーダ１２と、２n×２k×２j×mビットのメモ
リセルアレイ１３と、２k×２j×m本のメモリセルアレ
イ１３のビット線から２j×m本の第１の読み出しデータ
線を選択する第１の列セレクタ１４と、２j×m本の第１
の読み出しデータ線からm本の第２の読み出しデータ線
を選択する第２の列セレクタ１５と、m本の第２の読み
出しデータ線を独立にプリチャージする手段１６と、m
本の第２の読み出しデータ線の電位を増幅するセンスア
ンプ手段１７と、センスアンプ手段１７のm本の出力用
バッファ１８を設け、データの読み出し関係のメモリセ
ルアレイのビット線に対してのみプリチャージを行う。
（n, k, j, m：正の整数）において、nビットのアドレ
ス入力用行デコーダ１０と、kビットのアドレス入力用
第１の列デコーダ１１と、jビットのアドレス入力用第
２の列デコーダ１２と、２n×２k×２j×mビットのメモ
リセルアレイ１３と、２k×２j×m本のメモリセルアレ
イ１３のビット線から２j×m本の第１の読み出しデータ
線を選択する第１の列セレクタ１４と、２j×m本の第１
の読み出しデータ線からm本の第２の読み出しデータ線
を選択する第２の列セレクタ１５と、m本の第２の読み
出しデータ線を独立にプリチャージする手段１６と、m
本の第２の読み出しデータ線の電位を増幅するセンスア
ンプ手段１７と、センスアンプ手段１７のm本の出力用
バッファ１８を設け、データの読み出し関係のメモリセ
ルアレイのビット線に対してのみプリチャージを行う。
Description
【０００１】
【産業上の利用分野】本発明は、低消費電力化および高
速化を目的とする読み出し専用記憶装置に関するもので
ある。
速化を目的とする読み出し専用記憶装置に関するもので
ある。
【０００２】
【従来の技術】近年、読み出し専用記憶装置は電気、通
信、情報など様々な産業分野で使用されている電子機器
およびコンピュータの制御プログラムを記憶する手段と
して重要な役割を担っている。以下図面を参照しなが
ら、上記した従来の読み出し専用記憶装置について説明
する。
信、情報など様々な産業分野で使用されている電子機器
およびコンピュータの制御プログラムを記憶する手段と
して重要な役割を担っている。以下図面を参照しなが
ら、上記した従来の読み出し専用記憶装置について説明
する。
【０００３】図４は 従来の読み出し専用記憶装置の構
成図を示す。例えば、「集積回路設計技術」塚本哲男著
の４０〜４１ページ、または「MOS LSI設計入門」菅野
卓雄監訳の１５１〜１５４ページで従来の回路の一例を
参照することができる。１００はnビット（n：正の整
数）のアドレスを入力とし２n本の選択制御信号線を出
力する行デコーダ、１０１はpビット（p：正の整数）の
アドレスを入力とし２p本の選択制御信号線を出力する
列デコーダ、１０２は２n×２p×mビットからなるメモ
リセルアレイ、１０３はメモリセルアレイ１０２の２p
×m本のビット線をプリチャージするプリチャージ回
路、１０４は列デコーダ１０１で生成される選択制御信
号によりメモリセルアレイ１０２の２p×m本のビット線
からm本の読み出しデータ線を選択する列セレクタ、１
０５は列セレクタ１０４で選択されたm本の読み出しデ
ータ線の電位を増幅するセンスアンプ、１０６はセンス
アンプ１０５のm本の読み出しデータ線を駆動する出力
バッファである。
成図を示す。例えば、「集積回路設計技術」塚本哲男著
の４０〜４１ページ、または「MOS LSI設計入門」菅野
卓雄監訳の１５１〜１５４ページで従来の回路の一例を
参照することができる。１００はnビット（n：正の整
数）のアドレスを入力とし２n本の選択制御信号線を出
力する行デコーダ、１０１はpビット（p：正の整数）の
アドレスを入力とし２p本の選択制御信号線を出力する
列デコーダ、１０２は２n×２p×mビットからなるメモ
リセルアレイ、１０３はメモリセルアレイ１０２の２p
×m本のビット線をプリチャージするプリチャージ回
路、１０４は列デコーダ１０１で生成される選択制御信
号によりメモリセルアレイ１０２の２p×m本のビット線
からm本の読み出しデータ線を選択する列セレクタ、１
０５は列セレクタ１０４で選択されたm本の読み出しデ
ータ線の電位を増幅するセンスアンプ、１０６はセンス
アンプ１０５のm本の読み出しデータ線を駆動する出力
バッファである。
【０００４】以上のように構成された読み出し専用記憶
装置について、以下その動作について説明する。入力の
アドレスは行アドレスADDR1と列アドレスADDR2からなる
n＋pビットで構成される。メモリセルアレイ１０２から
データを読み出す前にプリチャージ制御信号PRCを活性
化しプリチャージ回路１０３により全ビット線をプリチ
ャージしておく。nビットのADDR1を行デコーダ１００に
入力し、デコードされた結果によりメモリセルアレイ１
０２の１本のワード線を活性化し全ビット線からデータ
の読み出しを行う。この全ビット線の本数は通常、出力
データバス（DATA）のビット数mより大きいため、対応
するビット線のみを選択する必要がある。そこで、pビ
ットのADDR2を列デコーダ１０１に入力し、デコードさ
れた結果により列セレクタ１０４の選択制御信号を生成
する。p＝３の場合は、８本のビット線から１本の読み
出しデータ線を選択することになる。列セレクタ１０４
で選択された読み出しデータ線の電位をセンスアンプ１
０５で増幅し、出力制御信号OEを活性化することにより
センスアンプ１０５の出力を出力バッファ１０６でデー
タバス（DATA）に駆動する。
装置について、以下その動作について説明する。入力の
アドレスは行アドレスADDR1と列アドレスADDR2からなる
n＋pビットで構成される。メモリセルアレイ１０２から
データを読み出す前にプリチャージ制御信号PRCを活性
化しプリチャージ回路１０３により全ビット線をプリチ
ャージしておく。nビットのADDR1を行デコーダ１００に
入力し、デコードされた結果によりメモリセルアレイ１
０２の１本のワード線を活性化し全ビット線からデータ
の読み出しを行う。この全ビット線の本数は通常、出力
データバス（DATA）のビット数mより大きいため、対応
するビット線のみを選択する必要がある。そこで、pビ
ットのADDR2を列デコーダ１０１に入力し、デコードさ
れた結果により列セレクタ１０４の選択制御信号を生成
する。p＝３の場合は、８本のビット線から１本の読み
出しデータ線を選択することになる。列セレクタ１０４
で選択された読み出しデータ線の電位をセンスアンプ１
０５で増幅し、出力制御信号OEを活性化することにより
センスアンプ１０５の出力を出力バッファ１０６でデー
タバス（DATA）に駆動する。
【０００５】図４の動作を具体的な回路で説明する。図
５は従来の読み出し専用記憶装置の回路図を示す。ここ
では説明の簡単化のためにワード線(WL)が１本、ビット
線(BL0, BL1, BL2, BL3)が４本、列セレクタ１０４の選
択制御信号線(COLa, COLb, COLc, COLd)が４本、データ
バス（DATA）が１ビットであると仮定する。ワード線(W
L)は行デコーダ１００の出力である選択制御信号線に対
応し、ビット線(BL0,BL1, BL2, BL3)はメモリセルアレ
イ１０２のビット線に対応し、選択制御信号線(COLa, C
OLb, COLc, COLd)は列デコーダ１０１の出力である選択
制御信号線に対応している。２００、２０１、２０２、
２０３はプリチャージ回路１０３を構成するPチャネル
トランジスタ、２０４、２０５、２０６、２０７はメモ
リセルアレイ１０２を構成するメモリセル(MC)、２０
８、２０９、２１０、２１１は列セレクタ１０４を構成
するNチャネルトランジスタ、２１２はセンスアンプ、
２１３は出力バッファである。以下その動作について説
明する。
５は従来の読み出し専用記憶装置の回路図を示す。ここ
では説明の簡単化のためにワード線(WL)が１本、ビット
線(BL0, BL1, BL2, BL3)が４本、列セレクタ１０４の選
択制御信号線(COLa, COLb, COLc, COLd)が４本、データ
バス（DATA）が１ビットであると仮定する。ワード線(W
L)は行デコーダ１００の出力である選択制御信号線に対
応し、ビット線(BL0,BL1, BL2, BL3)はメモリセルアレ
イ１０２のビット線に対応し、選択制御信号線(COLa, C
OLb, COLc, COLd)は列デコーダ１０１の出力である選択
制御信号線に対応している。２００、２０１、２０２、
２０３はプリチャージ回路１０３を構成するPチャネル
トランジスタ、２０４、２０５、２０６、２０７はメモ
リセルアレイ１０２を構成するメモリセル(MC)、２０
８、２０９、２１０、２１１は列セレクタ１０４を構成
するNチャネルトランジスタ、２１２はセンスアンプ、
２１３は出力バッファである。以下その動作について説
明する。
【０００６】メモリセル２０４、２０５、２０６、２０
７からデータを読み出す前に、プリチャージ制御信号PR
Cによりプリチャージトランジスタ２００、２０１、２
０２、２０３を活性化し全ビット線をプリチャージして
おく。ワード線WLを活性化し、メモリセル２０４、２０
５、２０６、２０７のビット線からデータの読み出しを
行う。選択制御信号COLa、COLb、COLc、COLdによりそれ
ぞれNチャネルトランジスタ２０８、２０９、２１０、
２１１に入力されるビット線のデータから読み出しデー
タを選択する。選択された読み出しデータの電位をセン
スアンプ２１２で増幅し、出力制御信号OEにより出力バ
ッファ２１３で駆動しデータバス（DATA）に読み出す。
７からデータを読み出す前に、プリチャージ制御信号PR
Cによりプリチャージトランジスタ２００、２０１、２
０２、２０３を活性化し全ビット線をプリチャージして
おく。ワード線WLを活性化し、メモリセル２０４、２０
５、２０６、２０７のビット線からデータの読み出しを
行う。選択制御信号COLa、COLb、COLc、COLdによりそれ
ぞれNチャネルトランジスタ２０８、２０９、２１０、
２１１に入力されるビット線のデータから読み出しデー
タを選択する。選択された読み出しデータの電位をセン
スアンプ２１２で増幅し、出力制御信号OEにより出力バ
ッファ２１３で駆動しデータバス（DATA）に読み出す。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリセルアレイの全ビット線をプリチ
ャージしているため所望のデータの読み出しには関係が
ないビット線に対しても電力消費が発生し、メモリセル
アレイにおける消費電力が増大するという問題点を有し
ていた。
うな構成では、メモリセルアレイの全ビット線をプリチ
ャージしているため所望のデータの読み出しには関係が
ないビット線に対しても電力消費が発生し、メモリセル
アレイにおける消費電力が増大するという問題点を有し
ていた。
【０００８】本発明は上記問題点に鑑み、読み出しに関
係があるメモリセルアレイのビット線に対してのみプリ
チャージを行うことにより低消費電力化を図ることがで
きる読み出し専用記憶装置を提供するものである。
係があるメモリセルアレイのビット線に対してのみプリ
チャージを行うことにより低消費電力化を図ることがで
きる読み出し専用記憶装置を提供するものである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明の読み出し専用記憶装置は、n＋k＋jビット
（n, k, j：正の整数）からなるアドレスとmビット
（m：正の整数）からなるデータにおいて、nビットのア
ドレスを入力とする行デコーダと、k＋jビットのアドレ
スを入力とする列デコーダと、２n×２k×２j×mビット
からなるメモリセルアレイと、２k×２j×m本の前記メ
モリセルアレイのビット線からm本の読み出しデータ線
を選択する列セレクタと、m本の前記読み出しデータ線
を独立にプリチャージするプリチャージ手段と、m本の
前記読み出しデータ線の電位を増幅するセンスアンプ手
段と、前記センスアンプ手段のm本の出力線を駆動する
出力バッファとを備え、前記列デコーダにより前記列セ
レクタの選択制御信号を生成ことを特徴とする。
に本発明の読み出し専用記憶装置は、n＋k＋jビット
（n, k, j：正の整数）からなるアドレスとmビット
（m：正の整数）からなるデータにおいて、nビットのア
ドレスを入力とする行デコーダと、k＋jビットのアドレ
スを入力とする列デコーダと、２n×２k×２j×mビット
からなるメモリセルアレイと、２k×２j×m本の前記メ
モリセルアレイのビット線からm本の読み出しデータ線
を選択する列セレクタと、m本の前記読み出しデータ線
を独立にプリチャージするプリチャージ手段と、m本の
前記読み出しデータ線の電位を増幅するセンスアンプ手
段と、前記センスアンプ手段のm本の出力線を駆動する
出力バッファとを備え、前記列デコーダにより前記列セ
レクタの選択制御信号を生成ことを特徴とする。
【００１０】
【作用】本発明は前記した構成によって、所望のデータ
の読み出しに関係するメモリセルアレイのビット線に対
してのみプリチャージを行うことにより、所望のデータ
の読み出しには関係がないビット線の電力消費が発生せ
ずメモリセルアレイにおける消費電力を低減できること
となる。
の読み出しに関係するメモリセルアレイのビット線に対
してのみプリチャージを行うことにより、所望のデータ
の読み出しには関係がないビット線の電力消費が発生せ
ずメモリセルアレイにおける消費電力を低減できること
となる。
【００１１】
【実施例】以下本発明の一実施例の読み出し専用記憶装
置について、図面を参照しながら説明する。図１は本発
明の実施例における読み出し専用記憶装置の構成図であ
る。１０はnビット（n：正の整数）のアドレスを入力と
し２n本の選択制御信号線を出力する行デコーダ、１１
はkビット（k：正の整数）のアドレスを入力とし２ k本
の選択制御信号線を出力する第１の列デコーダ、１２は
jビット（j：正の整数）のアドレスを入力とし２j本の
選択制御信号線を出力する第２の列デコーダ、１３は２
n×２k×２j×mビットからなるメモリセルアレイ、１４
は第１の列デコーダ１１で生成される選択制御信号によ
りメモリセルアレイ１３の２k×２j×m本のビット線か
ら２j×m本の第１の読み出しデータ線を選択する第１の
列セレクタ、１５は第２の列デコーダ１２で生成される
選択制御信号により２j×m本の第１の読み出しデータ線
からm本の第２の読み出しデータ線を選択する第２の列
セレクタ、１６は第２の列セレクタ１５で選択されたm
本の第２の読み出しデータ線をプリチャージするプリチ
ャージ回路、１７は第２の列セレクタ１５で選択された
m本の第２の読み出しデータ線の電位を増幅するセンス
アンプ、１８はセンスアンプ１７のm本の出力線を駆動
する出力バッファである。
置について、図面を参照しながら説明する。図１は本発
明の実施例における読み出し専用記憶装置の構成図であ
る。１０はnビット（n：正の整数）のアドレスを入力と
し２n本の選択制御信号線を出力する行デコーダ、１１
はkビット（k：正の整数）のアドレスを入力とし２ k本
の選択制御信号線を出力する第１の列デコーダ、１２は
jビット（j：正の整数）のアドレスを入力とし２j本の
選択制御信号線を出力する第２の列デコーダ、１３は２
n×２k×２j×mビットからなるメモリセルアレイ、１４
は第１の列デコーダ１１で生成される選択制御信号によ
りメモリセルアレイ１３の２k×２j×m本のビット線か
ら２j×m本の第１の読み出しデータ線を選択する第１の
列セレクタ、１５は第２の列デコーダ１２で生成される
選択制御信号により２j×m本の第１の読み出しデータ線
からm本の第２の読み出しデータ線を選択する第２の列
セレクタ、１６は第２の列セレクタ１５で選択されたm
本の第２の読み出しデータ線をプリチャージするプリチ
ャージ回路、１７は第２の列セレクタ１５で選択された
m本の第２の読み出しデータ線の電位を増幅するセンス
アンプ、１８はセンスアンプ１７のm本の出力線を駆動
する出力バッファである。
【００１２】以上のように構成された読み出し専用記憶
装置について、以下その動作について説明する。入力の
アドレスは行アドレスADDR1と第１の列アドレスADDR2と
第２の列アドレスADDR3からなるn＋k＋jビットで構成さ
れる。メモリセルアレイ１３からデータを読み出す前に
プリチャージ回路１６によりビット線をプリチャージす
る過程について以下に示す。先ず、プリチャージ制御信
号PRCを活性化し、第２の列セレクタ１５で選択されるm
本の第２の読み出しデータ線をプリチャージ回路１６で
プリチャージする。このプリチャージにより、第１の列
セレクタ１４で選択される２j×m本の第１の読み出しデ
ータ線の中のm本のみがプリチャージされる。このよう
に、メモリセルアレイ１３の２k×２j×m本のビット線
の中でm本のみがプリチャージされることになる。
装置について、以下その動作について説明する。入力の
アドレスは行アドレスADDR1と第１の列アドレスADDR2と
第２の列アドレスADDR3からなるn＋k＋jビットで構成さ
れる。メモリセルアレイ１３からデータを読み出す前に
プリチャージ回路１６によりビット線をプリチャージす
る過程について以下に示す。先ず、プリチャージ制御信
号PRCを活性化し、第２の列セレクタ１５で選択されるm
本の第２の読み出しデータ線をプリチャージ回路１６で
プリチャージする。このプリチャージにより、第１の列
セレクタ１４で選択される２j×m本の第１の読み出しデ
ータ線の中のm本のみがプリチャージされる。このよう
に、メモリセルアレイ１３の２k×２j×m本のビット線
の中でm本のみがプリチャージされることになる。
【００１３】次にnビットのADDR1を行デコーダ１０に入
力し、デコーダされた結果によりメモリセルアレイ１３
の１本のワード線を活性化し全ビット線からデータの読
み出しを行う。この全ビット線の本数は通常、出力デー
タバス（DATA）のビット数mより大きいため、対応する
ビット線のみを選択して読み出しのデータとしなければ
ならない。そこで、kビットのADDR2を第１の列デコーダ
１１に入力し、デコードされた結果により第１の列セレ
クタ１４の選択制御信号を生成する。同様に、jビット
のADDR3を第２の列デコーダ１２に入力し、デコードさ
れた結果により第２の列セレクタ１５の選択制御信号を
生成する。例えば、k＝３、j＝２の場合は、８×４＝３
２本のビット線から出力データバス（DATA）のビット数
mの中の１ビット分に対応する１本のビット線を選択す
ることになる。第２の列セレクタ１５で選択されたm本
の前記第２の読み出しデータ線の電位をセンスアンプ１
７で増幅し、出力制御信号OEを活性化することによりセ
ンスアンプ１７からのm本の出力線を出力バッファ１８
で出力データバス（DATA）に駆動する。
力し、デコーダされた結果によりメモリセルアレイ１３
の１本のワード線を活性化し全ビット線からデータの読
み出しを行う。この全ビット線の本数は通常、出力デー
タバス（DATA）のビット数mより大きいため、対応する
ビット線のみを選択して読み出しのデータとしなければ
ならない。そこで、kビットのADDR2を第１の列デコーダ
１１に入力し、デコードされた結果により第１の列セレ
クタ１４の選択制御信号を生成する。同様に、jビット
のADDR3を第２の列デコーダ１２に入力し、デコードさ
れた結果により第２の列セレクタ１５の選択制御信号を
生成する。例えば、k＝３、j＝２の場合は、８×４＝３
２本のビット線から出力データバス（DATA）のビット数
mの中の１ビット分に対応する１本のビット線を選択す
ることになる。第２の列セレクタ１５で選択されたm本
の前記第２の読み出しデータ線の電位をセンスアンプ１
７で増幅し、出力制御信号OEを活性化することによりセ
ンスアンプ１７からのm本の出力線を出力バッファ１８
で出力データバス（DATA）に駆動する。
【００１４】図１の動作を具体的な回路で説明する。図
２は本発明の読み出し専用記憶装置の回路図を示す。こ
こでは説明の簡単化のためにワード線(WL)が１本、ビッ
ト線(BL0, BL1, BL2, BL3)が４本、第１の列セレクタ１
４の選択制御信号線(COL1a,COL1b)が２本、第２の列セ
レクタ１５の選択制御信号線(COL2a, COL2b)が２本、デ
ータバス（DATA）が１ビットであると仮定する。ワード
線(WL)は行デコーダ１０の出力である選択制御信号線に
対応し、ビット線(BL0, BL1, BL2, BL3)はメモリセルア
レイ１３のビット線に対応し、選択制御信号線(COL1a,
COL1b)は第１の列デコーダ１１の出力である選択制御信
号線に対応し、選択制御信号線(COL2a,COL2b)は第２の
列デコーダ１２の出力である選択制御信号線に対応して
いる。２０、２１、２２、２３はメモリセルアレイ１３
を構成するメモリセル(MC)、３０はプリチャージ回路１
６を構成するPチャネルトランジスタ、２４、２５、２
６、２７は第１の列セレクタ１４を構成するNチャネル
トランジスタ、２８、２９は第２の列セレクタ１５を構
成するNチャネルトランジスタとPチャネルトランジスタ
を並列接続した相補型トランスファゲート、３１はセン
スアンプ、３２は出力バッファである。３３、３４はそ
れぞれ相補型トランスファゲート２８、２９のPチャネ
ルトランジスタに対する選択制御信号を生成するための
インバータである。
２は本発明の読み出し専用記憶装置の回路図を示す。こ
こでは説明の簡単化のためにワード線(WL)が１本、ビッ
ト線(BL0, BL1, BL2, BL3)が４本、第１の列セレクタ１
４の選択制御信号線(COL1a,COL1b)が２本、第２の列セ
レクタ１５の選択制御信号線(COL2a, COL2b)が２本、デ
ータバス（DATA）が１ビットであると仮定する。ワード
線(WL)は行デコーダ１０の出力である選択制御信号線に
対応し、ビット線(BL0, BL1, BL2, BL3)はメモリセルア
レイ１３のビット線に対応し、選択制御信号線(COL1a,
COL1b)は第１の列デコーダ１１の出力である選択制御信
号線に対応し、選択制御信号線(COL2a,COL2b)は第２の
列デコーダ１２の出力である選択制御信号線に対応して
いる。２０、２１、２２、２３はメモリセルアレイ１３
を構成するメモリセル(MC)、３０はプリチャージ回路１
６を構成するPチャネルトランジスタ、２４、２５、２
６、２７は第１の列セレクタ１４を構成するNチャネル
トランジスタ、２８、２９は第２の列セレクタ１５を構
成するNチャネルトランジスタとPチャネルトランジスタ
を並列接続した相補型トランスファゲート、３１はセン
スアンプ、３２は出力バッファである。３３、３４はそ
れぞれ相補型トランスファゲート２８、２９のPチャネ
ルトランジスタに対する選択制御信号を生成するための
インバータである。
【００１５】以下その動作について説明する。先ず、プ
リチャージ制御信号PRCでプリチャージトランジスタ３
０を活性化し、相補型トランスファゲート２８、２９の
前記第２の読み出しデータ線を電源電圧(VDD)までプリ
チャージする。選択制御信号COL2aにより相補型トラン
スファゲート２８が選択されたと仮定すれば、この相補
型トランスファゲート２８を通過してNチャネルトラン
ジスタ２４、２５の前記第１の読み出しデータ線が電源
電圧(VDD)までプリチャージされる。一方、選択制御信
号COL1aによりNチャネルトランジスタ２４が選択された
と仮定すれば、ビット線BL0が電源電圧(VDD)からNチャ
ネルトランジスタ２４のしきい値電圧(Vt)だけ低下した
電圧(VDD-Vt)までプリチャージされる。このように、プ
リチャージされるビット線は選択されたビット線のみに
限定される。次に、ワード線WLによりメモリセル２０、
２１、２２、２３を活性化し、ビット線BL0, BL1, BL2,
BL3からデータの読み出しを行う。この読み出しは、プ
リチャージされた時に選択されたNチャネルトランジス
タ２４と相補型トランスファゲート２８を経由して行わ
れる。トランスファゲート２８の前記第２の読み出しデ
ータ線の電位をセンスアンプ３１で増幅し、出力制御信
号OEを活性化することによりセンスアンプ３１の出力を
出力バッファ３２で駆動し出力データバス（DATA）に読
み出す。
リチャージ制御信号PRCでプリチャージトランジスタ３
０を活性化し、相補型トランスファゲート２８、２９の
前記第２の読み出しデータ線を電源電圧(VDD)までプリ
チャージする。選択制御信号COL2aにより相補型トラン
スファゲート２８が選択されたと仮定すれば、この相補
型トランスファゲート２８を通過してNチャネルトラン
ジスタ２４、２５の前記第１の読み出しデータ線が電源
電圧(VDD)までプリチャージされる。一方、選択制御信
号COL1aによりNチャネルトランジスタ２４が選択された
と仮定すれば、ビット線BL0が電源電圧(VDD)からNチャ
ネルトランジスタ２４のしきい値電圧(Vt)だけ低下した
電圧(VDD-Vt)までプリチャージされる。このように、プ
リチャージされるビット線は選択されたビット線のみに
限定される。次に、ワード線WLによりメモリセル２０、
２１、２２、２３を活性化し、ビット線BL0, BL1, BL2,
BL3からデータの読み出しを行う。この読み出しは、プ
リチャージされた時に選択されたNチャネルトランジス
タ２４と相補型トランスファゲート２８を経由して行わ
れる。トランスファゲート２８の前記第２の読み出しデ
ータ線の電位をセンスアンプ３１で増幅し、出力制御信
号OEを活性化することによりセンスアンプ３１の出力を
出力バッファ３２で駆動し出力データバス（DATA）に読
み出す。
【００１６】次に図２の動作のタイミングを説明する。
図３は本発明の読み出し専用記憶装置のタイミング図を
示す。PRCはプリチャージ制御信号であり、図に示すよ
うにクロック信号を利用してプリチャージ制御信号PRC
を生成することができる。入力のアドレスはnビットの
行アドレスADDR1とkビットの第１の列アドレスADDR2とj
ビットの第２の列アドレスADDR3から構成される。BL0、
BL1、BL2、BL3はメモリセル(MC)２０、２１、２２、２
３に接続されるビット線の信号、COL1a, COL1bは第１の
列セレクタ１４を構成するNチャネルトランジスタ２
４、２５、２６、２７を選択するための第１の列デコー
ダ１１で生成される選択制御信号に対応する。COL2a,CO
L2bは第２の列セレクタ１５を構成するNチャネルトラン
ジスタとPチャネルトランジスタを並列接続した相補型
トランスファゲート２８、２９を選択するための第２の
列デコーダ１２で生成される選択制御信号に対応する。
OEは出力制御信号であり、図に示すようにクロック信号
または外部からの制御信号を利用して出力制御信号OEを
生成することができる。DATAは出力データである。
図３は本発明の読み出し専用記憶装置のタイミング図を
示す。PRCはプリチャージ制御信号であり、図に示すよ
うにクロック信号を利用してプリチャージ制御信号PRC
を生成することができる。入力のアドレスはnビットの
行アドレスADDR1とkビットの第１の列アドレスADDR2とj
ビットの第２の列アドレスADDR3から構成される。BL0、
BL1、BL2、BL3はメモリセル(MC)２０、２１、２２、２
３に接続されるビット線の信号、COL1a, COL1bは第１の
列セレクタ１４を構成するNチャネルトランジスタ２
４、２５、２６、２７を選択するための第１の列デコー
ダ１１で生成される選択制御信号に対応する。COL2a,CO
L2bは第２の列セレクタ１５を構成するNチャネルトラン
ジスタとPチャネルトランジスタを並列接続した相補型
トランスファゲート２８、２９を選択するための第２の
列デコーダ１２で生成される選択制御信号に対応する。
OEは出力制御信号であり、図に示すようにクロック信号
または外部からの制御信号を利用して出力制御信号OEを
生成することができる。DATAは出力データである。
【００１７】入力のアドレスADDRは行アドレスADDR1と
第１の列アドレスADDR2と第２の列アドレスADDR3から構
成される。ADDR＝１００番地の場合には、第１の列アド
レスADDR2をデコードしたCOL1aが活性化しかつ第２の列
アドレスADDR３をデコードしたCOL2aが活性化すること
によりビット線BL0が選択されると仮定する。同様にADD
R＝１０１番地の場合は、第１の列アドレスADDR2をデコ
ードしたCOL1bが活性化しかつ第２の列アドレスADDR３
をデコードしたCOL2aが活性化することによりビット線B
L1が選択され、ADDR＝１０２番地の場合は、第１の列ア
ドレスADDR2をデコードしたCOL1aが活性化しかつ第２の
列アドレスADDR３をデコードしたCOL2bが活性化するこ
とによりビット線BL3が選択される。このようなアドレ
スの構成において、ADDR＝１００番地の場合はプリチャ
ージ制御信号PRCがLOWの期間でプリチャージトランジス
タ３０が活性化し、COL1aとCOL2aがHIGHとなる期間でビ
ット線BL0のみにプリチャージが行われその他のビット
線にはプリチャージが行われない。次に、出力制御信号
OEがHIGHの期間でCOL1aとCOL2aがHIGHとなる期間でビッ
ト線BL0からのデータの読み出しが行われ 出力バッファ
３２を駆動しDATAを読み出す。以下同様に、ADDR＝１０
１番地の場合はプリチャージ制御信号PRCがLOWの期間で
プリチャージトランジスタ３０が活性化し、COL1bとCOL
2aがHIGHとなる期間でビット線BL1のみにプリチャージ
が行われその他のビット線にはプリチャージが行われな
い。次に、出力制御信号OEがHIGHの期間でCOL1bとCOL2a
がHIGHとなる期間でビット線BL1からのデータの読み出
しが行われ出力バッファ３２を駆動しDATAを読み出す。
ADDR＝１０２番地の場合はプリチャージ制御信号PRCがL
OWの期間でプリチャージトランジスタ３０が活性化し、
COL1aとCOL2bがHIGHとなる期間でビット線BL2のみにプ
リチャージが行われその他のビット線にはプリチャージ
が行われない。次に、出力制御信号OEがHIGHの期間でCO
L1aとCOL2bがHIGHとなる期間でビット線BL2からのデー
タの読み出しが行われ出力バッファ３２を駆動しDATAを
読み出す。このようにアドレスに応じてプリチャージお
よび読み出されるビット線は１本のみが動作対象とな
る。
第１の列アドレスADDR2と第２の列アドレスADDR3から構
成される。ADDR＝１００番地の場合には、第１の列アド
レスADDR2をデコードしたCOL1aが活性化しかつ第２の列
アドレスADDR３をデコードしたCOL2aが活性化すること
によりビット線BL0が選択されると仮定する。同様にADD
R＝１０１番地の場合は、第１の列アドレスADDR2をデコ
ードしたCOL1bが活性化しかつ第２の列アドレスADDR３
をデコードしたCOL2aが活性化することによりビット線B
L1が選択され、ADDR＝１０２番地の場合は、第１の列ア
ドレスADDR2をデコードしたCOL1aが活性化しかつ第２の
列アドレスADDR３をデコードしたCOL2bが活性化するこ
とによりビット線BL3が選択される。このようなアドレ
スの構成において、ADDR＝１００番地の場合はプリチャ
ージ制御信号PRCがLOWの期間でプリチャージトランジス
タ３０が活性化し、COL1aとCOL2aがHIGHとなる期間でビ
ット線BL0のみにプリチャージが行われその他のビット
線にはプリチャージが行われない。次に、出力制御信号
OEがHIGHの期間でCOL1aとCOL2aがHIGHとなる期間でビッ
ト線BL0からのデータの読み出しが行われ 出力バッファ
３２を駆動しDATAを読み出す。以下同様に、ADDR＝１０
１番地の場合はプリチャージ制御信号PRCがLOWの期間で
プリチャージトランジスタ３０が活性化し、COL1bとCOL
2aがHIGHとなる期間でビット線BL1のみにプリチャージ
が行われその他のビット線にはプリチャージが行われな
い。次に、出力制御信号OEがHIGHの期間でCOL1bとCOL2a
がHIGHとなる期間でビット線BL1からのデータの読み出
しが行われ出力バッファ３２を駆動しDATAを読み出す。
ADDR＝１０２番地の場合はプリチャージ制御信号PRCがL
OWの期間でプリチャージトランジスタ３０が活性化し、
COL1aとCOL2bがHIGHとなる期間でビット線BL2のみにプ
リチャージが行われその他のビット線にはプリチャージ
が行われない。次に、出力制御信号OEがHIGHの期間でCO
L1aとCOL2bがHIGHとなる期間でビット線BL2からのデー
タの読み出しが行われ出力バッファ３２を駆動しDATAを
読み出す。このようにアドレスに応じてプリチャージお
よび読み出されるビット線は１本のみが動作対象とな
る。
【００１８】以上のように本実施例によれば、２k×２j
×m本の前記メモリセルアレイ１３のビット線から２j×
m本の第１の読み出しデータ線を選択する第１の列セレ
クタ１４と、２j×m本の前記第１の読み出しデータ線か
らm本の第２の読み出しデータ線を選択する第２の列セ
レクタ１５と、m本の前記第２の読み出しデータ線を独
立にプリチャージするプリチャージ手段１６を設け、所
望のデータの読み出しに関係するメモリセルアレイのビ
ット線に対してのみプリチャージを行うことにより、所
望のデータの読み出しには関係がないビット線の電力消
費が発生せずメモリセルアレイにおける消費電力を低減
することができる。また、第１の列セレクタ１４はNチ
ャネルトランジスタで構成し第２の列セレクタ１５を相
補型トランスファゲートで構成することにより、メモリ
セルのビット線は電源電圧(VDD)からNチャネルトランジ
スタのしきい値電圧だけ低下した電圧までしかプリチャ
ージされないため、ビット線からの読み出しを高速化で
きる。一方、センスアンプの入力は電源電圧(VDD)まで
プリチャージされることによりセンスアンプのノイズマ
ージンを大きくとることができる。
×m本の前記メモリセルアレイ１３のビット線から２j×
m本の第１の読み出しデータ線を選択する第１の列セレ
クタ１４と、２j×m本の前記第１の読み出しデータ線か
らm本の第２の読み出しデータ線を選択する第２の列セ
レクタ１５と、m本の前記第２の読み出しデータ線を独
立にプリチャージするプリチャージ手段１６を設け、所
望のデータの読み出しに関係するメモリセルアレイのビ
ット線に対してのみプリチャージを行うことにより、所
望のデータの読み出しには関係がないビット線の電力消
費が発生せずメモリセルアレイにおける消費電力を低減
することができる。また、第１の列セレクタ１４はNチ
ャネルトランジスタで構成し第２の列セレクタ１５を相
補型トランスファゲートで構成することにより、メモリ
セルのビット線は電源電圧(VDD)からNチャネルトランジ
スタのしきい値電圧だけ低下した電圧までしかプリチャ
ージされないため、ビット線からの読み出しを高速化で
きる。一方、センスアンプの入力は電源電圧(VDD)まで
プリチャージされることによりセンスアンプのノイズマ
ージンを大きくとることができる。
【００１９】なお、本実施例では、列デコーダをkビッ
トのアドレスを入力とする第１の列デコーダ１１と、j
ビットのアドレスを入力とする第２の列デコーダ１２か
ら構成し、列セレクタを２k×２j×m本のメモリセルア
レイのビット線から２j×m本の第１の読み出しデータ線
を選択する第１の列セレクタ１４と、２j×m本の前記第
１の読み出しデータ線からm本の第２の読み出しデータ
線を選択する第２の列セレクタ１５から構成したが、列
デコーダ及び列セレクタを２段構成に必ずしもする必要
はなく、１段構成叉は３段以上の構成に適宜選択可能で
あることは言うまでもない。また、列デコーダ及び列セ
レクタを２段以上の構成にすれば、１段構成に比べて
(a)列デコーダ内部の構成が簡単になり、列セレクタへ
の選択制御線の数も減少する、(b)列セレクタを構成す
るトランジスタ数が減少するため、その寄生容量も減少
し、ビット線からの読み出しを高速に行える、等の利点
を有する。
トのアドレスを入力とする第１の列デコーダ１１と、j
ビットのアドレスを入力とする第２の列デコーダ１２か
ら構成し、列セレクタを２k×２j×m本のメモリセルア
レイのビット線から２j×m本の第１の読み出しデータ線
を選択する第１の列セレクタ１４と、２j×m本の前記第
１の読み出しデータ線からm本の第２の読み出しデータ
線を選択する第２の列セレクタ１５から構成したが、列
デコーダ及び列セレクタを２段構成に必ずしもする必要
はなく、１段構成叉は３段以上の構成に適宜選択可能で
あることは言うまでもない。また、列デコーダ及び列セ
レクタを２段以上の構成にすれば、１段構成に比べて
(a)列デコーダ内部の構成が簡単になり、列セレクタへ
の選択制御線の数も減少する、(b)列セレクタを構成す
るトランジスタ数が減少するため、その寄生容量も減少
し、ビット線からの読み出しを高速に行える、等の利点
を有する。
【００２０】
【発明の効果】以上のように本発明は、２k×２j×m本
の前記メモリセルアレイのビット線からからm本の読み
出しデータ線を選択する列セレクタと、m本の前記読み
出しデータ線を独立にプリチャージするプリチャージ手
段を設け、所望のデータの読み出しに関係するメモリセ
ルアレイのビット線に対してのみプリチャージを行うこ
とにより、所望のデータの読み出しには関係がないビッ
ト線の電力消費が発生せずメモリセルアレイにおける消
費電力を低減する。また、２段の列セレクタを設けるこ
とによりビット線からの読み出しを高速に行うとともに
センスアンプのノイズマージンを大きくとることができ
る。
の前記メモリセルアレイのビット線からからm本の読み
出しデータ線を選択する列セレクタと、m本の前記読み
出しデータ線を独立にプリチャージするプリチャージ手
段を設け、所望のデータの読み出しに関係するメモリセ
ルアレイのビット線に対してのみプリチャージを行うこ
とにより、所望のデータの読み出しには関係がないビッ
ト線の電力消費が発生せずメモリセルアレイにおける消
費電力を低減する。また、２段の列セレクタを設けるこ
とによりビット線からの読み出しを高速に行うとともに
センスアンプのノイズマージンを大きくとることができ
る。
【図１】本発明の実施例における読み出し専用記憶装置
の構成図
の構成図
【図２】同実施例における動作説明のための読み出し専
用記憶装置の回路図
用記憶装置の回路図
【図３】同実施例における動作説明のための読み出し専
用記憶装置のタイミング図
用記憶装置のタイミング図
【図４】従来の読み出し専用記憶装置の構成図
【図５】従来の読み出し専用記憶装置の動作説明のため
の回路図
の回路図
１０ 行デコーダ １１ 第１の列デコーダ １２ 第２の列デコーダ １３ メモリセルアレイ １４ 第１の列セレクタ １５ 第２の列セレクタ １６ プリチャージ回路 １７ センスアンプ １８ 出力バッファ ２４、２５、２６、２７ Ｎチャネルトランジスタ ２８、２９ 相補型トランスファゲート
Claims (3)
- 【請求項１】n＋k＋jビット（n, k, j：正の整数）から
なるアドレスとmビット（m：正の整数）からなるデータ
において、 nビットのアドレスを入力とする行デコーダと、 k＋jビットのアドレスを入力とする列デコーダと、 ２n×２k×２j×mビットからなるメモリセルアレイと、 ２k×２j×m本の前記メモリセルアレイのビット線からm
本の読み出しデータ線を選択する列セレクタと、 m本の前記読み出しデータ線を独立にプリチャージする
プリチャージ手段と、 m本の前記読み出しデータ線の電位を増幅するセンスア
ンプ手段と、 前記センスアンプ手段のm本の出力線を駆動する出力バ
ッファとを備え、 前記列デコーダにより前記列セレクタの選択制御信号を
生成ことを特徴とする読み出し専用記憶装置。 - 【請求項２】請求項１記載の列デコーダはkビットのア
ドレスを入力とする第１の列デコーダと、jビットのア
ドレスを入力とする第２の列デコーダから構成され、 前記列セレクタは２k×２j×m本の前記メモリセルアレ
イのビット線から２j×m本の第１の読み出しデータ線を
選択する第１の列セレクタと、２j×m本の前記第１の読
み出しデータ線からm本の第２の読み出しデータ線を選
択する第２の列セレクタから構成され、 前記第１の列デコーダにより前記第１の列セレクタの選
択制御信号を生成し、前記第２の列デコーダにより前記
第２の列セレクタの選択制御信号を生成することを特徴
とする読み出し専用記憶装置。 - 【請求項３】請求項２記載の第１の列セレクタは複数の
Nチャネルトランジスタにより構成され、前記第２の列
セレクタはNチャネルトランジスタとPチャネルトランジ
スタを並列接続した複数の相補型トランスファゲートに
より構成され、前記プリチャージ回路はPチャネルトラ
ンジスタにより構成され、前記第１の列セレクタのNチ
ャネルトランジスタのソースに前記メモリセルアレイの
ビット線を接続し、ドレインに前記第２の列セレクタの
相補型トランスファゲートの入力を接続し、ゲートに前
記第１の列デコーダの出力を接続し、前記第２の列セレ
クタの相補型トランスファゲートの出力に前記プリチャ
ージ回路のPチャネルトランジスタのドレインを接続
し、ゲートに前記第２の列デコーダの出力を接続したこ
とを特徴とする読み出し専用記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26848992A JPH06119793A (ja) | 1992-10-07 | 1992-10-07 | 読み出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26848992A JPH06119793A (ja) | 1992-10-07 | 1992-10-07 | 読み出し専用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119793A true JPH06119793A (ja) | 1994-04-28 |
Family
ID=17459210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26848992A Pending JPH06119793A (ja) | 1992-10-07 | 1992-10-07 | 読み出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119793A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188600B1 (en) * | 1998-08-28 | 2001-02-13 | Semiconductor Technology Academic Research Center | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
| US6282136B1 (en) | 1999-05-31 | 2001-08-28 | Hitachi, Ltd. | Semiconductor memory devices and sensors using the same |
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
| JP2018045750A (ja) * | 2016-09-16 | 2018-03-22 | 東芝メモリ株式会社 | 半導体記憶装置 |
-
1992
- 1992-10-07 JP JP26848992A patent/JPH06119793A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188600B1 (en) * | 1998-08-28 | 2001-02-13 | Semiconductor Technology Academic Research Center | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
| US6362500B2 (en) | 1998-08-28 | 2002-03-26 | Semiconductor Technology Academic Research Center | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
| US6282136B1 (en) | 1999-05-31 | 2001-08-28 | Hitachi, Ltd. | Semiconductor memory devices and sensors using the same |
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
| JP2018045750A (ja) * | 2016-09-16 | 2018-03-22 | 東芝メモリ株式会社 | 半導体記憶装置 |
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